JP2011204927A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2011204927A JP2011204927A JP2010071085A JP2010071085A JP2011204927A JP 2011204927 A JP2011204927 A JP 2011204927A JP 2010071085 A JP2010071085 A JP 2010071085A JP 2010071085 A JP2010071085 A JP 2010071085A JP 2011204927 A JP2011204927 A JP 2011204927A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- forming
- insulating film
- trench
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 12
- 230000006866 deterioration Effects 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Abstract
【課題】高温熱処理をせずに形成可能、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供する。
【解決手段】半導体基板の表面にＬＯＣＯＳ法およびウェットエッチングを用いて台形状トレンチを設け、台形状トレンチ表面に下部電極層５を形成し、下部電極層の上に容量絶縁膜６と上部電極７を順次積層する。
【選択図】図２
【解決手段】半導体基板の表面にＬＯＣＯＳ法およびウェットエッチングを用いて台形状トレンチを設け、台形状トレンチ表面に下部電極層５を形成し、下部電極層の上に容量絶縁膜６と上部電極７を順次積層する。
【選択図】図２
Description
本発明は、半導体キャパシタを有する半導体装置およびその製造方法に関する。
半導体キャパシタは、半導体回路の重要な構成要素の一つで、多種多様なＩＣに組み込まれており、様々な構造の半導体キャパシタが使用されている。従来の半導体キャパシタの一つとして、プレーナー型キャパシタがある。プレーナー型キャパシタの代表的な構造、および、その製造方法を、Ｐ型半導体基板上に形成したキャパシタを例に図３（ａ）〜（ｃ）の製造工程断面図を用いて説明する。
まず、図３（ａ）に示すように、Ｐ型半導体基板８表面にＮ型不純物をイオン注入してから、熱処理することで下部電極層９を形成する。次に、図３（ｂ）に示すように、下部電極層９の表面を熱酸化することで容量絶縁膜１０を形成する。次に、図３（ｃ）に示すように、上部電極１１となる多結晶シリコン膜を容量絶縁膜１０上にＣＶＤ等で堆積させ、Ｎ型不純物のイオン注入および熱処理を施し、更にパターニングすることによって形成する。以上が、従来のプレーナー型キャパシタの代表的な構造、及び、その製造方法である。プレーナー型キャパシタは、通常使用されるトランジスタの製造工程を利用して低コストで、かつ、簡単に形成できるので、広く使われている。
しかし、プレーナー型キャパシタの場合は、入力電圧によっては下部電極層表面の空乏層幅が変化する。空乏層幅が変化することによって容量値も変化してしまい、安定した容量値を得ることができないという弱点を有している。
上記弱点を受けて考えられた、従来使用されている半導体キャパシタの一つとして、積層（ＰＩＰ）型キャパシタがある。上記積層（ＰＩＰ）型キャパシタの代表的な構造、及びその製造方法をフィールド酸化膜上に形成したキャパシタを例に図４（ａ）〜（ｃ）の製造工程断面図を用いて説明する。
まず、図４（ａ）に示すように、下部電極１３となる多結晶シリコン膜をフィールド酸化膜１２上にＣＶＤ等で堆積し、多結晶シリコンにＮ型不純物をイオン注入後、熱処理をし、更にパターニングすることで下部電極１３を形成する。次に、図４（ｂ）に示すように、下部電極１３上に容量絶縁膜１４をＣＶＤで堆積させて形成する。次に、図４（ｃ）に示すように、上部電極１５となる多結晶シリコン膜を容量絶縁膜１４上にＣＶＤ等で堆積させ、Ｎ型不純物のイオン注入および熱処理をし、更にパターニングすることによって形成する。以上が、従来の積層（ＰＩＰ）型キャパシタの代表的な構造、及び、その製造方法である。積層型キャパシタは、上記プレーナー型キャパシタと比較して、下部電極、及び、上部電極に高濃度の不純物が添加されている多結晶シリコンを使用しているので、入力電圧による空乏層幅の変化が少なく、安定した容量値を得ることができる。
しかし、上記積層型キャパシタの問題は多結晶シリコン上に形成する容量絶縁膜の形成方法にある。一般的に、多結晶シリコンを熱酸化するときには、高温で酸化を行った方が酸化膜の膜質を良くすることができる。しかし、高温で熱酸化を行うと、酸化工程中の熱によって不純物が拡散してしまい、他の素子（例えば、トランジスタ等）の特性変化および信頼性劣化の原因となりうる。以上の理由から、一般的に、積層（ＰＩＰ）型キャパシタの容量絶縁膜の形成方法として、比較的低温で酸化膜を形成できるＣＶＤ法が採用されている。しかし、ＣＶＤ法による酸化膜の膜質は、単結晶シリコン上に形成された熱酸化膜と比較すると特性が良くない。そのため、ＣＶＤ法による酸化膜の膜厚を薄くすることは耐圧劣化や信頼性劣化の原因となるため容量絶縁膜の膜厚を薄くすることができない。その結果、積層（ＰＩＰ）型キャパシタは、容量値を大きくすることができないという弱点がある。
プレーナー型キャパシタや積層型キャパシタの上記弱点を受けて提案された半導体キャパシタの一つとして、トレンチ型キャパシタがある。
トレンチ型キャパシタの代表的な構造およびその製造方法をＰ型半導体基板上に形成したキャパシタを例にして、図５（ａ）〜（ｃ）の製造工程断面図を用いて説明する。
トレンチ型キャパシタの代表的な構造およびその製造方法をＰ型半導体基板上に形成したキャパシタを例にして、図５（ａ）〜（ｃ）の製造工程断面図を用いて説明する。
まず、図５（ａ）に示すように、トレンチが形成されたＰ型半導体基板１６上に、下部電極となる下部電極層１７を、Ｎ型不純物をイオン注入、及び、熱処理によって形成する。次に、図５（ｂ）に示すように、下部電極層１７が形成されたトレンチ基板表面上に、容量絶縁膜１８を、熱酸化によって形成する。次に、図５（ｃ）に示すように、容量絶縁膜１８上に上部電極１９となる多結晶シリコン膜をＣＶＤ等で堆積させ、Ｎ型不純物のイオン注入および熱処理をし、更に、パターニングすることで上部電極１９を形成する。以上が、従来のトレンチ型キャパシタの代表的な構造、及び、その製造方法である。
トレンチ型キャパシタは、図５（ｃ）に示すように、下部電極層を複数個のトレンチが形成されているトレンチ基板表面上に形成することによって、下部電極層表面にできる空乏層幅の広がりを、下部電極層濃度、及び、トレンチのアスペクト比や各トレンチ間距離を調整することにより、抑制、または、制限することができる。その結果、プレーナー型キャパシタで問題となっている入力電圧の変化による、容量値の変化を抑制することができる。また、トレンチ型キャパシタは、単結晶シリコン基板上に容量絶縁膜を形成するので、熱酸化による酸化膜の形成が可能となり、膜厚を薄くすることができる。そのため、容量値を大きくすることが可能となり、積層型キャパシタよりも有利となる。更に、トレンチのアスペクト比や数を調整することで大容量化が可能である。
しかし、トレンチ型キャパシタは、トレンチの開口部、及び、底部が角張っている。そのため、トレンチ上に形成した、容量絶縁膜、及び、上部電極の多結晶シリコンの膜厚が、トレンチの開口部、及び、底部の角で膜厚が薄くなってしまう。その結果、トレンチ型キャパシタは、膜厚が薄くなるトレンチの開口部、及び、底部の角で、電界集中による絶縁破壊を生じやすくなり、信頼性が低下するという弱点がある。
上記弱点を受けて、トレンチの開口部、及び、底部を丸くする方法を提案されている（例えば、特許文献１参照）。トレンチの開口部、及び、底部を丸くする方法を図６（ａ）〜（ｃ）に示した工程断面図を用いて説明する。特許文献１では、トレンチ基板上に、ＭＯＳＦＥＴを形成する場合が記載されているが、ソース、及び、ドレイン領域の形成過程を省略し、ゲート酸化膜を容量絶縁膜に置き換えることによって、上記トレンチの開口部、及び、底部を丸くする方法を適用することができると考えられる。
半導体基板２０表面を酸化した後、部分的に基板表面の酸化膜を除去し、次いで、半導体基板２０にトレンチを設ける。その後、熱酸化してトレンチ内に犠牲酸化膜２１を形成した時の断面が図６（ａ）に示されている。次いで、図６（ｂ）に示すように、上記犠牲酸化膜２１を除去する。そして、図６（ｃ）に示すように、上記犠牲酸化膜２１を除去した半導体基板表面に、酸化膜２２（特許文献の場合はゲート酸化膜）を、１０００℃以上（例えば１２１５℃）の酸素雰囲気に熱酸化を施すことによって形成する。
特許文献１によれば、トレンチを形成した後、１０００℃以上の酸素雰囲気で熱酸化を行って酸化膜を形成し、そして、熱酸化によって形成した酸化膜を除去する工程を、１〜２回繰り返すことにより、トレンチの開口部、及び、底部を丸くすることができる。トレンチの開口部、及び、底部を丸くすることによって、トレンチの角で生じる電界集中を回避することができる。
しかし、上記の方法では、トレンチの開口部、及び、底部を丸くするために、１０００℃以上という高温の酸素雰囲気で、酸化膜を形成、及び、除去する工程が１〜２回必要とするが、高温での熱処理は、基板に転移等のダメージが生じやすくなってしまうという課題を有している。また、高温での熱処理は、すでに形成してある不純物層の再分布を引き起こすため、濃度のばらつきを増大させる可能性が高くなるという課題もある。
そこで、本発明の目的は、高温熱処理をせずに形成可能であり、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供することである。
そこで、本発明の目的は、高温熱処理をせずに形成可能であり、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供することである。
本発明では、上記目的を達成するために、次の手段を用いた。
まず、第１導電型半導体基板表面に形成された台形状トレンチを有する容量素子形成領域と、前記容量素子領域の台形状トレンチに沿って設けられた第２導電型下部電極層と、少なくとも前記下部電極層の表面に形成された容量絶縁膜と、前記容量絶縁膜の表面に形成された第２導電型上部電極とからなることを特徴とする半導体装置とした。
まず、第１導電型半導体基板表面に形成された台形状トレンチを有する容量素子形成領域と、前記容量素子領域の台形状トレンチに沿って設けられた第２導電型下部電極層と、少なくとも前記下部電極層の表面に形成された容量絶縁膜と、前記容量絶縁膜の表面に形成された第２導電型上部電極とからなることを特徴とする半導体装置とした。
また、前記台形状トレンチは、複数であることを特徴とする半導体装置とした。
また、第１導電型半導体基板上にＬＯＣＯＳ法により厚い酸化膜領域と薄い酸化膜領域を形成する工程と、前記厚い酸化膜領域と前記薄い酸化膜領域の酸化膜を前記半導体基板から除去する工程と、前記台形状トレンチの表面に第２導電型不純物を導入して下部電極層を形成する工程と、少なくとも前記下部電極層上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極となる多結晶シリコン膜を堆積する工程と、前記上部電極となる多結晶シリコンに第２導電型不純物を導入し、所定の形状とすることで上部電極とする工程とからなることを特徴とする半導体装置の製造方法を用いた。
また、第１導電型半導体基板上にＬＯＣＯＳ法により厚い酸化膜領域と薄い酸化膜領域を形成する工程と、前記厚い酸化膜領域と前記薄い酸化膜領域の酸化膜を前記半導体基板から除去する工程と、前記台形状トレンチの表面に第２導電型不純物を導入して下部電極層を形成する工程と、少なくとも前記下部電極層上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極となる多結晶シリコン膜を堆積する工程と、前記上部電極となる多結晶シリコンに第２導電型不純物を導入し、所定の形状とすることで上部電極とする工程とからなることを特徴とする半導体装置の製造方法を用いた。
また、前記容量絶縁膜を形成する工程は、熱酸化による酸化膜形成工程であることを特徴とする半導体装置の製造方法を用いた。
そして、前記容量絶縁膜を形成する工程は、減圧ＣＶＤによるシリコン窒化膜形成工程であることを特徴とする半導体装置の製造方法を用いた。
そして、前記容量絶縁膜を形成する工程は、減圧ＣＶＤによるシリコン窒化膜形成工程であることを特徴とする半導体装置の製造方法を用いた。
本発明によれば、既存の素子分離技術であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を応用し、ＬＯＣＯＳ型トレンチ基板を形成することによって、高温熱処理をせずに形成でき、かつ、信頼性劣化が少なく、かつ、従来のトレンチキャパシタと同様に、安定した容量値の供給、及び、大容量化が可能な、半導体キャパシタ、及び、その製造方法を提供することができる。
以下、本発明の実施の形態について詳細に説明する。
図１（ａ）〜（ｃ）および図２（ｄ）〜（ｆ）は、本実施の形態の半導体装置、及び、その製造方法を説明するための工程断面図である。本実施の形態では、Ｐ型半導体基板を使用した容量素子を例に説明するが、本発明の本質は、基板の導電型、及び、不純物の種類、及び、その導電型に依存しないので、基板の導電型、及び、不純物の種類、及び、その導電型が異なっても同様に実施することが可能である。
図１（ａ）〜（ｃ）および図２（ｄ）〜（ｆ）は、本実施の形態の半導体装置、及び、その製造方法を説明するための工程断面図である。本実施の形態では、Ｐ型半導体基板を使用した容量素子を例に説明するが、本発明の本質は、基板の導電型、及び、不純物の種類、及び、その導電型に依存しないので、基板の導電型、及び、不純物の種類、及び、その導電型が異なっても同様に実施することが可能である。
以下、本実施の形態を、図１（ａ）〜（ｃ）および図２（ｄ）〜（ｆ）に示す工程断面図を用いて、本実施の形態の半導体装置の構造、及び、その製造方法を説明する。
まず、図１（ａ）に示すように、Ｐ型不純物（例えばボロン）を添加した抵抗率２０Ωcm〜３０Ωcmの不純物濃度のＰ型半導体基板１上に、Ｐ型ウェル２を、Ｐ型不純物（例えば、ボロン）をドーズ量１×１０11〜１×１０13atoms/cm2でイオン注入、及び、熱処理して拡散させることにより形成する。上記ウェルの有無は、本実施の形態の本質に関係ないので、ウェルを形成しないで容量素子を半導体基板上に直接形成することも可能である。
まず、図１（ａ）に示すように、Ｐ型不純物（例えばボロン）を添加した抵抗率２０Ωcm〜３０Ωcmの不純物濃度のＰ型半導体基板１上に、Ｐ型ウェル２を、Ｐ型不純物（例えば、ボロン）をドーズ量１×１０11〜１×１０13atoms/cm2でイオン注入、及び、熱処理して拡散させることにより形成する。上記ウェルの有無は、本実施の形態の本質に関係ないので、ウェルを形成しないで容量素子を半導体基板上に直接形成することも可能である。
次に、図１（ｂ）に示すように、上記Ｐ型ウェル２の形成された基板表面の一部に、既存の素子分離技術であるＬＯＣＯＳ法を用いて、厚い酸化膜３を０．２mm〜４．０mmの膜厚で熱酸化することで形成し、厚い酸化膜領域と薄い酸化膜領域を平行に隣接して設ける。このとき、厚い酸化膜３が形成されない領域（薄い酸化膜領域）の数、及び、その間隔の大きさは製造する容量素子の容量、及び、空乏層幅の広がりを抑制する程度に合わせて決定する。
次に、図１（ｃ）に示すように、Ｗｅｔエッチングにより表面の酸化膜を全て除去して、シリコン基板表面に、複数の台形状のＬＯＣＯＳトレンチ型の容量素子形成領域４を形成する。
次に、図２（ｄ）に示すように、下部電極層５を、高濃度のＮ型不純物(例えば、砒素)をドーズ量５×１０13〜１×１０15 atoms/cm2で容量素子形成領域の基板表面にイオン注入することによって形成する。このとき、下部電極層５は半導体基板１上に形成されたＰ型ウェル２表面の容量素子形成領域４に、半導体基板表面の台形状のトレンチに沿って設けられる。
次に、図２（ｅ）に示すように容量絶縁膜６となる酸化膜を、下部電極層５の表面に熱酸化により、例えば、膜厚数十ｎｍ〜１μｍとなるように形成する。容量絶縁膜６は熱酸化膜に限ることはなく、シリコン窒化膜であっても良いが、その場合は台形状トレンチ表面を一様に覆うように減圧ＣＶＤによる成膜が好ましい。
次に、図２（ｆ）に示すように、容量素子の上部電極７を、容量絶縁膜６表面に多結晶シリコンを堆積させ、Ｎ型不純物（例えば、リン）をドーズ量１×１０15〜１０16 atoms/cm2でイオン注入し、パターニングによって形成する。なお、不純物導入工程は、イオン注入の代わりにプリデポジションで行っても良い。上部電極７を形成した後の、電極配線以降（金属配線や保護膜の形成過程）の工程は、一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。以上が、本実施の形態の半導体装置の構造、及び、その製造方法である。
以上に説明した、本実施の形態により次のような効果を得ることができる。
既存の素子分離技術である、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法とＷｅｔエッチングを用いて形成された、ＬＯＣＯＳ型トレンチは従来のトレンチと比較して、トレンチの開口部、及び、底部の角は急峻ではないので、角部での電界集中による絶縁破壊等の信頼性劣化を緩和することができる。また、上記ＬＯＣＯＳ型トレンチは、トレンチの角を丸くする必要がないため、基板に転移等のダメージを生じさせる原因となる高温での熱処理使わずに、本半導体キャパシタを形成することが可能である。
既存の素子分離技術である、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法とＷｅｔエッチングを用いて形成された、ＬＯＣＯＳ型トレンチは従来のトレンチと比較して、トレンチの開口部、及び、底部の角は急峻ではないので、角部での電界集中による絶縁破壊等の信頼性劣化を緩和することができる。また、上記ＬＯＣＯＳ型トレンチは、トレンチの角を丸くする必要がないため、基板に転移等のダメージを生じさせる原因となる高温での熱処理使わずに、本半導体キャパシタを形成することが可能である。
また、下部電極層濃度、及び、上記ＬＯＣＯＳ型トレンチの間隔を調整することによって、入力電圧による空乏層幅の変化を抑えることができ、その結果、安定した容量値を得ることができる。
更に、容量絶縁膜は単結晶シリコン基板上に形成するので、膜質の良い熱酸化膜の使用が可能なので、膜厚を薄くでき、積層（ＰＩＰ）型と比較して容量を大きくすることが可能となる。
また、ＬＯＣＯＳ型トレンチの数、及び、深さを調整することで大容量化も可能となる。
また、ＬＯＣＯＳ型トレンチの数、及び、深さを調整することで大容量化も可能となる。
１ Ｐ型半導体基板
２ Ｐ型ウェル
３ 厚い酸化膜
４ 容量素子形成領域
５ 下部電極層
６ 容量絶縁膜
７ 上部電極
２ Ｐ型ウェル
３ 厚い酸化膜
４ 容量素子形成領域
５ 下部電極層
６ 容量絶縁膜
７ 上部電極
Claims (5)
- 第１導電型半導体基板と、
前記第１導電型半導体基板の表面に形成された台形状トレンチを有する容量素子形成領域と、
前記容量素子領域の台形状トレンチに沿って前記第１導電型半導体基板の表面近傍に設けられた第２導電型下部電極層と、
前記下部電極層の表面に形成された容量絶縁膜と、
前記容量絶縁膜の表面に形成された第２導電型上部電極と、
からなる半導体装置。 - 前記台形状トレンチは、平行に複数配置されている請求項１記載の半導体装置。
- 第１導電型半導体基板上にＬＯＣＯＳ法により厚い酸化膜領域と薄い酸化膜領域を形成する工程と、
前記厚い酸化膜領域と前記薄い酸化膜領域の酸化膜を前記半導体基板から除去する工程と、
前記台形状トレンチの表面に第２導電型不純物を導入して下部電極層を形成する工程と、
前記下部電極層上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極となる多結晶シリコン膜を堆積する工程と、
前記上部電極となる多結晶シリコンに第２導電型不純物を導入し、所定の形状とすることで上部電極とする工程と、
からなる半導体装置の製造方法。 - 前記容量絶縁膜を形成する工程は、熱酸化による酸化膜形成工程である請求項３記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、減圧ＣＶＤによるシリコン窒化膜形成工程である請求項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010071085A JP2011204927A (ja) | 2010-03-25 | 2010-03-25 | 半導体装置およびその製造方法 |
| US13/070,267 US8247303B2 (en) | 2010-03-25 | 2011-03-23 | Semiconductor device and method of manufacturing the same |
| US13/552,172 US8710626B2 (en) | 2010-03-25 | 2012-07-18 | Semiconductor device having trapezoidal shaped trenches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010071085A JP2011204927A (ja) | 2010-03-25 | 2010-03-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011204927A true JP2011204927A (ja) | 2011-10-13 |
| JP2011204927A5 JP2011204927A5 (ja) | 2013-02-28 |
Family
ID=44655415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010071085A Withdrawn JP2011204927A (ja) | 2010-03-25 | 2010-03-25 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8247303B2 (ja) |
| JP (1) | JP2011204927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019208226A1 (ja) * | 2018-04-27 | 2019-10-31 | 株式会社村田製作所 | キャパシタ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298445A (zh) * | 2015-06-26 | 2017-01-04 | 中芯国际集成电路制造(上海)有限公司 | Pip电容器的制作方法、pip电容器及eeprom存储单元 |
| US10056503B2 (en) * | 2016-10-25 | 2018-08-21 | International Business Machines Corporation | MIS capacitor for finned semiconductor structure |
| CN112530933B (zh) * | 2019-09-18 | 2024-03-22 | 铠侠股份有限公司 | 半导体装置 |
| CN111951721B (zh) * | 2020-08-24 | 2021-11-02 | 上海天马微电子有限公司 | 驱动背板、发光面板、显示装置以及成型方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129769A (ja) * | 1989-05-14 | 1991-06-03 | Texas Instr Inc <Ti> | ダイナミックｒａｍ記憶素子及び製造方法 |
| JPH0745791A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置の製造方法 |
| JP2002222924A (ja) * | 2001-01-25 | 2002-08-09 | Sharp Corp | 半導体装置の製造方法 |
| US6829127B1 (en) * | 2003-03-05 | 2004-12-07 | Altera Corporation | High performance capacitor structure |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111259A (en) * | 1989-07-25 | 1992-05-05 | Texas Instruments Incorporated | Trench capacitor memory cell with curved capacitors |
| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2010
- 2010-03-25 JP JP2010071085A patent/JP2011204927A/ja not_active Withdrawn
-
2011
- 2011-03-23 US US13/070,267 patent/US8247303B2/en active Active
-
2012
- 2012-07-18 US US13/552,172 patent/US8710626B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129769A (ja) * | 1989-05-14 | 1991-06-03 | Texas Instr Inc <Ti> | ダイナミックｒａｍ記憶素子及び製造方法 |
| JPH0745791A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体装置の製造方法 |
| JP2002222924A (ja) * | 2001-01-25 | 2002-08-09 | Sharp Corp | 半導体装置の製造方法 |
| US6829127B1 (en) * | 2003-03-05 | 2004-12-07 | Altera Corporation | High performance capacitor structure |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019208226A1 (ja) * | 2018-04-27 | 2019-10-31 | 株式会社村田製作所 | キャパシタ |
| JPWO2019208226A1 (ja) * | 2018-04-27 | 2021-01-07 | 株式会社村田製作所 | キャパシタ |
| JP7052867B2 (ja) | 2018-04-27 | 2022-04-12 | 株式会社村田製作所 | キャパシタ |
| US11488784B2 (en) | 2018-04-27 | 2022-11-01 | Murata Manufacturing Co., Ltd. | Capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120280359A1 (en) | 2012-11-08 |
| US8247303B2 (en) | 2012-08-21 |
| US8710626B2 (en) | 2014-04-29 |
| US20110233724A1 (en) | 2011-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8716791B1 (en) | LDMOS with corrugated drift region | |
| TWI549166B (zh) | 在淺溝渠隔離內之隔離電容器 | |
| KR20100121437A (ko) | 반도체 장치 및 그 제조 방법 | |
| US8502326B2 (en) | Gate dielectric formation for high-voltage MOS devices | |
| CN101894741B (zh) | 混合半导体基片的制造方法 | |
| JP5616823B2 (ja) | 半導体装置およびその製造方法 | |
| TWI503983B (zh) | 半導體裝置及其製造方法 | |
| JP2011204927A (ja) | 半導体装置およびその製造方法 | |
| JP5616720B2 (ja) | 半導体装置およびその製造方法 | |
| CN113838906B (zh) | Ldmos晶体管及其制备方法 | |
| JP2010153762A (ja) | 半導体装置およびその製造方法 | |
| JP2006210512A (ja) | 半導体装置、及び、半導体装置の製造方法 | |
| JP2006202850A (ja) | 半導体装置およびその製造方法 | |
| KR101450436B1 (ko) | 반도체 소자의 웰 형성 방법 | |
| TWI662687B (zh) | 半導體裝置及其製造方法 | |
| JP2012038749A (ja) | 半導体装置およびその製造方法 | |
| KR20130124372A (ko) | 반도체 장치, 반도체 장치의 제조 방법 | |
| JP5546298B2 (ja) | 半導体回路装置の製造方法 | |
| JP4673589B2 (ja) | 半導体装置およびその製造方法 | |
| KR100605908B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP5071652B2 (ja) | 半導体装置 | |
| US20060115955A1 (en) | Method for manufacturing anti-punch through semiconductor device | |
| KR101099562B1 (ko) | 반도체 소자의 제조방법 | |
| KR20110078930A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20200025114A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130116 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140327 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20140404 |