JP2011204927A5 - - Google Patents

Claims (5)

1. 第１導電型半導体基板と、
   前記第１導電型半導体基板の表面に形成された台形状トレンチを有する容量素子形成領域と、
   前記容量素子領域の台形状トレンチに沿って前記第１導電型半導体基板の表面近傍に設けられた第２導電型下部電極層と、
   前記下部電極層の表面に形成された容量絶縁膜と、
   前記容量絶縁膜の表面に形成された第２導電型上部電極と、
   からなる半導体装置。
2. 前記台形状トレンチは、平行に複数配置されている請求項１記載の半導体装置。
3. 第１導電型半導体基板上にＬＯＣＯＳ法により厚い酸化膜領域と薄い酸化膜領域を形成する工程と、
   前記厚い酸化膜領域と前記薄い酸化膜領域の酸化膜を前記半導体基板から除去し、台形状トレンチを形成する工程と、
   前記台形状トレンチの表面に第２導電型不純物を導入して下部電極層を形成する工程と、
   前記下部電極層上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極となる多結晶シリコン膜を堆積する工程と、
   前記上部電極となる多結晶シリコンに第２導電型不純物を導入し、所定の形状とすることで上部電極とする工程と、
   からなる半導体装置の製造方法。
4. 前記容量絶縁膜を形成する工程は、熱酸化による酸化膜形成工程である請求項３記載の半導体装置の製造方法。
5. 前記容量絶縁膜を形成する工程は、減圧ＣＶＤによるシリコン窒化膜形成工程である請求項３記載の半導体装置の製造方法。