JP2009502042A5 - - Google Patents

Claims (19)

1. デュアルゲートＣＭＯＳ構造体を製造する方法であって、
   絶縁層内に埋め込まれた第１プレートを形成するステップと、
   前記絶縁層の上方に、前記第１プレートに電気的に対応する第２プレートを形成するステップと、
   前記第１プレートと前記第２プレートとの間に分離構造体を準備するステップと、
   前記第１プレートと前記第２プレートとの間の前記分離構造体内にシリコン層を形成するステップと、
   前記シリコン層の部分をエッチングして前記第１プレート及び前記第２プレートに対応する分離アイランドを形成するステップと、
   前記分離アイランドの部分をドープして拡散領域を形成するステップであって、前記誘電体構造体は、前記第１プレートと前記分離アイランドとの間に形成された第１のゲート誘電体層、及び、前記分離アイランドと前記第２プレートとの間に形成された第２のゲート誘電体層である、ステップと
   を含む方法。
2. 前記分離構造体は、前記第１プレートの上方に第１の誘電体層を形成する、請求項１に記載の方法。
3. 前記分離構造体をドープし、前記第１プレートと前記第２プレートとの間に拡散領域を形成するステップをさらに含む、請求項１に記載の方法。
4. 前記分離構造体は、誘電体層及びシリコン・アイランドを含み、前記絶縁層は、前記第１プレートと前記シリコン・アイランドとの間にバックプレート絶縁構造体を形成する、請求項３に記載の方法。
5. 前記誘電体層は、前記シリコン・アイランド上に熱成長される、請求項６に記載の方法。
6. 前記シリコン・アイランド上に形成された拡散領域を用いて、前記第１プレート及び前記シリコン・アイランドの両側に接続された第１端子を形成するステップと、
   前記第２プレートに接続された第２端子を形成するステップと
   をさらに含む、請求項４に記載の方法。
7. 前記拡散領域において前記シリコン・アイランドの両側に接続された第１端子を形成するステップと、
   前記第１プレート及び前記第２プレートに接続された第２端子を形成するステップと
   をさらに含む、請求項４に記載の方法。
8. 前記シリコン・アイランドに接続された第１端子を形成するステップと、
   前記第１プレートに接続された第２端子を形成するステップと、
   前記第２プレートに接続された第３端子を形成するステップと、
   前記第２端子又は前記第３端子より高い電位を前記第１端子に与えるステップと
   をさらに含む、請求項４に記載の方法。
9. 前記分離構造体は、前記第１プレートと前記第２プレートとの間の完全にエッチングにより除去されたシリコン層から形成され、前記第２プレートは、前記絶縁層のすぐ上に形成され、
   前記第１プレートに接続された第１端子を形成するステップと、
   前記第２プレートに接続された第２端子を形成するステップと
   をさらに含む、請求項４に記載の方法。
10. 前記プレートの間の前記シリコン本体が完全に空乏化されたとき、前記第１プレートと前記第２プレートとの間で容量を直接与えるステップをさらに含む、請求項１に記載の方法。
11. 前記拡散領域の１つの拡散領域に対して前記分離構造体上に形成された拡散領域間で短絡するワイヤの電位がチャネルの反転を引き起こすとき、前記絶縁層の上部の下に反転層を形成するステップと、
    前記ワイヤの前記電位が前記１つの拡散領域に対して高いとき、前記絶縁層の前記上部の下に蓄積層を形成するステップと
    をさらに含む、請求項１に記載の方法。
12. 前記絶縁層内に少なくとも別のプレートを形成するステップと、
    前記絶縁層の上方に、前記絶縁層内の前記少なくとも別のプレートに対応する少なくとも別のプレートを形成するステップと、
    前記絶縁層内の前記少なくとも別のプレートと前記絶縁層の上方の前記少なくとも別のプレートとの間に分離アイランド及び誘電体構造体を準備するステップと
    をさらに含む、請求項１に記載の方法。
13. デュアルゲートＣＭＯＳ構造体を製造する方法であって、
    絶縁層内に少なくとも１つのバックプレートを形成するステップと、
    前記絶縁層の上方に、前記少なくとも１つのバックプレートに対応する少なくとも１つのフロントプレートを形成するステップと、
    前記少なくとも１つのバックプレートと前記少なくとも１つのフロントプレートとの間に誘電体構造体を準備するステップと、
    前記少なくとも１つのバックプレートと前記少なくとも１つのフロントプレートとの間の前記誘電体構造体内にシリコン層を形成するステップと、
    前記シリコン層の部分をエッチングして、前記少なくとも１つのバックプレート及び前記少なくとも１つのフロントプレートに対応する分離アイランドを形成するステップと、
    前記分離アイランドの部分をドープして拡散領域を形成するステップであって、前記誘電体構造体は、前記バックプレートと前記分離アイランドとの間に形成されたバックゲート誘電体層、及び、前記分離アイランドと前記フロントプレートとの間に形成されたフロントゲート誘電体である、ステップと
    を含む方法。
14. 埋め込み絶縁体層及び前記絶縁体層上のデバイス層を有する基板上に形成されたキャパシタであって、
    埋め込み絶縁体層内に形成された下部プレートと、
    第１のキャパシタ誘電体を形成するために前記下部プレート上に形成された前記埋め込み絶縁体層の部分と、
    前記第１のキャパシタ誘電体上に形成されたデバイス層の部分であって、前記デバイス層の前記部分は拡散領域を含む、デバイス層の部分と、
    前記デバイス層の前記部分上に形成された第２のキャパシタ誘電体と、
    前記第２のキャパシタ誘電体上に形成された上部プレートと
    を備えるキャパシタ。
15. 埋め込み絶縁体層内に形成された少なくとも１つのバックプレートと、
    前記埋め込み絶縁体層の上方に形成された少なくとも１つのフロントプレートと、
    前記少なくとも１つのフロントプレートと前記少なくとも１つのバックプレートとの間に形成された誘電体層と、
    前記少なくとも１つのフロントプレートとバックプレートとの間に分離アイランドとして形成されたデバイス層の部分であって、前記デバイスの前記部分は前記少なくとも１つのバックプレートに隣接してドープされた拡散領域を含む、デバイスの部分と
    を備え、
    前記誘電体層は、前記少なくとも１つのバックプレートと前記分離アイランドとの間に形成されたバックゲート誘電体、及び、前記分離アイランドと前記少なくとも１つのフロントプレートとの間に形成されたフロントゲート誘電体である、デュアルゲート・キャパシタ。
16. 前記埋め込み絶縁体層の部分は第１のキャパシタ誘電体であり、前記誘電体は第２のキャパシタ誘電体である、請求項１５に記載のデュアルゲート・キャパシタ。
17. 前記拡散領域を短絡させるために、前記少なくともバックプレート及び前記拡散領域に接続された第１端子と、
    前記少なくとも１つのフロントプレートに接続された第２端子と
    をさらに備える、請求項１５に記載のデュアルゲート・キャパシタ。
18. 前記拡散領域に接続された第１端子と、
    前記少なくとも１つのフロントプレート及び前記少なくとも１つのバックプレートに接続された第２端子と
    をさらに備える、請求項１５に記載のデュアルゲート・キャパシタ。
19. 前記拡散領域の前記１つの拡散領域に接続された第１端子と、
    前記少なくともフロントプレートに接続された第２端子と、
    前記少なくともバックプレートに接続された第３端子と
    をさらに備える、請求項１５に記載のデュアルゲート・キャパシタ。