JP2006093694A5

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Publication number: JP2006093694A5
Application number: JP2005257269A
Authority: JP
Filing date: 2005-09-06
Publication date: 2008-09-18
Anticipated expiration: 2025-09-06

Claims

第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域と、前記チャネル領域と物理的に接する埋め込みウェル領域と、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置される、埋め込みバリア領域と、を備え、前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を防止するようにする、半導体構造体。
ゲート領域と、前記ゲート領域と前記チャネル領域との間に配置され、該ゲート領域と該チャネル領域とを互いに電気的に絶縁するゲート誘電体層と、をさらに備える、請求項１に記載の半導体構造体。
前記ゲート領域がリシリコンからなる、請求項２に記載の半導体構造体。
前記埋め込みバリア領域が二酸化シリコンからなる、請求項１に記載の半導体構造体。
前記第１及び第２のソース／ドレイン領域が高濃度ドープされる、請求項１に記載の半導体構造体。
前記埋め込みウェル領域が高濃度ドープされる、請求項１に記載の半導体構造体。
半導体構造体を形成するための方法であって、（ａ）上面がマンドレル層で覆われた半導体基板を準備するステップと、（ｂ）前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、（ｃ）前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、を含み、前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置されるようにする、方法。
半導体構造体を形成するための方法であって、（ａ）上面がマンドレル層で覆われた半導体基板を準備するステップと、（ｂ）前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、（ｃ）前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、（ｅ）前記トレンチの側壁上にゲート・スペーサ領域を形成するステップと、（ｆ）前記ゲート下領域のドープされた部分が埋め込みウェル領域を構成し、前記埋め込みウェル領域上の該ゲート下領域のドープされていない部分がチャネル領域を構成するように、前記埋め込みバリア領域によって囲まれる該ゲート下領域の一部を前記トレンチを介してドープするステップと、（ｇ）前記チャネル領域の上にゲート誘電体層を形成するステップと、（ｈ）前記ゲート誘電体層の上に、該ゲート誘電体層によって前記チャネル領域から電気的に絶縁されるゲート領域を形成するステップと、（ｉ）第１及び第２のソース／ドレイン領域を前記基板内に形成するステップと、を含み、前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置され、前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を防止するようにする、方法。
前記ゲート・スペーサ領域を形成する前記ステップは、前記トレンチの側壁及び底壁上にゲート・スペーサ層を形成するステップと、前記ゲート・スペーサ層から前記ゲート・スペーサ領域を形成するために、前記トレンチの前記底壁上における前記ゲート・スペーサ層の一部を除去するステップと、を含む、請求項８に記載の方法。
半導体構造体を形成するための方法であって、（ａ）上面がマンドレル層で覆われ、（１）上部半導体層、（２）下部半導体層、及び（３）前記上部半導体層と前記下部半導体層との間に挟まれた電気絶縁体層を含むシリコンオンインシュレータ（ＳＯＩ）基板を準備するステップと、（ｂ）前記マンドレル層を貫通して前記ＳＯＩ基板内までトレンチをエッチングし、前記下部半導体層が前記トレンチの底壁において露出されるようにするステップと、（ｃ）前記トレンチの側壁上に、前記ＳＯＩ基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、を含み、前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置されるようにする、方法。
前記埋め込みウェル領域が高濃度ドープされる、請求項７または１０に記載の方法。
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間の接合キャパシタンス、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間の接合キャパシタンスを本質的に除去するようにする、請求項７または１０に記載の方法。
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を本質的に除去するようにする、請求項７または１０に記載の方法。
前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、を含み、前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、請求項７、８、１０の何れかに記載の方法。
前記埋め込みバリア領域が二酸化シリコンからなる、請求項７、８、１０の何れかに記載の方法。
前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、を含み、前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、請求項７または１０に記載の方法。
前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項１６に記載の方法。
前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項１６に記載の方法。
前記チャネル領域の上にゲート誘電体層を形成するステップと、第１及び第２のソース／ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、をさらに含み、前記ゲート領域は前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、請求項７または１０に記載の方法。