JPH028464B2 - - Google Patents
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- JPH028464B2 JPH028464B2 JP55075206A JP7520680A JPH028464B2 JP H028464 B2 JPH028464 B2 JP H028464B2 JP 55075206 A JP55075206 A JP 55075206A JP 7520680 A JP7520680 A JP 7520680A JP H028464 B2 JPH028464 B2 JP H028464B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に半導体メモリの改善
に関するものである。
に関するものである。
従来のMOSダイナミツクRAMはそのメモリセ
ルに、１トランジスタ、１キヤパシタ方式が多用
されてきた。この構成を第１図に従つて説明す
る。
ルに、１トランジスタ、１キヤパシタ方式が多用
されてきた。この構成を第１図に従つて説明す
る。
図中１はキヤパシタ部のシリコン酸化膜、２は
キヤパシタ電極を形成する第一ポリシリコン層、
３はトランジスタ用ゲート電極を形成する第２ポ
リシリコン層、４はトランジスタ領域のゲート酸
化膜、５はN+領域、６はＰ型シリコン基板を示
している。このメモリセルは、通常第１ポリシリ
コン２に電圧を印加し、第１ポリシリコン２とシ
リコン酸化膜１直下のチヤネルとの間のキヤパシ
タをメモリセル素子として使用する。
キヤパシタ電極を形成する第一ポリシリコン層、
３はトランジスタ用ゲート電極を形成する第２ポ
リシリコン層、４はトランジスタ領域のゲート酸
化膜、５はN+領域、６はＰ型シリコン基板を示
している。このメモリセルは、通常第１ポリシリ
コン２に電圧を印加し、第１ポリシリコン２とシ
リコン酸化膜１直下のチヤネルとの間のキヤパシ
タをメモリセル素子として使用する。
また、N+領域５はビツトラインとして使用す
る。
る。
ところで、そのようなメモリセルは近年の高集
積密度メモリの要求が強くなるにつれてその面積
は次第に縮小されてきた。例えば16Kビツト
RAMでは400μm2程度であつたが64Kビツト
RAMにおいては、200μm2程度となつてきてい
る。この縮小によるキヤパシタンスの減少を抑え
るために酸化膜１を薄くするなどの方法がとられ
てきたが、使用電源電圧の低下などに伴い、必然
的に蓄積される電磁が少なくなつてきている。
積密度メモリの要求が強くなるにつれてその面積
は次第に縮小されてきた。例えば16Kビツト
RAMでは400μm2程度であつたが64Kビツト
RAMにおいては、200μm2程度となつてきてい
る。この縮小によるキヤパシタンスの減少を抑え
るために酸化膜１を薄くするなどの方法がとられ
てきたが、使用電源電圧の低下などに伴い、必然
的に蓄積される電磁が少なくなつてきている。
このため、半導体素子の図示しないパツケージ
に含まれる放射性物質から発生するα線による誤
動作の問題が顕在化してきた。この誤動作は通常
ソフトエラーと呼ばれ、α線がシリコン中に照射
されることによりシリコンの表面近傍で発生する
電子、正孔対拡散してメモリキヤパシタ、あるい
はビツトラインに到達しメモリ内容を変化させる
ものである。このソフトエラーを避ける一方法と
して、低比抵抗基板を使用する方法が提案されて
いるが、低比抵抗基板の使用は、トランジスタ部
の基板効果を増加させたり、トランジスタのソー
ス、ドレイン領域と基板間の容量を増加させるな
どの悪影響を与える、また低比抵抗基板において
は、トランジスタのしきい値電圧が基板によつて
決定されてしまうなど制御性に欠ける欠点も存在
する。
に含まれる放射性物質から発生するα線による誤
動作の問題が顕在化してきた。この誤動作は通常
ソフトエラーと呼ばれ、α線がシリコン中に照射
されることによりシリコンの表面近傍で発生する
電子、正孔対拡散してメモリキヤパシタ、あるい
はビツトラインに到達しメモリ内容を変化させる
ものである。このソフトエラーを避ける一方法と
して、低比抵抗基板を使用する方法が提案されて
いるが、低比抵抗基板の使用は、トランジスタ部
の基板効果を増加させたり、トランジスタのソー
ス、ドレイン領域と基板間の容量を増加させるな
どの悪影響を与える、また低比抵抗基板において
は、トランジスタのしきい値電圧が基板によつて
決定されてしまうなど制御性に欠ける欠点も存在
する。
また、低比抵抗基板に高比抵抗膜を気相成長さ
せこの高比抵抗膜に素子を形成する技術が報告さ
れているが、このものは気相成長時において低比
抵抗基板から不純物が拡散して高比抵抗部分の比
抵抗を変えてしまう欠点がある。このためキヤパ
シタ部分の下などは高比抵抗膜が薄い方が良いの
であるがトランジスタ部のことを考慮して気相成
長膜を薄くできない欠点がある。
せこの高比抵抗膜に素子を形成する技術が報告さ
れているが、このものは気相成長時において低比
抵抗基板から不純物が拡散して高比抵抗部分の比
抵抗を変えてしまう欠点がある。このためキヤパ
シタ部分の下などは高比抵抗膜が薄い方が良いの
であるがトランジスタ部のことを考慮して気相成
長膜を薄くできない欠点がある。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、キヤパシタ部など
と、トランジスタ部の基板比抵抗を変化させるこ
とにより、α線に強い半導体装置を提供するもの
である。
するためになされたもので、キヤパシタ部など
と、トランジスタ部の基板比抵抗を変化させるこ
とにより、α線に強い半導体装置を提供するもの
である。
以下、この発明の一実施例を図について説明す
る。本発明の一実施例を第２図に示した。図中１
〜６は第１図と同一である。７はシリコン基板の
表面領域であり、点線の上部で気相成長させてな
る気相成長単結晶シリコンを示している。８は基
板と同一導電型であるが比抵抗が基板よりも高い
内部領域部分を示している。
る。本発明の一実施例を第２図に示した。図中１
〜６は第１図と同一である。７はシリコン基板の
表面領域であり、点線の上部で気相成長させてな
る気相成長単結晶シリコンを示している。８は基
板と同一導電型であるが比抵抗が基板よりも高い
内部領域部分を示している。
次に、製造方法について説明する。
ｎチヤネルMOSに使用する結晶方位＜100＞の
Ｐ型シリコン基板６を準備する。比抵抗は１Ωcm
〜0.01Ωcmの低比抵抗基板とする。次に、通常の
写真製版技術で領域８を除く基板６の表面をレジ
スタで覆う。通常のイオン注入技術によつてＮ型
不純物と補償させてイオン注入部８の比抵抗を上
げる。Ｎ型不純物としては基型内のＰ型不純物と
同程度の拡散係数を持つているものが望ましい。
例えばＰ型不純物としてボロンが使われている場
合にはＮ型不純物としてはリンを使用する。その
後通常の気相成長法によつてシリコン基板６と同
一導電型のシリコン層７を気相成長によつて１〜
2μｍ程度成長させる。このときシリコン層７は
比抵抗が10Ωcm程度でＮ型不純物注入領域８と同
じくらいの比抵抗にすることが望ましい。この気
相成長によるシリコン層７は低比抵抗基板６の領
域８を除く内部領域部分６ａ上は気相成長及びそ
の後の熱処理工程等によつてP+層が拡散してい
るが、高比抵抗領域８上はＰ型とＮ型の不純物が
補償されているため、基板比抵抗は高く保つこと
ができ、トランジスタ特性等には影響がなくな
る。
Ｐ型シリコン基板６を準備する。比抵抗は１Ωcm
〜0.01Ωcmの低比抵抗基板とする。次に、通常の
写真製版技術で領域８を除く基板６の表面をレジ
スタで覆う。通常のイオン注入技術によつてＮ型
不純物と補償させてイオン注入部８の比抵抗を上
げる。Ｎ型不純物としては基型内のＰ型不純物と
同程度の拡散係数を持つているものが望ましい。
例えばＰ型不純物としてボロンが使われている場
合にはＮ型不純物としてはリンを使用する。その
後通常の気相成長法によつてシリコン基板６と同
一導電型のシリコン層７を気相成長によつて１〜
2μｍ程度成長させる。このときシリコン層７は
比抵抗が10Ωcm程度でＮ型不純物注入領域８と同
じくらいの比抵抗にすることが望ましい。この気
相成長によるシリコン層７は低比抵抗基板６の領
域８を除く内部領域部分６ａ上は気相成長及びそ
の後の熱処理工程等によつてP+層が拡散してい
るが、高比抵抗領域８上はＰ型とＮ型の不純物が
補償されているため、基板比抵抗は高く保つこと
ができ、トランジスタ特性等には影響がなくな
る。
以後の製作プロセスは従来の２層ポワシリコン
によるｎチヤネルMOSと同一で構成することが
できる。
によるｎチヤネルMOSと同一で構成することが
できる。
このような構成のメモリセルの動作は基本的に
は従来と同一である。すなわち、このキヤパシタ
へのメモリ内容の書き込みは、通常N+領域５を
書き込みの内容に応じた電位、例えば“１”であ
ればプラス電位、“０”であれば零電位を与え、
次に書き込みトランジスタを導通させてキヤパシ
タに“１”又は“０”の書き込みを行ない、トラ
ンジスタ４を遮断する。この状態がメモリセルに
内容が書き込まれた状態である。この時、ICパ
ツケージから発生するα線が照射されると、この
α線のエネルギーにもよるが、シリコン表面から
約25μｍ以内で約106ケの電子、正孔対が発生す
る。このうち正孔はＮチヤネルMOSの場合通常
基板に吸収されるが、電子は拡散してメモリキヤ
パシタの方に近づく。従来のセルではこの電子は
キヤパシタンスに収集され、電位を降下させ、メ
モリ内容を変化させたが、本発明のように低比抵
抗内部領域６ａを形成すれば、この領域６ａ中に
おける電子、正孔のライフタイムが短かいために
キヤパシタ部分に到達する電子はほとんどなく、
低比抵抗内部領域６ａ中で発生した電子の影響は
殆んど受けないことがわかる。また、トランジス
タ用ゲート電極形成層３の下の内部領域８は高比
抵抗であるため、トランジスタ特性に対する影響
もほとんどない。
は従来と同一である。すなわち、このキヤパシタ
へのメモリ内容の書き込みは、通常N+領域５を
書き込みの内容に応じた電位、例えば“１”であ
ればプラス電位、“０”であれば零電位を与え、
次に書き込みトランジスタを導通させてキヤパシ
タに“１”又は“０”の書き込みを行ない、トラ
ンジスタ４を遮断する。この状態がメモリセルに
内容が書き込まれた状態である。この時、ICパ
ツケージから発生するα線が照射されると、この
α線のエネルギーにもよるが、シリコン表面から
約25μｍ以内で約106ケの電子、正孔対が発生す
る。このうち正孔はＮチヤネルMOSの場合通常
基板に吸収されるが、電子は拡散してメモリキヤ
パシタの方に近づく。従来のセルではこの電子は
キヤパシタンスに収集され、電位を降下させ、メ
モリ内容を変化させたが、本発明のように低比抵
抗内部領域６ａを形成すれば、この領域６ａ中に
おける電子、正孔のライフタイムが短かいために
キヤパシタ部分に到達する電子はほとんどなく、
低比抵抗内部領域６ａ中で発生した電子の影響は
殆んど受けないことがわかる。また、トランジス
タ用ゲート電極形成層３の下の内部領域８は高比
抵抗であるため、トランジスタ特性に対する影響
もほとんどない。
以上のように本発明はトランジスタ特性を悪化
させることなくα線に対して強い半導体メモリを
得ることができる。
させることなくα線に対して強い半導体メモリを
得ることができる。
尚、以上はＮチヤネルMOSについて説明した
が同一思想はＰチヤネルMOSにおいても同様に
適用できることは自明である。またP+内部領域
６ａをキヤパシタ電極形成層２の下部に形成する
ものについて説明したがN+拡散によるビツトラ
イン領域５についてもα粒子による影響を受ける
ことが知られており、第２図に示すようにP+内
部領域６ｂをビツトライン領域５の下の内部領域
に形成することにより、α線に強いビツトライン
を得ることができる。
が同一思想はＰチヤネルMOSにおいても同様に
適用できることは自明である。またP+内部領域
６ａをキヤパシタ電極形成層２の下部に形成する
ものについて説明したがN+拡散によるビツトラ
イン領域５についてもα粒子による影響を受ける
ことが知られており、第２図に示すようにP+内
部領域６ｂをビツトライン領域５の下の内部領域
に形成することにより、α線に強いビツトライン
を得ることができる。
第１図は従来のメモリセルの断面図、第２図は
本発明の一実施例を示す断面図である。 １……メモリキヤパシタのシリコン酸化膜、２
……第１ポリシリコン、３……第２ポリシリコ
ン、４……トランジスタのゲート酸化膜、５……
N+領域、６……P+型シリコン基板、７……気相
成長P-シリコン層、８……高比抵抗領域。尚各
図中同一符号は同一又は相当部分を示す。
本発明の一実施例を示す断面図である。 １……メモリキヤパシタのシリコン酸化膜、２
……第１ポリシリコン、３……第２ポリシリコ
ン、４……トランジスタのゲート酸化膜、５……
N+領域、６……P+型シリコン基板、７……気相
成長P-シリコン層、８……高比抵抗領域。尚各
図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 表面領域と内部領域を有する半導体基板と、
上記表面領域上に絶縁膜を介して設けられたキヤ
パシタ電極形成層と、上記表面領域上に絶縁層を
介して設けられたトランジスタ用ゲート電極形成
層と、上記表面領域に形成され上記半導体基板と
は逆の導電型の不純物拡散領域からなるビツトラ
インとを有するものに於て、上記ビツトライン以
外の表面領域部分及び上記トランジスタ用ゲート
電極下の内部領域部分について、その比抵抗を上
記キヤパシタ電極形成層下の内部領域部分及び上
記不純物拡散領域下の内部領域部分に比べて高く
構成した半導体装置。 ２ トランジスタ用ゲート電極下の内部領域部分
が他の内部領域部分の不純物と同程度の拡散係数
を有し且つ逆の導電型の不純物により補償されて
いることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7520680A JPS571252A (en) | 1980-06-03 | 1980-06-03 | Semiconductor device |
| US06/596,577 US4535530A (en) | 1980-06-03 | 1984-04-05 | Process for manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7520680A JPS571252A (en) | 1980-06-03 | 1980-06-03 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS571252A JPS571252A (en) | 1982-01-06 |
| JPH028464B2 true JPH028464B2 (ja) | 1990-02-23 |
Family
ID=13569482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7520680A Granted JPS571252A (en) | 1980-06-03 | 1980-06-03 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4535530A (ja) |
| JP (1) | JPS571252A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616549B2 (ja) * | 1984-04-17 | 1994-03-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| US4696092A (en) * | 1984-07-02 | 1987-09-29 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
| US4670669A (en) * | 1984-08-13 | 1987-06-02 | International Business Machines Corporation | Charge pumping structure for a substrate bias generator |
| US5923985A (en) * | 1987-01-05 | 1999-07-13 | Seiko Instruments Inc. | MOS field effect transistor and its manufacturing method |
| JPH01288233A (ja) * | 1988-02-20 | 1989-11-20 | Hiroshi Motoyama | 生体情報測定装置 |
| US6563192B1 (en) | 1995-12-22 | 2003-05-13 | Micron Technology, Inc. | Semiconductor die with integral decoupling capacitor |
| US6285070B1 (en) | 1995-12-22 | 2001-09-04 | Micron Technology, Inc. | Method of forming semiconductor die with integral decoupling capacitor |
| US20050269614A1 (en) * | 2004-06-08 | 2005-12-08 | Chung-Cheng Tsou | Non-junction-leakage 1T-RAM cell |
| FR2960097A1 (fr) * | 2010-05-11 | 2011-11-18 | St Microelectronics Tours Sas | Composant de protection bidirectionnel |
| US10158043B2 (en) * | 2014-05-30 | 2018-12-18 | Mikro Mesa Technolgy Co., Ltd. | Light-emitting diode and method for manufacturing the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| US4247862B1 (en) * | 1977-08-26 | 1995-12-26 | Intel Corp | Ionzation resistant mos structure |
| US4196228A (en) * | 1978-06-10 | 1980-04-01 | Monolithic Memories, Inc. | Fabrication of high resistivity semiconductor resistors by ion implanatation |
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| JPS5555557A (en) * | 1978-10-20 | 1980-04-23 | Hitachi Ltd | Dynamic memory cell |
| US4313253A (en) * | 1979-07-30 | 1982-02-02 | Burroughs Corporation | Method of fabricating a charge transfer channel covered by a stepped insulating layer |
| JPS5826829B2 (ja) * | 1979-08-30 | 1983-06-06 | 富士通株式会社 | ダイナミックメモリセルの製造方法 |
| US4328610A (en) * | 1980-04-25 | 1982-05-11 | Burroughs Corporation | Method of reducing alpha-particle induced errors in an integrated circuit |
| US4403399A (en) * | 1981-09-28 | 1983-09-13 | Harris Corporation | Method of fabricating a vertical fuse utilizing epitaxial deposition and special masking |
-
1980
- 1980-06-03 JP JP7520680A patent/JPS571252A/ja active Granted
-
1984
- 1984-04-05 US US06/596,577 patent/US4535530A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS571252A (en) | 1982-01-06 |
| US4535530A (en) | 1985-08-20 |
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| JPH0578186B2 (ja) |