JP2007158371A

JP2007158371A - 半導体装置の作製方法

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Publication number: JP2007158371A
Application number: JP2007024310A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-02-02
Filing date: 2007-02-02
Publication date: 2007-06-21

Abstract

【課題】ＳＯＩ技術で形成された単結晶シリコン薄膜から応力に起因する準位や欠陥を除去するための方法を提供する。
【解決手段】まずＳｍａｒｔ−ＣｕｔやＥＬＴＲＡＮといった代表的な貼り合わせＳＯＩ技術を用いて単結晶シリコン薄膜１０６を形成する。次に単結晶シリコン薄膜１０６をパターニングして島状シリコン層１０８とした後、ハロゲン元素を含む酸化性雰囲気中で熱酸化処理を行うことで、トラップ準位や欠陥の除去された島状シリコン層１０９を得る。
【選択図】図２

Description

本願発明は絶縁表面を有する基板上に形成された単結晶シリコン薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと呼ぶ）の作製方法を提供するものであり、ＴＦＴで構成された半導体回路を含む半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指し、液晶表示装置に代表される電気光学装置、ＴＦＴを集積化した半導体回路、またその様な電気光学装置や半導体回路を部品として含む電子機器をもその範疇に含むものとする。

近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で低消費電力を実現するＳＯＩ（Silicon on Insulator）構造が注目されている。この技術は従来バルク単結晶シリコンで形成されていたＦＥＴの活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。

ＳＯＩ基板では単結晶シリコン上に酸化シリコンでなる埋め込み酸化膜が存在し、その上に単結晶シリコン薄膜が形成される。この様なＳＯＩ基板の作製方法は様々な方法が知られているが、最近では貼り合わせＳＯＩ基板が注目されている。貼り合わせＳＯＩ基板とは、その名の通り２枚のシリコン基板を貼り合わせることでＳＯＩ構造を実現するものである。この技術は将来的にはガラス基板などの上にも単結晶シリコン薄膜を形成できる可能性がある。

その貼り合わせＳＯＩ基板の中でも最近特に注目されているのがSmart-Cut（SOITEC社の登録商標）と呼ばれる技術である。Smart-Cut法は１９９６年にフランスのSOITEC社で開発された技術であり、水素脆化を利用した貼り合わせＳＯＩ基板の作製方法である。Smart-Cut法の詳細な技術に関しては、「工業調査会,電子材料８月号,pp.83〜87,1997」に詳しい。

また、他の方法としてＥＬＴＲＡＮ（キャノンの登録商標）と呼ばれる技術が知られている。この技術は多孔質シリコン層の選択性エッチングを利用したＳＯＩ基板の作製方法である。ＥＬＴＲＡＮ法の詳細な技術に関しては、「T.Yonehara,K.Sakaguchi and T.Hamaguchi:Appl.Phys.Lett.43[3],253（1983）」に詳しい。

どちらの方法を用いても基板上に所望の厚さの単結晶シリコン薄膜を形成することが可能である。しかしながら、両方法ともに２枚の基板を貼り合わせる工程において高温の熱処理を行うため、形成された単結晶シリコン薄膜には強い応力が発生し、残存してしまうといった問題がある。

この時の応力が単結晶シリコン薄膜で形成されたＴＦＴの活性層に残ってしまうと、キャリアのトラップ準位として働いたり、ＴＦＴ特性の経時変化を招く要因ともなりうる。この問題点は、Smart-Cut法やＥＬＴＲＡＮ法を用いる上で非常に重要な問題点であり、根本的な解決が要求されている。

本願発明は上記問題点を解決するための手段を提供するものであり、Smart-Cut法やＥＬＴＲＡＮ法で形成された単結晶シリコン薄膜から応力に起因する準位や欠陥を除去するための方法を提供することを課題とする。

そして、その様な単結晶シリコン薄膜を用いたＴＦＴの動作性能の向上、延いてはＴＦＴを用いた半導体回路や電気光学装置の動作性能の向上や信頼性の向上を課題とする。さらに、その様な半導体回路や電気光学装置を搭載した電子機器の動作性能の向上や信頼性の向上を課題とする。

本明細書で開示する発明の構成は、主表面上に酸化シリコン膜を有する第１単結晶シリコン基板に対して主表面側から水素を添加し、水素添加層を形成する第１工程と、前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を介して貼り合わせる第２工程と、第１熱処理により前記第１単結晶シリコン基板を分断する第３工程と、前記第３工程によって前記第２基板の上に残存した単結晶シリコン薄膜に対して第２熱処理を行う第４工程と、前記単結晶シリコン薄膜の主表面を平坦化する第５工程と、前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第６工程と、前記島状シリコン層に対して熱酸化処理を行う第７工程と、を有することを特徴とする。

また、他の発明の構成は、主表面上に酸化シリコン膜を有する第１単結晶シリコン基板に対して主表面側から水素を添加し、水素添加層を形成する第１工程と、前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を介して貼り合わせる第２工程と、第１熱処理により前記第１単結晶シリコン基板を分断する第３工程と、前記第３工程によって前記第２基板の上に残存した単結晶シリコン薄膜の主表面を平坦化する第４工程と、前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第５工程と、前記島状シリコン層に対して熱酸化処理を行う第６工程と、を有することを特徴とする。

また、他の発明の構成は、第１単結晶シリコン基板を陽極酸化することにより多孔質シリコン層を形成する第１工程と、前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキシャル成長させる第２工程と、前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第３工程と、前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を介して貼り合わせる第４工程と、前記第１単結晶シリコン基板及び前記第２基板に対して第１熱処理を行う第５工程と、前記第１単結晶シリコン基板を前記多孔質シリコン層が露呈するまで研磨する第６工程と、前記多孔質シリコン層を除去し、前記単結晶シリコン薄膜を露呈させる第７工程と、前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第８工程と、前記島状シリコン層に対して熱酸化処理を行う第９工程と、を有することを特徴とする。

また、他の発明の構成は、第１単結晶シリコン基板を陽極酸化することにより多孔質シリコン層を形成する第１工程と、前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキシャル成長させる第２工程と、前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第３工程と、前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を介して貼り合わせる第４工程と、前記第１単結晶シリコン基板を前記多孔質シリコン層が露呈するまで研磨する第５工程と、前記多孔質シリコン層を除去し、前記単結晶シリコン薄膜を露呈させる第６工程と、前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第７工程と、前記島状シリコン層に対して熱酸化処理を行う第８工程と、を有することを特徴とする。

なお、前記熱酸化処理は１０５０〜１１５０℃（代表的には１１００℃）の温度で行われる。１１００℃付近を超えるとSi-O-Si結合の応力緩和が起こり貼り合わせ界面が安定化する。

また、上記構成において、前記熱酸化処理はハロゲン元素を含む酸化性雰囲気中で行われることが好ましい。ハロゲン元素を含む酸化性雰囲気としては酸素と塩化水素（ＨＣｌ）の混合ガスや酸素と三フッ化窒素（ＮＦ₃）の混合ガスなどを用いると良い。

勿論、他の方法としてドライＯ₂酸化、ウェットＯ₂酸化、スチーム（水蒸気）酸化、パイロジェニック酸化（水素燃焼酸化）、酸素分圧酸化などを用いることも可能である。

以上の様な構成からなる本願発明であるが、最も重要な要旨は、Smart-Cut法やＥＬＴＲＡＮ法を用いて形成した単結晶シリコン薄膜でなる島状シリコン層に対して高い温度での熱処理工程を施すことにある。こうすることによって単結晶シリコン層中の応力が緩和され、ＴＦＴの活性層中から応力歪みに起因するトラップ準位や欠陥を除去することができる。

従って、最終的な活性層の結晶性を元の単結晶の状態にほぼ回復させ、ＴＦＴの動作性能及び信頼性を向上させることが可能となり、ＴＦＴで半導体回路を構成する全ての半導体装置の動作性能及び信頼性を向上させることができる。

Smart-Cut法やＥＬＴＲＡＮ法に代表される貼り合わせＳＯＩ技術で単結晶シリコン薄膜を形成するにあたって、形成されたシリコン層内部の結晶性をほぼ完全な単結晶に回復することができる。即ち、ＴＦＴの活性層としてトラップ準位や欠陥の殆どない単結晶シリコン薄膜を用いることが可能となる。

従って、基板上に形成された複数のＴＦＴの動作性能及び信頼性を大幅に向上させることが可能となる。また、それに伴い複数のＴＦＴで回路を構成した半導体回路、電気光学装置、さらには半導体回路や電気光学装置を搭載した電子機器の動作性能及び信頼性の向上を実現することができる。

本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。

本願発明の構成について、図１、図２を用いて説明する。まず、単結晶シリコン基板１０１を用意する。次いで熱酸化処理を行い、その主表面（素子形成面）に酸化シリコン膜１０２を形成する。膜厚は実施者が適宜決定すれば良いが、0.05〜0.5μmとすれば良い。この酸化シリコン膜１０２は後にＳＯＩ基板の埋め込み酸化膜として機能する。（図１（Ａ））

次に、単結晶シリコン基板１０１の主表面側から酸化シリコン膜１０２を通して水素を添加する。この場合、水素イオンの形でイオンインプランテーション法を用いて水素添加を行えば良い。勿論、水素の添加工程を他の手段で行うことも可能である。こうして水素添加層１０３が形成される。本実施例では水素イオンを１×１０¹⁶〜１×１０¹⁷atoms/cm²のドーズ量で添加する。（図１（Ｂ））

なお、水素添加層１０３が形成される深さは後に単結晶シリコン薄膜の膜厚を決定するため、精密な制御が必要である。本実施例では単結晶シリコン基板１０１の主表面と水素添加層１０３との間に５０nm厚の単結晶シリコン層が残る様に水素添加プロファイルの深さ方向の制御を行っている。

次に、単結晶シリコン基板１０１と絶縁表面を有する基板（第２基板）とを貼り合わせる。第２基板としては、表面に薄い酸化シリコン膜を設けた基板が代表的に用いられる。基板はシリコン基板、石英基板、セラミックス基板、結晶化ガラス基板など、耐熱性の高い基板が用いられる。本実施例では薄い酸化シリコン膜１０４を設けたシリコン基板１０５を用いる。（図１（Ｃ））

この時、貼り合わせ界面は親水性の高い酸化シリコン膜同士となるので、両表面に含まれた水分の反応により水素結合で接着される。

次に、４００〜６００℃（典型的には５００℃）の熱処理（第１熱処理）を行う。この熱処理により水素添加層１０３では微小空乏の体積変化が起こり、水素添加層１０３に沿って破断面が発生する。これにより第１単結晶シリコン基板１０１は分断され、第２基板の上には酸化シリコン膜１０２と単結晶シリコン薄膜１０６が残される。（図２（Ａ））

次に、第２熱処理工程として１０５０〜１１５０℃の温度範囲でファーネスアニール工程を行う。この工程では貼り合わせ界面において、Si-O-Si結合の応力緩和が起こり、貼り合わせ界面が安定化する。即ち、単結晶シリコン薄膜１０６を第２基板１０４上に完全に接着させるための工程となる。本実施例ではこの工程を１１００℃２時間で行う。

こうして貼り合わせ界面が安定化することで埋め込み酸化膜１０７が画定する。
なお、図２（Ｂ）において埋め込み酸化膜１０７中の点線は、貼り合わせ界面を示しており、界面が強固に接着されたことを意味している。

次に、単結晶シリコン薄膜１０６の表面を研磨工程によって平坦化する。研磨工程は公知のあらゆる手段を用いることができるが、ＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨技術を用いれば良い。

次に、単結晶シリコン薄膜１０６をパターニングして、後にＴＦＴの活性層となる島状シリコン層１０８を形成する。（図２（Ｃ））

ここまでの工程は通常のSmart-Cut法と同じである。本願発明の重要な構成は、この後に続く熱酸化工程である。

次に、複数の島状シリコン層１０８に対して熱酸化処理を行う。この熱酸化処理により島状シリコン層１０８の内部に存在していたトラップ準位や欠陥が消滅し、結晶性の回復した島状シリコン層１０９が形成される。なお、１１０で示されるのは熱酸化処理によって形成された酸化シリコン膜である。この酸化シリコン膜１１０はＴＦＴのゲート絶縁膜として活用しても良い。

この熱酸化処理は酸化性雰囲気であれば良いが、好ましくはハロゲン元素を含む酸化性雰囲気で行うと良い。本実施例では三フッ化窒素（ＮＦ₃）を含む酸素雰囲気で、８００℃２時間の熱酸化処理を行う。

この工程の目的は、島状シリコン層１０８の内部に残存する応力を緩和することにある。その点について説明する。

図２（Ｂ）の工程で高い温度での熱処理を加える際、単結晶シリコン薄膜１０６には強い応力がかかり、その結果、薄膜内部には応力に起因するトラップ準位や欠陥が発生する。このトラップ準位や欠陥はパターニングして活性層となった後でも残存してしまう。この様なトラップ準位は言うまでもなくキャリア（電子又は正孔）の移動を妨げる原因となり、ＴＦＴ特性を著しく低下させてしまう。

しかしながら、本願発明の構成では図２（Ｄ）の熱酸化工程を行うことにより島状シリコン層内部のトラップ準位や欠陥が消滅するのでＴＦＴ特性の大幅な向上及び信頼性の向上を実現することができる。

本実施例は実施例１の作製工程の順序を変えた場合の例である。途中までは実施例１と同様であるので説明は省略する。

まず、実施例１と同様の手順で図２（Ａ）の基板分断工程までを終了させる。次に、第２基板上に残存した単結晶シリコン薄膜をＣＭＰ等の手段により研磨して平坦化したら、パターニング工程を行って島状シリコン層を形成する。

そして、島状シリコン層を形成したら、その状態で熱酸化処理を行う。即ち、貼り合わせ界面の安定化と島状シリコン層内のトラップ準位や欠陥の低減とを同一の熱処理（温度範囲は１０５０〜１１５０℃）で一度に行ってしまうことが本実施例の特徴となる。

この様に、実施例１では、貼り合わせ界面の安定化のための第２熱処理工程と、トラップ準位や欠陥の低減のための熱酸化工程とを分けて行っていたが、本実施例によれば両工程を兼ねることで工程数を削減することができる。

実施例１及び実施例２ではSmart-Cut法により形成した単結晶シリコン薄膜中からトラップ準位や欠陥を低減する例を示したが、本願発明は他の貼り合わせＳＯＩ技術で形成された単結晶シリコン薄膜に対しても有効である。

本実施例では、貼り合わせＳＯＩ技術の一つであるＥＬＴＲＡＮ法で形成された単結晶シリコン薄膜に対して本願発明を適用した場合の例について図３、図４を用いて説明する。

まず、単結晶シリコン基板３０１を用意し、その主表面を陽極酸化することにより多孔質シリコン層３０２を形成する。陽極酸化工程はフッ酸とエタノールの混合溶液中で行えば良い。ＥＬＴＲＡＮ法自体が公知であるので詳細な説明はここでは省略する。

そして、その多孔質シリコン層３０２上にエピタキシャル成長により１００nm厚の単結晶シリコン薄膜３０３を形成する。（図３（Ａ））

単結晶シリコン薄膜３０３を形成したら、熱酸化工程を行って単結晶シリコン薄膜上に１００nm厚の酸化シリコン膜３０４を形成する。この酸化シリコン膜３０４は後にＳＯＩ基板の埋め込み酸化膜として機能する。また、この熱酸化工程により単結晶シリコン薄膜３０５の膜厚は５０nmとなる。（図３（Ｂ））

次に、表面に薄い酸化シリコン膜３０６を形成したセラミックス基板（第２基板）３０７と、前述の単結晶シリコン基板３０１とを貼り合わせる。（図３（Ｃ）
）

貼り合わせが終了したら、次に１０５０〜１１５０℃の温度で熱処理工程を行い、酸化シリコン同士でなる貼り合わせ界面の安定化を行う。本実施例ではこの熱処理工程を１１００℃２時間で行う。なお、実施例１でも説明した様に、点線で示しているのは完全に接着された貼り合わせ界面である。（図３（Ｄ））

次に、ＣＭＰ等の機械的な研磨により単結晶シリコン基板３０１を裏面側から研磨し、多孔質シリコン層３０２が露呈したところで研磨を終了する。こうして図４（Ａ）の状態を得る。

次に、多孔質シリコン層３０２をウェットエッチングして選択的に除去する。用いるエッチャントはフッ酸水溶液と過酸化水素水溶液との混合溶液が良い。４９％ＨＦと３０％Ｈ₂Ｏ₂を１：５で混合した溶液は、単結晶シリコン層と多孔質シリコン層との間で１０万倍以上の選択比を持つことが報告されている。

こうして図４（Ｂ）の状態が得られる。この状態ではセラミックス基板３０７上に埋め込み酸化膜３０８（厳密には酸化シリコン膜３０４及び３０６との積層膜）が設けられ、その上に単結晶シリコン薄膜３０５が形成された状態を得る。

次に、単結晶シリコン薄膜３０５に対してパターニングを施し、島状シリコン層３０９を形成する。勿論、この島状シリコン層は基本的にＴＦＴの活性層として利用することになる。（図４（Ｃ））

ここまで説明した数値条件等は本実施例に限定されるものではなく、公知のＥＬＴＲＡＮ法の技術をそのまま利用することができる。

島状シリコン層３０９を形成したら、本願発明の特徴である熱酸化工程を行う。
本実施例では酸素雰囲気中に塩化水素ガスを混合した状態で、９５０℃３０分の熱酸化処理を行う。勿論、塩化水素以外に三フッ化窒素等、他のハロゲン系ガスを混合しても良い。また、ドライ酸素、ウェット酸素等、公知の熱酸化雰囲気であっても構わない。（図４（Ｄ））

こうして島状シリコン層３０９内のトラップ準位や欠陥が消滅し、内部にキャリアの移動を妨げる要因のない単結晶シリコン層からなる島状シリコン層３１０を形成することができる。また、この時形成される酸化シリコン膜３１１はそのままＴＦＴのゲート絶縁膜として用いることもできる。

以上の様にして、欠陥等のない島状シリコン層を形成し、それを活性層とするＴＦＴを作製することでＴＦＴの動作性能及び信頼性を大幅に向上することができる。そして、それに伴いＴＦＴを用いた半導体回路、電気光学装置、さらには電子機器の動作性能及び信頼性をも向上することができる。

本実施例は実施例３の作製工程の順序を変えた場合の例である。途中までは実施例３と同様であるので説明は省略する。

まず、実施例３と同様の手順で図３（Ｃ）の貼り合わせ工程までを終了させる。
次に、図３（Ｄ）の熱処理工程を行わずにそのまま図４（Ａ）に示した研磨工程に進む。そして、図４（Ｃ）のパターニング工程まで終了させる。

この様に、実施例３では、貼り合わせ界面の安定化のための熱処理工程と、トラップ準位や欠陥の低減のための熱酸化工程とを分けて行っていたが、本実施例によれば両工程を兼ねることで工程数を削減することができる。

本実施例では、実施例１乃至実施例４の構成を用いて形成された島状シリコン層を用いてＴＦＴを作製する場合について図５を用いて説明する。

まず、実施例１乃至実施例４のいずれかの作製工程に従って島状シリコン層５０１を形成する。なお、本実施例では島状シリコン層５０１中のトラップ準位や欠陥を除去するための熱酸化工程と同時にゲート絶縁膜（酸化シリコン膜）５０２を形成する。そしてゲート絶縁膜５０２上にｎ型ポリシリコン膜でなるゲート電極５０３を形成する。（図５（Ａ））

次に、ゲート電極５０３をマスクとして自己整合的にｎ型またはｐ型を付与する不純物を添加する。本実施例ではｎ型ＴＦＴを作製する例とし、不純物としてリンを添加する。勿論、ｐ型ＴＦＴを形成するならばボロンを添加すれば良い。この工程により不純物領域５０４を形成する。（図５（Ｂ））

また、ゲート電極直下のシリコン層中に逆導電型不純物（例えばｎ型ＴＦＴに対してはボロン）を添加してＴＦＴのしきい値電圧を制御することも有効である。
この不純物はゲート電極上からスルードープによって添加しても良いし、ゲート電極形成前に予め添加しておいても良い。

こうして図５（Ｂ）の状態が得られたら、次に酸化シリコン膜でなるサイドウォール（サイドスペーサー）５０５を形成する。サイドウォール５０５は公知の異方性エッチング技術を用いることで形成できる。

サイドウォール５０５を形成した後、再びリンの添加工程を行い、前述の不純物領域５０４よりも濃度の高い不純物領域を形成する。この二度に渡る不純物添加工程を経て、ソース領域５０６、ドレイン領域５０７、ＬＤＤ領域５０８、チャネル形成領域５０９が画定する。（図５（Ｃ））

次に、熱アニール工程を行い、前工程で添加した不純物の活性化と、添加時のダメージによるシリコン層の損傷の回復とを行う。この熱アニール工程はファーネスアニール、レーザーアニール、ランプアニールのいずれかの手段を単独又は併用して行えば良い。

次に、図５（Ｃ）の状態で全面をコバルト膜（図示せず）で覆い、熱アニール処理を行ってコバルトシリサイド層５１０を形成する。コバルト以外にもチタン、タングステン等の金属膜を用いることもできる。この工程は公知のサリサイド技術であるので詳細な説明は省略する。

次に、樹脂材料でなる層間絶縁膜５１１を１μmの厚さに形成する。層間絶縁膜５１１としては、他にも酸化シリコン膜、窒化シリコン膜又は酸化窒化シリコン膜を用いても良いし、これらの絶縁膜を積層しても良い。

次に、層間絶縁膜５１１にコンタクトホールを形成してアルミニウムを主成分とする材料でなるソース配線５１２及びドレイン配線５１３を形成する。最後に素子全体に対して水素雰囲気中で３５０℃２時間のファーネスアニールを行い、水素化を完了する。

こうして、図５（Ｄ）に示す様なＴＦＴが得られる。なお、本実施例で説明した構造は一例であって本願発明を適用しうるＴＦＴ構造はこれに限定されない。従って、公知のあらゆるトップゲート構造のＴＦＴに対して適用可能である。

さらに、図５（Ｄ）の構造においてドレイン配線５１３と電気的に接続する画素電極（図示せず）を公知の手段で形成すればアクティブマトリクス型表示装置の画素スイッチング素子を形成することも容易である。

即ち、本願発明は液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置などの電気光学装置の作製方法としても非常に有効な技術である。

この様に、本願発明はあらゆる構造のＴＦＴに対して適用可能であり、本願発明を利用して様々な半導体回路を構築することができる。即ち、本願発明はＴＦＴでもって形成された半導体回路を含むあらゆる半導体装置に対して適用できると言える。

本実施例では、実施例５の作製工程に従って形成されたＴＦＴでもって半導体回路を構成した液晶表示装置の例を図６に示す。画素ＴＦＴ（画素スイッチング素子）の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。

図６において１１は絶縁表面を有する基板、１２は画素マトリクス回路、１３はソースドライバー回路、１４はゲイトドライバー回路、１５は対向基板、１６はＦＰＣ（フレキシブルプリントサーキット）、１７は信号処理回路である。

信号処理回路１７としては、Ｄ／Ａコンバータ、γ補正回路、信号分割回路などの従来ＩＣで代用していた様な処理を行う回路を形成することができる。勿論、ガラス基板上にＩＣチップを設けて、ＩＣチップ上で信号処理を行うことも可能である。

さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればＥＬ（エレクトロルミネッセンス）表示装置やＥＣ（エレクトロクロミックス）表示装置に本願発明を適用することも可能であることは言うまでもない。

なお、本実施例に示した液晶表示装置を作製するにあたって、実施例１乃至実施例４のいずれの構成を採用しても構わない。

本願発明は従来のＩＣ技術全般に適用することが可能である。即ち、現在市場に流通している全ての半導体回路に適用できる。例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。

図７に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２１、ＲＡＭ２２、クロックコントローラ２３、キャッシュメモリー２４、キャッシュコントローラ２５、シリアルインターフェース２６、Ｉ／Ｏポート２７等から構成される。

勿論、図７に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。

しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）２８である。ＩＣ２８は半導体チップ２９上に形成された集積化回路をセラミック等で保護した機能回路である。

そして、その半導体チップ２９上に形成された集積化回路を構成するのが本願発明の構造を有するＮチャネル型ＴＦＴ３０、Ｐチャネル型ＴＦＴ３１である。
なお、基本的な回路はＣＭＯＳ回路を最小単位として構成することで消費電力を抑えることができる。

また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。

本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）など

図８（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。

図８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制

図８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。

図８（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。

図８（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。

図８（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３やその他の信号制御回路に適用することができる。

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。

島状シリコン層の形成工程を示す図。島状シリコン層の形成工程を示す図。島状シリコン層の形成工程を示す図。島状シリコン層の形成工程を示す図。ＴＦＴの作製工程を示す図。半導体回路の構成を示す図。半導体回路の構成を示す図。電子機器の構成を示す図。

Claims

主表面上に酸化シリコン膜を有する第１単結晶シリコン基板に対して主表面側か
ら水素を添加し、水素添加層を形成する第１工程と、
前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を
介して貼り合わせる第２工程と、
第１熱処理により前記第１単結晶シリコン基板を分断する第３工程と、
前記第３工程によって前記第２基板の上に残存した単結晶シリコン薄膜に対して
第２熱処理を行う第４工程と、
前記単結晶シリコン薄膜の主表面を平坦化する第５工程と、
前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第６工程
と、
前記島状シリコン層に対して熱酸化処理を行う第７工程と、
を有することを特徴とする半導体装置の作製方法。
主表面上に酸化シリコン膜を有する第１単結晶シリコン基板に対して主表面側か
ら水素を添加し、水素添加層を形成する第１工程と、
前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を
介して貼り合わせる第２工程と、
第１熱処理により前記第１単結晶シリコン基板を分断する第３工程と、
前記第３工程によって前記第２基板の上に残存した単結晶シリコン薄膜の主表面
を平坦化する第４工程と、
前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第５工程
と、
前記島状シリコン層に対して熱酸化処理を行う第６工程と、
を有することを特徴とする半導体装置の作製方法。
請求項１又は請求項２において、前記熱酸化処理は１０５０〜１１５０℃の温度
で行われることを特徴とする半導体装置の作製方法。
請求項１乃至請求項３において、前記熱酸化処理はハロゲン元素を含む酸化性雰
囲気中で行われることを特徴とする半導体装置の作製方法。
第１単結晶シリコン基板を陽極酸化することにより多孔質シリコン層を形成する
第１工程と、
前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキシャル成長させる第２
工程と、
前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第３工程と、
前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を
介して貼り合わせる第４工程と、
前記第１単結晶シリコン基板及び前記第２基板に対して第１熱処理を行う第５工
程と、
前記第１単結晶シリコン基板を前記多孔質シリコン層が露呈するまで研磨する第
６工程と、前記多孔質シリコン層を除去し、前記単結晶シリコン薄膜を露呈させ
る第７工程と、
前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第８工程
と、
前記島状シリコン層に対して熱酸化処理を行う第９工程と、
を有することを特徴とする半導体装置の作製方法。
第１単結晶シリコン基板を陽極酸化することにより多孔質シリコン層を形成する
第１工程と、
前記多孔質シリコン層上に単結晶シリコン薄膜をエピタキシャル成長させる第２
工程と、
前記単結晶シリコン薄膜上に酸化シリコン膜を形成する第３工程と、
前記第１単結晶シリコン基板と支持体となる第２基板とを前記酸化シリコン膜を
介して貼り合わせる第４工程と、
前記第１単結晶シリコン基板を前記多孔質シリコン層が露呈するまで研磨する第
５工程と、前記多孔質シリコン層を除去し、前記単結晶シリコン薄膜を露呈させ
る第６工程と、
前記単結晶シリコン薄膜をパターニングして島状シリコン層を形成する第７工程
と、
前記島状シリコン層に対して熱酸化処理を行う第８工程と、
を有することを特徴とする半導体装置の作製方法。
請求項５又は請求項６において、前記熱酸化処理は１０５０〜１１５０℃の温度
で行われることを特徴とする半導体装置の作製方法。
請求項５乃至請求項７において、前記熱酸化処理はハロゲン元素を含む酸化性雰
囲気中で行われることを特徴とする半導体装置の作製方法。