JP3058040B2 - 半導体装置 - Google Patents
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- H01L29/66863—Lateral single gate transistors
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ショットキーゲート型電界効果トランジスタやショ
ットキーバリアダイオード等の能動層とショットキー接
合をなす電極を有する高出力用の半導体装置に関する。
に、ショットキーゲート型電界効果トランジスタやショ
ットキーバリアダイオード等の能動層とショットキー接
合をなす電極を有する高出力用の半導体装置に関する。
【０００２】
（ＧａＡｓＭＥＳＦＥＴ）一般に、ＧａＡｓショットキ
ーゲート型電解効果トランジスタ（以下、ＧａＡｓＭＥ
ＳＦＥＴと記す）は、その優れた高周波特性（高速性）
により、高周波増幅装置等の高周波帯の高出力用半導体
装置として使用されている。
ーゲート型電解効果トランジスタ（以下、ＧａＡｓＭＥ
ＳＦＥＴと記す）は、その優れた高周波特性（高速性）
により、高周波増幅装置等の高周波帯の高出力用半導体
装置として使用されている。
【０００３】しかしながら、ＧａＡｓＭＥＳＦＥＴは、
ＧａＡｓ基板の能動層の表面に存在する高密度の表面欠
陥準位や、ショットキー電極直下の能動層の電界集中等
の影響により、ドレイン耐圧、ゲート耐圧が低いという
問題がある。特に、高出力用ＧａＡｓＭＥＳＦＥＴにと
っては、ドレイン耐圧やゲート耐圧を向上させること
は、ＧａＡｓＭＥＳＦＥＴの出力電力限界の延長及び信
頼性の向上等のために必要不可欠となっている。
ＧａＡｓ基板の能動層の表面に存在する高密度の表面欠
陥準位や、ショットキー電極直下の能動層の電界集中等
の影響により、ドレイン耐圧、ゲート耐圧が低いという
問題がある。特に、高出力用ＧａＡｓＭＥＳＦＥＴにと
っては、ドレイン耐圧やゲート耐圧を向上させること
は、ＧａＡｓＭＥＳＦＥＴの出力電力限界の延長及び信
頼性の向上等のために必要不可欠となっている。
【０００４】上述のようなことから、高出力用ＧａＡｓ
ＭＥＳＦＥＴでは、ＬＤＤ(LightlyDoped Drain) 構造
や多段リセス構造による耐圧性の向上を含め、トンネル
現象の抑制、障壁高さの改善、リーク電流の低減が、検
討、実施されている。具体的な方法としては、ショッ
トキー電極の金属を設定することによる障壁高さの改
善、ＧａＡｓ基板の界面に特殊な処理を施すことによ
るゲート耐圧の向上、ＧａＡｓ基板の能動層上に緩衝
層を設けることによるゲート耐圧の向上等が挙げられ
る。
ＭＥＳＦＥＴでは、ＬＤＤ(LightlyDoped Drain) 構造
や多段リセス構造による耐圧性の向上を含め、トンネル
現象の抑制、障壁高さの改善、リーク電流の低減が、検
討、実施されている。具体的な方法としては、ショッ
トキー電極の金属を設定することによる障壁高さの改
善、ＧａＡｓ基板の界面に特殊な処理を施すことによ
るゲート耐圧の向上、ＧａＡｓ基板の能動層上に緩衝
層を設けることによるゲート耐圧の向上等が挙げられ
る。
【０００５】図１２に示すＬＤＤ構造のＧａＡｓＭＥＳ
ＦＥＴ１２０では、ショットキー電極１２６の設けられ
ているｎ能動層１２２とソース電極及びドレイン電極１
２４、１２５の設けられているｎ+ 能動層１２３との間
にｎ+ 能動層１２３よりもキャリア濃度の低いｎ′能動
層１２９が形成されているので、ｎ能動層１２２とｎ+
能動層１２３との界面の電界強度が大きくなり過ぎるの
を防止し、ドレイン耐圧とゲート耐圧を向上させること
ができる。
ＦＥＴ１２０では、ショットキー電極１２６の設けられ
ているｎ能動層１２２とソース電極及びドレイン電極１
２４、１２５の設けられているｎ+ 能動層１２３との間
にｎ+ 能動層１２３よりもキャリア濃度の低いｎ′能動
層１２９が形成されているので、ｎ能動層１２２とｎ+
能動層１２３との界面の電界強度が大きくなり過ぎるの
を防止し、ドレイン耐圧とゲート耐圧を向上させること
ができる。
【０００６】また、図１３に示すものは半絶縁性ＧａＡ
ｓ基板１３１の能動層１３３上に緩衝層としてアンドー
プ低温成長ＧａＡｓ層１３４を形成した構造のＧａＡｓ
ＭＥＳＦＥＴ１３０である。このような緩衝層であるア
ンドープ低温成長ＧａＡｓ層１３４を有するＧａＡｓＭ
ＥＳＦＥＴ１３０では、ゲート・ドレイン間やゲート・
ソース間でのチャネル狭窄による電流制限がなく、ＬＤ
Ｄ構造や多段リセス構造とほぼ同様の効果が得られる。
さらに、緩衝層であるアンドープ低温成長ＧａＡｓ層１
３４は、意識的にＡｓ／Ｇａ比を大きくしたノンストイ
キオメトリの層であるため、表面準位密度が大きくな
り、高抵抗層となる。その結果、ゲート耐圧等の向上が
図られる。
ｓ基板１３１の能動層１３３上に緩衝層としてアンドー
プ低温成長ＧａＡｓ層１３４を形成した構造のＧａＡｓ
ＭＥＳＦＥＴ１３０である。このような緩衝層であるア
ンドープ低温成長ＧａＡｓ層１３４を有するＧａＡｓＭ
ＥＳＦＥＴ１３０では、ゲート・ドレイン間やゲート・
ソース間でのチャネル狭窄による電流制限がなく、ＬＤ
Ｄ構造や多段リセス構造とほぼ同様の効果が得られる。
さらに、緩衝層であるアンドープ低温成長ＧａＡｓ層１
３４は、意識的にＡｓ／Ｇａ比を大きくしたノンストイ
キオメトリの層であるため、表面準位密度が大きくな
り、高抵抗層となる。その結果、ゲート耐圧等の向上が
図られる。
【０００７】（ショットキーバリアダイオード）また、
半導体と金属との間のショットキー接合を利用した半導
体装置としては、ショットキーバリアダイオードがあ
る。図１４に一般的なショットキーバリアダイオード１
４０を示す。ショットキー電極１４３の下には半導体−
金属接触により空乏層が発生し、ショットキー電極１４
３とオーミック電極１４４間に逆方向電圧を印加する
と、ショットキー電極１４３直下の空乏層のために逆方
向電流が流れず、整流特性を生じる。
半導体と金属との間のショットキー接合を利用した半導
体装置としては、ショットキーバリアダイオードがあ
る。図１４に一般的なショットキーバリアダイオード１
４０を示す。ショットキー電極１４３の下には半導体−
金属接触により空乏層が発生し、ショットキー電極１４
３とオーミック電極１４４間に逆方向電圧を印加する
と、ショットキー電極１４３直下の空乏層のために逆方
向電流が流れず、整流特性を生じる。
【０００８】
【発明が解決しようとする課題】しかしながら、ＬＤＤ
構造や多段リセス構造を有する従来のＧａＡｓＭＥＳＦ
ＥＴでは、構造が複雑であるためにその製造工程も複雑
となり、製造工程における制御性や信頼性に難があると
いう問題があった。
構造や多段リセス構造を有する従来のＧａＡｓＭＥＳＦ
ＥＴでは、構造が複雑であるためにその製造工程も複雑
となり、製造工程における制御性や信頼性に難があると
いう問題があった。
【０００９】同じように、緩衝層を有するＧａＡｓＭＥ
ＳＦＥＴでは、分子線エピタキシャル法による各層の形
成、反応性イオンエッチング等によるドライエッチング
等の多くの複雑な工程を要し、その制御も難しく、製造
コストが高くなるという問題があった。
ＳＦＥＴでは、分子線エピタキシャル法による各層の形
成、反応性イオンエッチング等によるドライエッチング
等の多くの複雑な工程を要し、その制御も難しく、製造
コストが高くなるという問題があった。
【００１０】また、従来のショットキーバリアダイオー
ドでは、順方向電流を流すために空乏層の電位障壁を十
分に低くする必要がある。空乏層の電位障壁を低くする
ための印加電圧は、全て順方向の電圧降下として寄与す
るために順方向電圧が大きくなる。ＧａＡｓショットキ
ーバリアダイオードは高周波特性に優れているが、この
ような理由によりシリコンダイオードに比べて順方向電
圧が大きく、電力損失が大きいという問題があった。
ドでは、順方向電流を流すために空乏層の電位障壁を十
分に低くする必要がある。空乏層の電位障壁を低くする
ための印加電圧は、全て順方向の電圧降下として寄与す
るために順方向電圧が大きくなる。ＧａＡｓショットキ
ーバリアダイオードは高周波特性に優れているが、この
ような理由によりシリコンダイオードに比べて順方向電
圧が大きく、電力損失が大きいという問題があった。
【００１１】また、従来のショットキーバリアダイオー
ドでは、ある一定以上の逆方向電圧を印加すると、電子
−正孔対の発生によりなだれ降伏が起こり、逆方向電圧
印加時の耐圧はこのなだれ降伏によって決まることか
ら、この逆方向電圧印加時の耐圧が低いという問題があ
った。この逆方向電圧印加時の耐圧を向上させるために
は、ＧａＡｓ基板の不純物濃度を低くすればよいが、不
純物濃度を減少させると、順方向電流が小さくなるとい
う問題があった。
ドでは、ある一定以上の逆方向電圧を印加すると、電子
−正孔対の発生によりなだれ降伏が起こり、逆方向電圧
印加時の耐圧はこのなだれ降伏によって決まることか
ら、この逆方向電圧印加時の耐圧が低いという問題があ
った。この逆方向電圧印加時の耐圧を向上させるために
は、ＧａＡｓ基板の不純物濃度を低くすればよいが、不
純物濃度を減少させると、順方向電流が小さくなるとい
う問題があった。
【００１２】上述のようなＧａＡｓＭＥＳＦＥＴ及びシ
ョットキーバリアダイオードの問題点を解決するため
に、本出願人らにより、能動層のショットキー電極が形
成された領域及びその近傍のうち少なくとも一部に、プ
ラズマ処理による高抵抗層が形成されているＧａＡｓＭ
ＥＳＦＥＴ及びショットキーバリアダイオードが提案さ
れている。（特願平６−２３８３９５号） しかしながら、ここで示された解決策では、高抵抗層が
どのような原因で形成されているかが明らかでないた
め、プラズマ処理によって形成された高抵抗層の均一
性、信頼性に問題が生じる恐れがあった。そのため、Ｇ
ａＡｓＭＥＳＦＥＴ及びショットキーバリアダイオード
等のショットキー電極の耐圧、ショットキーバリアダイ
オード等の順方向電流電圧特性及び逆方向電流電圧特性
の均一性、信頼性に問題が生じる恐れがあった。
ョットキーバリアダイオードの問題点を解決するため
に、本出願人らにより、能動層のショットキー電極が形
成された領域及びその近傍のうち少なくとも一部に、プ
ラズマ処理による高抵抗層が形成されているＧａＡｓＭ
ＥＳＦＥＴ及びショットキーバリアダイオードが提案さ
れている。（特願平６−２３８３９５号） しかしながら、ここで示された解決策では、高抵抗層が
どのような原因で形成されているかが明らかでないた
め、プラズマ処理によって形成された高抵抗層の均一
性、信頼性に問題が生じる恐れがあった。そのため、Ｇ
ａＡｓＭＥＳＦＥＴ及びショットキーバリアダイオード
等のショットキー電極の耐圧、ショットキーバリアダイ
オード等の順方向電流電圧特性及び逆方向電流電圧特性
の均一性、信頼性に問題が生じる恐れがあった。
【００１３】本発明の目的は、プラズマ処理によって形
成された高抵抗層のメカニズムを明らかにし、ショット
キー電極の耐圧の均一性、信頼性がより優れたＧａＡｓ
ＭＥＳＦＥＴ等、あるいは、順方向電流電圧特性及び逆
方向電流電圧特性の均一性、信頼性がより優れたショッ
トキーバリアダイオード等の半導体装置を提供するもの
である。
成された高抵抗層のメカニズムを明らかにし、ショット
キー電極の耐圧の均一性、信頼性がより優れたＧａＡｓ
ＭＥＳＦＥＴ等、あるいは、順方向電流電圧特性及び逆
方向電流電圧特性の均一性、信頼性がより優れたショッ
トキーバリアダイオード等の半導体装置を提供するもの
である。
【００１４】
【課題を解決するための手段】上述する問題点を解決す
るため、本発明は、化合物半導体基板上部に形成した能
動層とショットキー接合をなすショットキー電極を有
し、前記能動層のショットキー電極を形成された領域及
びその近傍のうち少なくとも一部に、高抵抗層が形成さ
れている半導体装置であって、前記高抵抗層がプラズマ
処理を施すことにより形成された０．６乃至０．８ｅＶ
の表面準位によるものであることを特徴とする。
るため、本発明は、化合物半導体基板上部に形成した能
動層とショットキー接合をなすショットキー電極を有
し、前記能動層のショットキー電極を形成された領域及
びその近傍のうち少なくとも一部に、高抵抗層が形成さ
れている半導体装置であって、前記高抵抗層がプラズマ
処理を施すことにより形成された０．６乃至０．８ｅＶ
の表面準位によるものであることを特徴とする。
【００１５】
【作用】本発明によれば、能動層のショットキー電極が
形成された領域及びその近傍のうち少なくとも一部に形
成される高抵抗層は、プラズマ処理を施すことによって
生成された砒素リッチによる欠陥に起因した活性化エネ
ルギーが０．６乃至０．８ｅＶ、密度が約１×１０14ｃ
ｍ-3の表面準位によるものであることがわかり、能動層
に均一性、信頼性がより優れた高抵抗層を設けることが
できる。
形成された領域及びその近傍のうち少なくとも一部に形
成される高抵抗層は、プラズマ処理を施すことによって
生成された砒素リッチによる欠陥に起因した活性化エネ
ルギーが０．６乃至０．８ｅＶ、密度が約１×１０14ｃ
ｍ-3の表面準位によるものであることがわかり、能動層
に均一性、信頼性がより優れた高抵抗層を設けることが
できる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、各実施例において、第１の実施例と同一も
しくは同等の部分には同一番号を付し、重複する部分の
説明は省略する。
する。なお、各実施例において、第１の実施例と同一も
しくは同等の部分には同一番号を付し、重複する部分の
説明は省略する。
【００１７】図１（ａ）〜（ｄ）は、本発明の一実施例
によるＧａＡｓＭＥＳＦＥＴ１０の製造方法を示す断面
図であり、以下にその概略を説明する。まず、図１
（ａ）に示すように、半絶縁性ＧａＡｓからなる半導体
基板１１表面に、能動層を形成する。この能動層は、ｎ
型イオンを注入して形成したｎ能動層１２と、ｎ能動層
１２の両側、つまりソース領域及びドレイン領域に高濃
度のｎ型イオンを注入して形成したｎ+ 能動層１３から
構成されている。この場合、例えば、イオン注入法によ
り、半絶縁性基板１１の表面に注入エネルギー８０ｋｅ
Ｖ、注入量６×１０12ｃｍ-2でｎ型イオンを注入してｎ
能動層１２を形成した後、ｎ+ 能動層１３を形成しよう
とする領域を除く領域をレジスト（図示せず）で覆い、
このレジストをマスクとして注入エネルギー１２０ｋｅ
Ｖ、注入量２×１０13ｃｍ-2でｎ型イオンを注入し、ソ
ース電極及びドレイン電極を形成する領域の下にｎ+ 能
動層１３を形成する。
によるＧａＡｓＭＥＳＦＥＴ１０の製造方法を示す断面
図であり、以下にその概略を説明する。まず、図１
（ａ）に示すように、半絶縁性ＧａＡｓからなる半導体
基板１１表面に、能動層を形成する。この能動層は、ｎ
型イオンを注入して形成したｎ能動層１２と、ｎ能動層
１２の両側、つまりソース領域及びドレイン領域に高濃
度のｎ型イオンを注入して形成したｎ+ 能動層１３から
構成されている。この場合、例えば、イオン注入法によ
り、半絶縁性基板１１の表面に注入エネルギー８０ｋｅ
Ｖ、注入量６×１０12ｃｍ-2でｎ型イオンを注入してｎ
能動層１２を形成した後、ｎ+ 能動層１３を形成しよう
とする領域を除く領域をレジスト（図示せず）で覆い、
このレジストをマスクとして注入エネルギー１２０ｋｅ
Ｖ、注入量２×１０13ｃｍ-2でｎ型イオンを注入し、ソ
ース電極及びドレイン電極を形成する領域の下にｎ+ 能
動層１３を形成する。
【００１８】次いで、図１（ｂ）に示すように、ｎ+ 能
動層１３の上にＡｕ−Ｇｅ／Ｎｉ系等のオーミック金属
を蒸着してソース電極１４及びドレイン電極１５を形成
し、両電極１４、１５を熱処理して合金化する。
動層１３の上にＡｕ−Ｇｅ／Ｎｉ系等のオーミック金属
を蒸着してソース電極１４及びドレイン電極１５を形成
し、両電極１４、１５を熱処理して合金化する。
【００１９】次いで、図１（ｃ）に示すように、ゲート
形成用レジスト層１９をマスクとし、開口部１９ａを通
してｎ能動層１２のゲート近傍にのみ矢印Ａ方向にプラ
ズマ照射を行う。このプラズマ処理により、ショットキ
ー電極形成領域及びその周辺部のｎ能動層１２に高抵抗
層１２ａを形成する。
形成用レジスト層１９をマスクとし、開口部１９ａを通
してｎ能動層１２のゲート近傍にのみ矢印Ａ方向にプラ
ズマ照射を行う。このプラズマ処理により、ショットキ
ー電極形成領域及びその周辺部のｎ能動層１２に高抵抗
層１２ａを形成する。
【００２０】このプラズマ処理は、例えば反応性イオン
エッチング（ＲＩＥ）装置を用いて実施することができ
る。また、プラズマ源となるガス種は、Ｏ2 、Ｎ2 、Ａ
ｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2 等のガスを始めとして、プ
ラズマ源となるガスであれば任意のガスを用いることが
できる。あるいは、これらのガスを複数組み合わせたも
のであってもよい。
エッチング（ＲＩＥ）装置を用いて実施することができ
る。また、プラズマ源となるガス種は、Ｏ2 、Ｎ2 、Ａ
ｒ、ＣＦ4 、ＣＨＦ3 、Ｈ2 等のガスを始めとして、プ
ラズマ源となるガスであれば任意のガスを用いることが
できる。あるいは、これらのガスを複数組み合わせたも
のであってもよい。
【００２１】最後に、図１（ｄ）に示すように、半導体
基板１１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬
して高抵抗層１２ａの表面に形成された酸化膜（図示せ
ず）を除去した後、Ｔｉ／Ｐｔ／ＡｕまたはＡｌ等から
なるショットキー電極１６を形成し、ＧａＡｓＭＥＳＦ
ＥＴ１０を得る。
基板１１を６Ｎ−ＨＣｌ（６規定の塩酸）に１分間浸漬
して高抵抗層１２ａの表面に形成された酸化膜（図示せ
ず）を除去した後、Ｔｉ／Ｐｔ／ＡｕまたはＡｌ等から
なるショットキー電極１６を形成し、ＧａＡｓＭＥＳＦ
ＥＴ１０を得る。
【００２２】以上説明したように、このＧａＡｓＭＥＳ
ＦＥＴ１０の構成及びその製造方法の特徴とするところ
は、ショットキー接合をなすショットキー電極１６直下
及びその近傍にプラズマ処理を施すことにより、ｎ能動
層１２にプラズマ処理による高抵抗層１２ａを形成する
ことにある。したがって、前記実施例において、プラズ
マ処理工程以外の他の工程は、従来の工程と同様であ
る。
ＦＥＴ１０の構成及びその製造方法の特徴とするところ
は、ショットキー接合をなすショットキー電極１６直下
及びその近傍にプラズマ処理を施すことにより、ｎ能動
層１２にプラズマ処理による高抵抗層１２ａを形成する
ことにある。したがって、前記実施例において、プラズ
マ処理工程以外の他の工程は、従来の工程と同様であ
る。
【００２３】なお、前記実施例では、リセスエッチング
を行わない場合を示したが、リセスエッチングを行って
ショットキー電極を形成した構造のものでもよい。
を行わない場合を示したが、リセスエッチングを行って
ショットキー電極を形成した構造のものでもよい。
【００２４】図２は、本発明の別の実施例を示す断面図
である。ここで示されている半導体装置も、ソース及び
ドレイン領域に高キャリア濃度のｎ+ 能動層１３を形成
したＧａＡｓＭＥＳＦＥＴである。このＧａＡｓＭＥＳ
ＦＥＴ２０は、ＧａＡｓＭＥＳＦＥＴ１０と比較して、
ゲート形成用レジスト層（図示せず）を形成する前に、
ソース及びドレイン電極１４、１５をマスクとしてプラ
ズマ照射する。この結果、抵抗層１２ａが、両電極１
４、１５間のｎ能動層１２の表面及びｎ+ 能動層１３の
表面の一部に形成される。
である。ここで示されている半導体装置も、ソース及び
ドレイン領域に高キャリア濃度のｎ+ 能動層１３を形成
したＧａＡｓＭＥＳＦＥＴである。このＧａＡｓＭＥＳ
ＦＥＴ２０は、ＧａＡｓＭＥＳＦＥＴ１０と比較して、
ゲート形成用レジスト層（図示せず）を形成する前に、
ソース及びドレイン電極１４、１５をマスクとしてプラ
ズマ照射する。この結果、抵抗層１２ａが、両電極１
４、１５間のｎ能動層１２の表面及びｎ+ 能動層１３の
表面の一部に形成される。
【００２５】図３は、本発明のさらに別の実施例を示す
断面図である。ここで示されている半導体装置は、半絶
縁性ＧａＡｓからなる半導体基板１１上部にイオン注入
法あるいは分子線エピタキシャル法等によりｎ能動層１
２のみを形成したＧａＡｓＭＥＳＦＥＴである。このＧ
ａＡｓＭＥＳＦＥＴ３０は、ＧａＡｓＭＥＳＦＥＴ１０
と比較して、ｎ能動層１２のみを有する構造である。一
方、抵抗層１２ａは、ＧａＡｓＭＥＳＦＥＴ１０と同様
に、ショットキー接合をなすショットキー電極１６直下
及びその近傍に形成される。
断面図である。ここで示されている半導体装置は、半絶
縁性ＧａＡｓからなる半導体基板１１上部にイオン注入
法あるいは分子線エピタキシャル法等によりｎ能動層１
２のみを形成したＧａＡｓＭＥＳＦＥＴである。このＧ
ａＡｓＭＥＳＦＥＴ３０は、ＧａＡｓＭＥＳＦＥＴ１０
と比較して、ｎ能動層１２のみを有する構造である。一
方、抵抗層１２ａは、ＧａＡｓＭＥＳＦＥＴ１０と同様
に、ショットキー接合をなすショットキー電極１６直下
及びその近傍に形成される。
【００２６】図４は、本発明のさらに別の実施例を示す
断面図である。ここで示されている半導体装置も、半絶
縁性ＧａＡｓからなる半導体基板１１上部にイオン注入
法あるいは分子線エピタキシャル法等によりｎ能動層１
２のみを形成したＧａＡｓＭＥＳＦＥＴである。このＧ
ａＡｓＭＥＳＦＥＴ４０は、ＧａＡｓＭＥＳＦＥＴ３０
と比較して、ゲート形成用レジスト層（図示せず）を形
成する前に、ソース及びドレイン電極１４、１５をマス
クとしてプラズマ照射する。この結果、ＧａＡｓＭＥＳ
ＦＥＴ２０と同様に、抵抗層１２ａが、両電極１４、１
５間のｎ能動層１２の表面に形成される。
断面図である。ここで示されている半導体装置も、半絶
縁性ＧａＡｓからなる半導体基板１１上部にイオン注入
法あるいは分子線エピタキシャル法等によりｎ能動層１
２のみを形成したＧａＡｓＭＥＳＦＥＴである。このＧ
ａＡｓＭＥＳＦＥＴ４０は、ＧａＡｓＭＥＳＦＥＴ３０
と比較して、ゲート形成用レジスト層（図示せず）を形
成する前に、ソース及びドレイン電極１４、１５をマス
クとしてプラズマ照射する。この結果、ＧａＡｓＭＥＳ
ＦＥＴ２０と同様に、抵抗層１２ａが、両電極１４、１
５間のｎ能動層１２の表面に形成される。
【００２７】図３、４に示したようなｎ能動層１２のみ
を有するＧａＡｓＭＥＳＦＥＴ３０、４０においても、
ＧａＡｓＭＥＳＦＥＴ１０、２０と同様に、ゲート耐圧
を向上させ、リーク電流を減少させることができる。
を有するＧａＡｓＭＥＳＦＥＴ３０、４０においても、
ＧａＡｓＭＥＳＦＥＴ１０、２０と同様に、ゲート耐圧
を向上させ、リーク電流を減少させることができる。
【００２８】前記実施例の特性を調べるため、プラズマ
源となるガス種としてＯ2 ガスを用いて、表１に示す条
件下でＲＩＥ装置によりプラズマ処理を施し、図１に示
した構造のＧａＡｓＭＥＳＦＥＴ１０を作製した。
源となるガス種としてＯ2 ガスを用いて、表１に示す条
件下でＲＩＥ装置によりプラズマ処理を施し、図１に示
した構造のＧａＡｓＭＥＳＦＥＴ１０を作製した。
【００２９】
【表１】
【００３０】また、プラズマ処理を施さない点以外では
実施例と同様の条件で、従来の製法により従来例のＧａ
ＡｓＭＥＳＦＥＴを作製した。なお、実施例、従来例い
ずれのＧａＡｓＭＥＳＦＥＴも、ゲート長が０．５μ
ｍ、ゲート幅が１００μｍ、ｎ+ 能動層間の間隔が２．
５μｍとした。そして、ゲート・ドレイン間電圧Ｖgdと
ゲートリーク電流Ｉgdとの関係を測定した。このゲート
電流電圧特性を図５に示す。図５において実線で示した
ものが実施例のゲート電流電圧特性曲線、破線で示した
ものが従来例のゲート電流電圧特性曲線である。図５か
ら分かるように、実施例によれば、従来例よりもゲート
耐圧が向上しており、リーク電流も減少している。
実施例と同様の条件で、従来の製法により従来例のＧａ
ＡｓＭＥＳＦＥＴを作製した。なお、実施例、従来例い
ずれのＧａＡｓＭＥＳＦＥＴも、ゲート長が０．５μ
ｍ、ゲート幅が１００μｍ、ｎ+ 能動層間の間隔が２．
５μｍとした。そして、ゲート・ドレイン間電圧Ｖgdと
ゲートリーク電流Ｉgdとの関係を測定した。このゲート
電流電圧特性を図５に示す。図５において実線で示した
ものが実施例のゲート電流電圧特性曲線、破線で示した
ものが従来例のゲート電流電圧特性曲線である。図５か
ら分かるように、実施例によれば、従来例よりもゲート
耐圧が向上しており、リーク電流も減少している。
【００３１】図６は、本発明のさらに別の実施例による
ショットキーバリアダイオード６０を示す断面図であ
る。この実施例では、ショットキー電極４４直下及びそ
の周囲のショットキー電極４４よりも広い領域にプラズ
マ処理を施して高抵抗層４２ａを形成している。このよ
うなショットキーバリアダイオード６０においては、高
抵抗層４２ａによってショットキー電極４４の端部での
電界集中が緩和される結果、ショットキーバリアダイオ
ードの順方向特性を低下させることなく逆方向電流電圧
特性が改善される。
ショットキーバリアダイオード６０を示す断面図であ
る。この実施例では、ショットキー電極４４直下及びそ
の周囲のショットキー電極４４よりも広い領域にプラズ
マ処理を施して高抵抗層４２ａを形成している。このよ
うなショットキーバリアダイオード６０においては、高
抵抗層４２ａによってショットキー電極４４の端部での
電界集中が緩和される結果、ショットキーバリアダイオ
ードの順方向特性を低下させることなく逆方向電流電圧
特性が改善される。
【００３２】図７は、本発明のさらに別の実施例による
ショットキーバリアダイオード７０を示す断面図であ
る。この実施例では、ショットキー電極４４の外周部分
の直下近傍の領域にのみプラズマ処理を施して高抵抗層
４２ａを形成している。
ショットキーバリアダイオード７０を示す断面図であ
る。この実施例では、ショットキー電極４４の外周部分
の直下近傍の領域にのみプラズマ処理を施して高抵抗層
４２ａを形成している。
【００３３】このようなショットキーバリアダイオード
７０においても、高抵抗層４２ａによってショットキー
電極４４の端部の電界集中を小さくすることができるの
で、図６の実施例と同様に、順方向特性を維持したまま
で逆方向電流電圧特性が大幅に改善される。
７０においても、高抵抗層４２ａによってショットキー
電極４４の端部の電界集中を小さくすることができるの
で、図６の実施例と同様に、順方向特性を維持したまま
で逆方向電流電圧特性が大幅に改善される。
【００３４】図８は、本発明のさらに別の実施例による
ショットキーバリアダイオード８０を示す断面図であ
る。この実施例では、ショットキー電極４４の外周部分
の直下から外側近傍においてのみプラズマ処理を施して
高抵抗層４２ａを形成している。
ショットキーバリアダイオード８０を示す断面図であ
る。この実施例では、ショットキー電極４４の外周部分
の直下から外側近傍においてのみプラズマ処理を施して
高抵抗層４２ａを形成している。
【００３５】このようなショットキーバリアダイオード
８０においても、高抵抗層４２ａによってショットキー
電極４４の端部の電界集中を小さくすることができるの
で、図６の実施例と同様に、順方向特性を維持したまま
で逆方向電流電圧特性が大幅に改善される。また、この
ような構造のショットキーバリアダイオード８０であれ
ば、ショットキー電極４４を形成した後で、プラズマ処
理を施して高抵抗層４２ａを形成することもできる。
８０においても、高抵抗層４２ａによってショットキー
電極４４の端部の電界集中を小さくすることができるの
で、図６の実施例と同様に、順方向特性を維持したまま
で逆方向電流電圧特性が大幅に改善される。また、この
ような構造のショットキーバリアダイオード８０であれ
ば、ショットキー電極４４を形成した後で、プラズマ処
理を施して高抵抗層４２ａを形成することもできる。
【００３６】図９は、本発明のさらに別の実施例による
ショットキーバリアダイオード９０を示す断面図であ
る。この実施例は、ショットキー電極４４直下全面にプ
ラズマ処理を施して高抵抗層４２ａを形成している。
ショットキーバリアダイオード９０を示す断面図であ
る。この実施例は、ショットキー電極４４直下全面にプ
ラズマ処理を施して高抵抗層４２ａを形成している。
【００３７】このようなショットキーバリアダイオード
９０においては、ショットキー電極４４の直下の領域で
ｎ能動層４２が高抵抗化される結果、ショットキー電極
４４の障壁高さを小さくすることができ、ショットキー
バリアダイオード９０の逆方向特性を低下させることな
く順方向特性を向上させることができる。
９０においては、ショットキー電極４４の直下の領域で
ｎ能動層４２が高抵抗化される結果、ショットキー電極
４４の障壁高さを小さくすることができ、ショットキー
バリアダイオード９０の逆方向特性を低下させることな
く順方向特性を向上させることができる。
【００３８】なお、図９では、ショットキー電極４４と
高抵抗層４２ａとが一致しているが、高抵抗層４２ａが
ショットキー電極４４よりも狭い領域に形成されていて
も良い。
高抵抗層４２ａとが一致しているが、高抵抗層４２ａが
ショットキー電極４４よりも狭い領域に形成されていて
も良い。
【００３９】前記図６〜図９の実施例を検討すると、シ
ョットキーバリアダイオードにおいては、ショットキー
電極の直下のほぼ全体にプラズマ処理を施して高抵抗層
を形成することにより、順方向特性が改善でき、ショッ
トキー電極の外周縁部、または外周縁部と隣接する領域
にプラズマ処理を施して高抵抗層を形成することによ
り、逆方向特性が改善できることが確認された。また、
ショットキー電極の直下全面及びその外周領域にプラズ
マ処理を施して高抵抗層を形成することにより、ショッ
トキーバリアダイオードの順方向特性及び逆方向特性が
ともに改善できることも確認された。
ョットキーバリアダイオードにおいては、ショットキー
電極の直下のほぼ全体にプラズマ処理を施して高抵抗層
を形成することにより、順方向特性が改善でき、ショッ
トキー電極の外周縁部、または外周縁部と隣接する領域
にプラズマ処理を施して高抵抗層を形成することによ
り、逆方向特性が改善できることが確認された。また、
ショットキー電極の直下全面及びその外周領域にプラズ
マ処理を施して高抵抗層を形成することにより、ショッ
トキーバリアダイオードの順方向特性及び逆方向特性が
ともに改善できることも確認された。
【００４０】前記各実施例で示してきた高抵抗層のメカ
ニズムを調べるため、プラズマ源となるガス種としてＯ
2 ガスを用いて、表２に示す条件下でＲＩＥ装置により
プラズマ処理を施し、前記実施例の高抵抗層を形成し、
ＴＥＭ（Transmission Electron Microscopy）法、ＸＰ
Ｓ（X ray Photo-emission Spectroscopy ）法、ＩＣＴ
Ｓ（Isothermal Capacitance Transient Spectroscopy
）法により分析した。
ニズムを調べるため、プラズマ源となるガス種としてＯ
2 ガスを用いて、表２に示す条件下でＲＩＥ装置により
プラズマ処理を施し、前記実施例の高抵抗層を形成し、
ＴＥＭ（Transmission Electron Microscopy）法、ＸＰ
Ｓ（X ray Photo-emission Spectroscopy ）法、ＩＣＴ
Ｓ（Isothermal Capacitance Transient Spectroscopy
）法により分析した。
【００４１】
【表２】
【００４２】まず、ＴＥＭ法により、ｎ能動層の深さ方
向に対するＡｓ／Ｇａ比を調べた。この結果を図１０に
示す。図１０の横軸は深さ方向、縦軸はＡｓ／Ｇａ比で
あって、黒丸で示すものが実施例の深さ方向に対するＡ
ｓ／Ｇａ比、白丸で示すものがプラズマ処理を施さない
従来例の深さ方向に対するＡｓ／Ｇａ比である。図１０
から分かるように、本実施例によれば、従来例よりもｎ
能動層の表面から１０ｎｍ以下の領域、つまり前記高抵
抗層でＡｓ／Ｇａ比が大きくなっている。
向に対するＡｓ／Ｇａ比を調べた。この結果を図１０に
示す。図１０の横軸は深さ方向、縦軸はＡｓ／Ｇａ比で
あって、黒丸で示すものが実施例の深さ方向に対するＡ
ｓ／Ｇａ比、白丸で示すものがプラズマ処理を施さない
従来例の深さ方向に対するＡｓ／Ｇａ比である。図１０
から分かるように、本実施例によれば、従来例よりもｎ
能動層の表面から１０ｎｍ以下の領域、つまり前記高抵
抗層でＡｓ／Ｇａ比が大きくなっている。
【００４３】次に、ＸＰＳ法により、ｎ能動層表面から
約７ｎｍの領域、つまり高抵抗層でのＡｓ／Ｇａ比を調
べた。この結果を図１１に示す。図１１の横軸はセルフ
バイアス、縦軸はＡｓ／Ｇａ比である。図１１から分か
るように、本実施例によれば、プラズマ処理を施さない
従来例よりもＡｓ／Ｇａ比が大きくなっている。
約７ｎｍの領域、つまり高抵抗層でのＡｓ／Ｇａ比を調
べた。この結果を図１１に示す。図１１の横軸はセルフ
バイアス、縦軸はＡｓ／Ｇａ比である。図１１から分か
るように、本実施例によれば、プラズマ処理を施さない
従来例よりもＡｓ／Ｇａ比が大きくなっている。
【００４４】次に、ＩＣＴＳ法により、活性化エネルギ
ー、密度及びキャリア濃度を調べた。この結果から、高
抵抗層には、活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位が形成されて
いることが分かった。また、高抵抗層のキャリア濃度
は、ｎ能動層の１／５以下となっていることも分かっ
た。
ー、密度及びキャリア濃度を調べた。この結果から、高
抵抗層には、活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位が形成されて
いることが分かった。また、高抵抗層のキャリア濃度
は、ｎ能動層の１／５以下となっていることも分かっ
た。
【００４５】これらの分析結果から、砒素リッチによる
欠陥に起因する活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位により、均
一、かつ良好な高抵抗層が形成されていることが分かっ
た。
欠陥に起因する活性化エネルギーが０．６乃至０．８ｅ
Ｖ、密度が約１×１０14ｃｍ-3の表面準位により、均
一、かつ良好な高抵抗層が形成されていることが分かっ
た。
【００４６】なお、プラスマ装置、プラズマ処理の条件
等は、前記各実施例のものに限定されることはなく、使
用する化合物半導体基板及びその特性等に応じて、適宜
選定、設定すればよい。
等は、前記各実施例のものに限定されることはなく、使
用する化合物半導体基板及びその特性等に応じて、適宜
選定、設定すればよい。
【００４７】また、前記実施例では、ＧａＡｓＭＥＳＦ
ＥＴとショットキバリアダイオードについて説明した
が、本発明の特徴とするところは、ショットキー電極形
成前あるいは形成後に半導体基板の能動層のショットキ
ー電極形成領域またはその近傍のうち少なくとも一部に
プラズマ処理を施すことにある。従って、本発明は、Ｇ
ａＡｓＭＥＳＦＥＴやショットキバリアダイオード以外
にも、高電子移動度トランジスタ、プレーナ型ショット
キバリアダイオード等の金属と半導体とのショットキー
接合を利用した化合物半導体装置一般に適用することが
できる。また、ＧａＡｓＭＥＳＦＥＴやショットキバリ
アダイオードの場合にも、前記各実施例の構造及び製造
プロセスに限定されることなく、他の構造の半導体装置
の製造方法にも適用することができる。
ＥＴとショットキバリアダイオードについて説明した
が、本発明の特徴とするところは、ショットキー電極形
成前あるいは形成後に半導体基板の能動層のショットキ
ー電極形成領域またはその近傍のうち少なくとも一部に
プラズマ処理を施すことにある。従って、本発明は、Ｇ
ａＡｓＭＥＳＦＥＴやショットキバリアダイオード以外
にも、高電子移動度トランジスタ、プレーナ型ショット
キバリアダイオード等の金属と半導体とのショットキー
接合を利用した化合物半導体装置一般に適用することが
できる。また、ＧａＡｓＭＥＳＦＥＴやショットキバリ
アダイオードの場合にも、前記各実施例の構造及び製造
プロセスに限定されることなく、他の構造の半導体装置
の製造方法にも適用することができる。
【００４８】
【発明の効果】本発明によれば、プラズマ処理を施すこ
とによって生成された砒素リッチによる欠陥に起因した
活性化エネルギーが０．６乃至０．８ｅＶ、密度が約１
×１０14ｃｍ-3の表面準位により能動層とショットキー
接合をなすショットキー電極直下及びその近傍の能動層
中の電荷を補償し、能動層に均一性、信頼性がより優れ
た高抵抗層を設けることができる。従って、ショットキ
ー電極の耐圧の均一性、信頼性がより優れたＧａＡｓＭ
ＥＳＦＥＴ及びショットキーバリアダイオード等、順方
向電流電圧特性及び逆方向電流電圧特性の均一性、信頼
性がより優れたショットキーバリアダイオード等を作製
することができる。
とによって生成された砒素リッチによる欠陥に起因した
活性化エネルギーが０．６乃至０．８ｅＶ、密度が約１
×１０14ｃｍ-3の表面準位により能動層とショットキー
接合をなすショットキー電極直下及びその近傍の能動層
中の電荷を補償し、能動層に均一性、信頼性がより優れ
た高抵抗層を設けることができる。従って、ショットキ
ー電極の耐圧の均一性、信頼性がより優れたＧａＡｓＭ
ＥＳＦＥＴ及びショットキーバリアダイオード等、順方
向電流電圧特性及び逆方向電流電圧特性の均一性、信頼
性がより優れたショットキーバリアダイオード等を作製
することができる。
【図１】本発明の一実施例によるＧａＡｓＭＥＳＦＥＴ
の製造方法を示す断面図。
の製造方法を示す断面図。
【図２】本発明の別の実施例によるＧａＡｓＭＥＳＦＥ
Ｔの構造を示す断面図。
Ｔの構造を示す断面図。
【図３】本発明のさらに別の実施例によるＧａＡｓＭＥ
ＳＦＥＴの構造を示す断面図。
ＳＦＥＴの構造を示す断面図。
【図４】本発明のさらに別の実施例によるＧａＡｓＭＥ
ＳＦＥＴの構造を示す断面図。
ＳＦＥＴの構造を示す断面図。
【図５】図１の実施例と従来例のゲート電流とゲート・
ドレイン間電圧の関係を示す特性図。
ドレイン間電圧の関係を示す特性図。
【図６】本発明のさらに別の実施例によるショットキー
バリアダイオードの構造を示す断面図。
バリアダイオードの構造を示す断面図。
【図７】本発明のさらに別の実施例によるショットキー
バリアダイオードの構造を示す断面図。
バリアダイオードの構造を示す断面図。
【図８】本発明のさらに別の実施例によるショットキー
バリアダイオードの構造を示す断面図。
バリアダイオードの構造を示す断面図。
【図９】本発明のさらに別の実施例によるショットキー
バリアダイオードの構造を示す断面図。
バリアダイオードの構造を示す断面図。
【図１０】ＴＥＭ分析から得られたＡｓ／Ｇａ比の能動
層の深さ方向依存性を示す図。
層の深さ方向依存性を示す図。
【図１１】ＸＰＳ分析から得られた抵抗層でのＡｓ／Ｇ
ａ比のセルフバイアス依存性を示す図。
ａ比のセルフバイアス依存性を示す図。
【図１２】ＬＤＤ構造を有する従来のＧａＡｓＭＥＳＦ
ＥＴの構造を示す断面図。
ＥＴの構造を示す断面図。
【図１３】耐圧を向上させた従来のＧａＡｓＭＥＳＦＥ
Ｔの構造を示す断面図。
Ｔの構造を示す断面図。
【図１４】従来のショットキーバリアダイオードの構造
を示す断面図。
を示す断面図。
【符号の説明】 １１ 半導体基板 １２ ｎ能動層 １２ａ 高抵抗層 １３ ｎ+ 能動層 １４ ソース電極 １５ ドレイン電極 １６ ショットキー電極
Claims (1)
- 【請求項１】 化合物半導体基板上部に形成した能動層
とショットキー接合をなすショットキー電極を有し、 前記能動層のショットキー電極が形成された領域及びそ
の近傍のうち少なくとも一部に、高抵抗層が形成されて
いる半導体装置であって、 前記高抵抗層がプラズマ処理を施すことにより形成され
た０．６乃至０．８ｅＶの表面準位によるものであるこ
とを特徴とする半導体装置。
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|---|---|---|---|
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| KR1019960000886A KR100198309B1 (ko) | 1995-01-18 | 1996-01-17 | 쇼트키 접합을 포함하는 반도체 장치 |
| FI960247A FI960247A (fi) | 1995-01-18 | 1996-01-18 | Puolijohdelaite, johon kuuluu schottky-liitos |
| EP96100709A EP0723300A3 (en) | 1995-01-18 | 1996-01-18 | Semiconductor component with Schattky electrode |
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|---|---|---|---|
| JP7005869A JP3058040B2 (ja) | 1995-01-18 | 1995-01-18 | 半導体装置 |
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| JP3058040B2 true JP3058040B2 (ja) | 2000-07-04 |
Family
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Family Applications (1)
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|---|---|---|---|
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- 1996-01-18 FI FI960247A patent/FI960247A/fi unknown
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| EP0723300A2 (en) | 1996-07-24 |
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