JPH04199518A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH04199518A JPH04199518A JP2335833A JP33583390A JPH04199518A JP H04199518 A JPH04199518 A JP H04199518A JP 2335833 A JP2335833 A JP 2335833A JP 33583390 A JP33583390 A JP 33583390A JP H04199518 A JPH04199518 A JP H04199518A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタ及びその製造方法に関
し、特にゲート・ドレイン耐圧を向上するための構造及
びその製造方法に関するものである。
し、特にゲート・ドレイン耐圧を向上するための構造及
びその製造方法に関するものである。
第４図は従来の高融点金属ゲート自己整合型電界効果ト
ランジスタを示す断面側面図であり、図において、１は
半絶縁性ＧａＡｓ基板、２は該基板１上に形成された活
性層、３は例えばタングステンシリサイド等の高融点金
属を用いて形成されたゲート電極（ＷＳｉゲート）、４
は上記活性層２の両側に形成された中間濃度ドーピング
領域（ｎ′層）、５はその外側の高濃度ドーピング領域
（ｎ”層）、６は該高濃度ドーピング領域５上方に配置
されたオーミック電極、８は基板全面を被覆する絶縁膜
である。
ランジスタを示す断面側面図であり、図において、１は
半絶縁性ＧａＡｓ基板、２は該基板１上に形成された活
性層、３は例えばタングステンシリサイド等の高融点金
属を用いて形成されたゲート電極（ＷＳｉゲート）、４
は上記活性層２の両側に形成された中間濃度ドーピング
領域（ｎ′層）、５はその外側の高濃度ドーピング領域
（ｎ”層）、６は該高濃度ドーピング領域５上方に配置
されたオーミック電極、８は基板全面を被覆する絶縁膜
である。
このような構造の電界効果トランジスタはＬＤＤ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてよ
く知られている。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造としてよ
く知られている。
次に製造方法について説明する。
第４図（ａｌに示すように半絶縁性ＧａＡｓ基板１に例
えばＳｉイオンを加速エネルギー（４０ｋｅｖ）、ドー
ズ量（３，３Ｅ１２ｃｍ−２）の条件でイオン注入する
ことにより活性層２を形成する。
えばＳｉイオンを加速エネルギー（４０ｋｅｖ）、ドー
ズ量（３，３Ｅ１２ｃｍ−２）の条件でイオン注入する
ことにより活性層２を形成する。
次に第４図（ｂ）に示すように、タングステンシリサイ
ド（ＷＳｉ）をスパッタリング法てウェハ全面に被着し
、写真製版技術によりマスクパターン（図示せず）を形
成し、さらに反応性イオンエツチングにより、ＷＳｉゲ
ート電極３を形成する。
ド（ＷＳｉ）をスパッタリング法てウェハ全面に被着し
、写真製版技術によりマスクパターン（図示せず）を形
成し、さらに反応性イオンエツチングにより、ＷＳｉゲ
ート電極３を形成する。
さらにＷＳｉゲート電極３をマスクとしてＳｉイオンを
加速エネルギー（５０ｋｅＶ）、 ドーズ量（ｌ Ｅ
１．２ ｏｎ−２）の条件でイオン注入することによ
り、ｎ′層４を形成する。（第４図（Ｃ））。
加速エネルギー（５０ｋｅＶ）、 ドーズ量（ｌ Ｅ
１．２ ｏｎ−２）の条件でイオン注入することによ
り、ｎ′層４を形成する。（第４図（Ｃ））。
さらに第４図（ｄ）に示すように５ｉＯＮ膜９をＣＶＤ
法によりウェハ全面に約２０００λ被着させた後、５ｉ
ＯＮ膜９を通してＳｉイオンを加速エネルギー（１８０
ｋｅＶ）、 ドーズ量（３ＥＩ２ａｎ −２）の注入
条件でイオン注入し、さらに８００°Ｃ１５分の条件で
アニールすることによりｎ＋層５を形成する。
法によりウェハ全面に約２０００λ被着させた後、５ｉ
ＯＮ膜９を通してＳｉイオンを加速エネルギー（１８０
ｋｅＶ）、 ドーズ量（３ＥＩ２ａｎ −２）の注入
条件でイオン注入し、さらに８００°Ｃ１５分の条件で
アニールすることによりｎ＋層５を形成する。
さらに第４図（ｅ）に示すようにＡｕＧｅ／Ｎｉ／Ａｕ
を蒸着、リフトオフ法でｎ＋層層上上堆積することによ
りオーミック電極６を形成する。
を蒸着、リフトオフ法でｎ＋層層上上堆積することによ
りオーミック電極６を形成する。
最後にウェハ全面にパッシベーション膜として絶縁膜８
を堆積することにより、第４図げ）に示す半導体装置を
得ることができる。
を堆積することにより、第４図げ）に示す半導体装置を
得ることができる。
このような構造の電界効果トランジスタでは、上記ｎ′
層４はｎ”層５と活性層２との間に形成された中間濃度
領域に相当するもので、動作時において、ゲート・ドレ
イン間に集中する電界を緩和し、ゲート・ドレイン耐圧
の向上を目的として設けられている。以上のような構造
におけるゲート・トレイン間の耐圧特性を第５図に示す
。この図から逆方向のゲート電流か１μ八時のバイアス
電圧は約６．６ｖ程度であることかわかる。
層４はｎ”層５と活性層２との間に形成された中間濃度
領域に相当するもので、動作時において、ゲート・ドレ
イン間に集中する電界を緩和し、ゲート・ドレイン耐圧
の向上を目的として設けられている。以上のような構造
におけるゲート・トレイン間の耐圧特性を第５図に示す
。この図から逆方向のゲート電流か１μ八時のバイアス
電圧は約６．６ｖ程度であることかわかる。
なおこの電界効果トランジスタのゲート長、ゲート幅は
それぞれ１μｍ、１０μｍである。
それぞれ１μｍ、１０μｍである。
従来の電界効果トランジスタの製造方法により製造され
た電界効果トランジスタは以上のように構成されており
、ゲート・ドレイン耐圧を向上させようとすると、ドレ
イン側のｎ′層のドーピング濃度を下げる必要がある。
た電界効果トランジスタは以上のように構成されており
、ゲート・ドレイン耐圧を向上させようとすると、ドレ
イン側のｎ′層のドーピング濃度を下げる必要がある。
しかしながら、従来方法では、ソース側のｎ′層の濃度
も同時に下かり、ソース抵抗の増大を招き、電界効果ト
ランジスタの性能を劣化させるという問題かあり、通常
ゲート・ドレイン耐圧は７Ｖ程度か限界であった。
も同時に下かり、ソース抵抗の増大を招き、電界効果ト
ランジスタの性能を劣化させるという問題かあり、通常
ゲート・ドレイン耐圧は７Ｖ程度か限界であった。
従って、自己整合型電界効果トランジスタの高出力アナ
ログＩＣへの適用は不可能であった。
ログＩＣへの適用は不可能であった。
電界効果トランジスタにおけるゲート耐圧は例えば、シ
ョットキ障壁型ＦＥＴてあれば、ショットキ障壁の最大
電界で決定される。障壁の最大電界位置は一般にショッ
トキメタル／ Ｇ ａ Ａ ｓ界面の極近傍になるはず
で、プレーナ型のＦＥＴでは、ドレイン側のゲート端近
傍になる。また一般にバルク内の不純物濃度か均一な半
導体基板にショットキー接合、ＰＮ接合を用いた場合に
おける破壊電圧は不純物濃度に依存し、Ｓ、Ｍ、Ｓｚｅ
らの計算によれば、第６図に示すようになる（Ａｐｌｙ
。
ョットキ障壁型ＦＥＴてあれば、ショットキ障壁の最大
電界で決定される。障壁の最大電界位置は一般にショッ
トキメタル／ Ｇ ａ Ａ ｓ界面の極近傍になるはず
で、プレーナ型のＦＥＴでは、ドレイン側のゲート端近
傍になる。また一般にバルク内の不純物濃度か均一な半
導体基板にショットキー接合、ＰＮ接合を用いた場合に
おける破壊電圧は不純物濃度に依存し、Ｓ、Ｍ、Ｓｚｅ
らの計算によれば、第６図に示すようになる（Ａｐｌｙ
。
Ｐｈｙｓ、 Ｌｅｔｔ、 ８．１１１ （１９６６））
。通常ＧａＡｓを用いた電界効果トランジスタの動作層
の表面濃度は１０Ｉ７／ｃｍ’前後であり、第６図によ
れば、破壊電圧は約１７Ｖ前後となっている。実際は電
界効果トランジスタがプレーナ型であり、不純物濃度分
布も不均一である点を考慮すれば、１７Ｖよりは低くな
ると考えられるか、上述のように、７Ｖ以下というのは
低すぎる値である。
。通常ＧａＡｓを用いた電界効果トランジスタの動作層
の表面濃度は１０Ｉ７／ｃｍ’前後であり、第６図によ
れば、破壊電圧は約１７Ｖ前後となっている。実際は電
界効果トランジスタがプレーナ型であり、不純物濃度分
布も不均一である点を考慮すれば、１７Ｖよりは低くな
ると考えられるか、上述のように、７Ｖ以下というのは
低すぎる値である。
また以上のような問題を解決するために、電界効果トラ
ンジスタのゲート電極を非対称に形成する、いわゆるオ
フセットゲート型のものか提案されているか、製造工程
が複雑であることや、アライメンＩ・精度のズレ等によ
る再現性の低さ等の理由により歩留りの向上は望めない
という問題かあった。
ンジスタのゲート電極を非対称に形成する、いわゆるオ
フセットゲート型のものか提案されているか、製造工程
が複雑であることや、アライメンＩ・精度のズレ等によ
る再現性の低さ等の理由により歩留りの向上は望めない
という問題かあった。
この発明は上記のような問題点を解消するためになされ
たもので、歩留の低下を招くことなくドレイン・ゲート
耐圧を向上する二とができる自己整合型電界効果トラン
ジスタ及びその製造方法を得ることを目的とする。
たもので、歩留の低下を招くことなくドレイン・ゲート
耐圧を向上する二とができる自己整合型電界効果トラン
ジスタ及びその製造方法を得ることを目的とする。
ところてＧａＡｓ表面の安定法２表面率位の低減につい
ては数々の報告があり、例えば特開昭６４−８６１３号
公報に示されるように、半導体材料の結晶界面上に、硫
化層等を形成し基板表面の安定化を図る技術をＭＩＳ構
造やダイオード、フォトダイオード、バイポーラ構造へ
適用したものかある。
ては数々の報告があり、例えば特開昭６４−８６１３号
公報に示されるように、半導体材料の結晶界面上に、硫
化層等を形成し基板表面の安定化を図る技術をＭＩＳ構
造やダイオード、フォトダイオード、バイポーラ構造へ
適用したものかある。
また、ｒｌｎｓｔ、Ｐｈｙｓ、Ｓｅｒ、Ｎｏ、７４ Ｃ
ｈａｐｔｅｒ ７． Ｉｎｔ。
ｈａｐｔｅｒ ７． Ｉｎｔ。
５ｙｎｐ、 ＧａＡｓ ａｎｄ Ｒｅ１ａｔｅｄ Ｃｏ
ｍｐｏｕｎｄｓ、 Ｂｉａｒｒｉｔｚ。
ｍｐｏｕｎｄｓ、 Ｂｉａｒｒｉｔｚ。
１９８４ Ｊに記載されているように表面近傍における
トラッピング準位が表面における電界集中をうみ、破壊
電圧を下げるという報告もある。
トラッピング準位が表面における電界集中をうみ、破壊
電圧を下げるという報告もある。
そこで、本願発明者は上記目的を達成するために以上に
挙げたような従来の技術文献を参考として鋭意研究した
結果以下の点について着目した。
挙げたような従来の技術文献を参考として鋭意研究した
結果以下の点について着目した。
すなわち、本願発明者は電界効果トランジスタのゲート
耐圧を決定している要因として、基板の不純物濃度より
もむしろソースとドレイン間のＧａＡｓ表面状態である
と考えた。
耐圧を決定している要因として、基板の不純物濃度より
もむしろソースとドレイン間のＧａＡｓ表面状態である
と考えた。
そこで本発明は、化合物半導体基板上にソース及びドレ
イン電極を配置し、該ソース及びドレイン電極間にゲー
ト電極を配置してなる電界効果トランジスタにおいて、
基板表面の少なくともゲート電極とドレイン電極間の領
域に、ここに存在、する局在準位を低減させる表面準位
低減層を設けたちのである。
イン電極を配置し、該ソース及びドレイン電極間にゲー
ト電極を配置してなる電界効果トランジスタにおいて、
基板表面の少なくともゲート電極とドレイン電極間の領
域に、ここに存在、する局在準位を低減させる表面準位
低減層を設けたちのである。
本発明においては、基板表面の少なくともゲート電極と
ドレイン電極間の領域に、ここに存在する局在準位を低
減させる表面準位低減層を設けたので、ゲート電極とド
レイン電極間におけるキャリアの再結合やエネルギー障
壁を低減することかでき、その結果ゲート耐圧の高い電
界効果トランジスタを得ることかできる。
ドレイン電極間の領域に、ここに存在する局在準位を低
減させる表面準位低減層を設けたので、ゲート電極とド
レイン電極間におけるキャリアの再結合やエネルギー障
壁を低減することかでき、その結果ゲート耐圧の高い電
界効果トランジスタを得ることかできる。
以下、この発明の一実施例を図について説明する。
第１図において、第４図と同一符号は同一または相当部
分を示し、７は、ゲート電極３とオーミック電極６との
間のＧａＡｓ基板１表面を硫化して形成した表面準位低
減層である。
分を示し、７は、ゲート電極３とオーミック電極６との
間のＧａＡｓ基板１表面を硫化して形成した表面準位低
減層である。
次に製造方法について説明する。
第２図（ａｌ〜（ｅｌは従来例の第４図（ａ）〜（ｅ）
と同様であるためここではその詳細な説明は省略し、そ
の後の工程について説明する。
と同様であるためここではその詳細な説明は省略し、そ
の後の工程について説明する。
従来と同様にして第２図（ｅ）まで形成した後、同図げ
）に示すように、硫化アンモニウム水溶液（（ＮＨ，）
２ Ｓ、 （ＮＨ４）、Ｓ、）や硫化リチウム水溶液
もしくは硫化ナトリウム水溶液中に、ウェハを約１５分
間浸することにより、ゲート・ドレイン間、ゲート・ソ
ース間のＧａＡｓ基板１表面を硫化することで、表面準
位低減層７を形成する。
）に示すように、硫化アンモニウム水溶液（（ＮＨ，）
２ Ｓ、 （ＮＨ４）、Ｓ、）や硫化リチウム水溶液
もしくは硫化ナトリウム水溶液中に、ウェハを約１５分
間浸することにより、ゲート・ドレイン間、ゲート・ソ
ース間のＧａＡｓ基板１表面を硫化することで、表面準
位低減層７を形成する。
最後にウェハ全面にパッシベーション膜として絶縁膜８
を堆積することにより、第１図に示す半導体装置を得る
ことかできる。
を堆積することにより、第１図に示す半導体装置を得る
ことかできる。
このように本実施例によれば、ＧａＡｓ基板１上にＷＳ
ｉゲート電極３及びオーミック電極６をを配置し、該オ
ーミック電極６間にＷＳｊゲー）・電極３を配置してな
るＭＥＳＦＥＴにおいて、ゲート電極３とオーミック電
極６間の基板１表面を硫化アンモニウム水溶液（（ＮＨ
，）２Ｓ）等のＳを含有する水溶液で処理して硫化した
ので、ゲート電極３とオーミック電極６間の基板１表面
に存在する局在準位が低減され、第３図に示すように、
逆方向ゲート電流か１μｍＡ時にバイアス電圧が約１５
．ＯＶとなり著しく改善される。従って従来例のような
歩留の低下を招くことなく、高いトレイン・ゲート耐圧
を有する電界効果トランジスタを製造することかできる
。
ｉゲート電極３及びオーミック電極６をを配置し、該オ
ーミック電極６間にＷＳｊゲー）・電極３を配置してな
るＭＥＳＦＥＴにおいて、ゲート電極３とオーミック電
極６間の基板１表面を硫化アンモニウム水溶液（（ＮＨ
，）２Ｓ）等のＳを含有する水溶液で処理して硫化した
ので、ゲート電極３とオーミック電極６間の基板１表面
に存在する局在準位が低減され、第３図に示すように、
逆方向ゲート電流か１μｍＡ時にバイアス電圧が約１５
．ＯＶとなり著しく改善される。従って従来例のような
歩留の低下を招くことなく、高いトレイン・ゲート耐圧
を有する電界効果トランジスタを製造することかできる
。
なお、上記実施例では、硫化処理をオーミック電極６形
成後に行ったか、この処理はオーミック電極６形成前に
行ってもい。
成後に行ったか、この処理はオーミック電極６形成前に
行ってもい。
また、硫化する領域はゲート電極とトレイン電極のみて
もよい。
もよい。
また、上記実施例は高融点ゲートセルファライン構造の
ＦＥＴについて述べたか、リセス型のＭＥＳＦＥＴであ
ってもよく、この場合第７図（ｂ）に示すようにゲート
耐圧は逆方向ゲート電流かＩμｍＡ時にバイアス電圧が
約１８．ＯＶとなり、第７図（ａ）の従来例の１５Ｖ程
度であったのに比べ向上が認められる。
ＦＥＴについて述べたか、リセス型のＭＥＳＦＥＴであ
ってもよく、この場合第７図（ｂ）に示すようにゲート
耐圧は逆方向ゲート電流かＩμｍＡ時にバイアス電圧が
約１８．ＯＶとなり、第７図（ａ）の従来例の１５Ｖ程
度であったのに比べ向上が認められる。
なお、この場合のゲート幅は１００μｍである。
さらに、上記実施例は基板表面の硫化手段として硫化ア
ンモニウム、硫化リチウム、硫化ナトリウム水溶液によ
る方法について述べたが、Ｈ２Ｓガスを用いてもよく、
さらに硫化以外の方法、例えばＴｅ、Ｐ、Ｓｅ等の化合
物を用いて処理を行ない表面準位低減層７を形成しもよ
い。
ンモニウム、硫化リチウム、硫化ナトリウム水溶液によ
る方法について述べたが、Ｈ２Ｓガスを用いてもよく、
さらに硫化以外の方法、例えばＴｅ、Ｐ、Ｓｅ等の化合
物を用いて処理を行ない表面準位低減層７を形成しもよ
い。
以上のように、この発明によれば、化合物半導体基板上
にソース及びドレイン電極を配置し、該ソース及びドレ
イン電極間にゲート電極を配置してなる電界効果トラン
ジスタにおいて、基板表面の少なくともゲート電極とド
レイン電極間の領域に、ここに存在する局在準位を低減
させる表面準位低減層を設けたので、ゲート電極とトレ
イン電極間におけるキャリアの再結合やエネルギー障壁
か低減され、歩留の低下を招くことなく高いゲート耐圧
を有する電界効果トランジスタを得ることができ、その
結果、自己整合型ＭＥＳＦＥＴを高出力アナログＩＣへ
適用することができるという効果かある。
にソース及びドレイン電極を配置し、該ソース及びドレ
イン電極間にゲート電極を配置してなる電界効果トラン
ジスタにおいて、基板表面の少なくともゲート電極とド
レイン電極間の領域に、ここに存在する局在準位を低減
させる表面準位低減層を設けたので、ゲート電極とトレ
イン電極間におけるキャリアの再結合やエネルギー障壁
か低減され、歩留の低下を招くことなく高いゲート耐圧
を有する電界効果トランジスタを得ることができ、その
結果、自己整合型ＭＥＳＦＥＴを高出力アナログＩＣへ
適用することができるという効果かある。
第１図はこの発明の一実施例による電界効果トランジス
タを示す断面側面図、第２図はこの発明の一実施例によ
る電界効果トランジスタの製造工程フローを示す断面側
面図、第３図はこの発明の一実施例による電界効果トラ
ンジスタのゲート・ドレイン耐圧特性を示す図、第４図
は従来の電界効果トランジスタを示す断面側面図、第５
図は従来の電界効果トランジスタのゲート・ドレイン耐
圧特性を示す図、第６図はＧａＡｓにおける破壊電圧の
不純物濃度依存性を説明するための図、第７図はこの発
明の応用例による電界効果トランジスタのゲート・ドレ
イン耐圧特性を示す図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はＷＳｉゲート、４はｎ′層、５はｎ＋層、６はオー
ミック電極、７は硫化層（表面準位低減層）である。 なお図中同一符号は同−又は相当部分を示す。
タを示す断面側面図、第２図はこの発明の一実施例によ
る電界効果トランジスタの製造工程フローを示す断面側
面図、第３図はこの発明の一実施例による電界効果トラ
ンジスタのゲート・ドレイン耐圧特性を示す図、第４図
は従来の電界効果トランジスタを示す断面側面図、第５
図は従来の電界効果トランジスタのゲート・ドレイン耐
圧特性を示す図、第６図はＧａＡｓにおける破壊電圧の
不純物濃度依存性を説明するための図、第７図はこの発
明の応用例による電界効果トランジスタのゲート・ドレ
イン耐圧特性を示す図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はＷＳｉゲート、４はｎ′層、５はｎ＋層、６はオー
ミック電極、７は硫化層（表面準位低減層）である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）化合物半導体基板上にソース及びドレイン電極を
配置し、該ソース及びドレイン電極間にゲート電極を配
置してなる電界効果トランジスタにおいて、 基板表面の、少なくともゲート電極とドレイン電極間の
領域に、ここに存在する局在準位を低減させる表面準位
低減層を設けたことを特徴とする電界効果トランジスタ
。 - （２）化合物半導体基板上にソース及びドレイン電極を
配置し、該ソース及びドレイン電極間にゲート電極を配
置してなる電界効果トランジスタを製造する方法におい
て、 基板表面の、少なくともゲート電極及びドレイン電極間
の露呈した領域を所定の反応溶液または反応ガスを用い
て処理して、該領域に存在する局在準位を低減させる表
面準位低減層を形成する工程を含むことを特徴とする電
界効果トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335833A JPH04199518A (ja) | 1990-11-28 | 1990-11-28 | 電界効果トランジスタ及びその製造方法 |
| DE69128829T DE69128829T2 (de) | 1990-11-28 | 1991-11-26 | Feldeffekttransistor und Verfahren zur Herstellung |
| EP91310880A EP0498993B1 (en) | 1990-11-28 | 1991-11-26 | Field effect transistor and production method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335833A JPH04199518A (ja) | 1990-11-28 | 1990-11-28 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199518A true JPH04199518A (ja) | 1992-07-20 |
Family
ID=18292917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335833A Pending JPH04199518A (ja) | 1990-11-28 | 1990-11-28 | 電界効果トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0498993B1 (ja) |
| JP (1) | JPH04199518A (ja) |
| DE (1) | DE69128829T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796127A (en) * | 1995-11-16 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | High electron mobility transistor |
| US6207976B1 (en) | 1997-12-17 | 2001-03-27 | Fujitsu Limited | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
| JP2006511095A (ja) * | 2002-12-17 | 2006-03-30 | レイセオン・カンパニー | 硫化物封止パッシベーション技法 |
Families Citing this family (2)
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| US5378879A (en) * | 1993-04-20 | 1995-01-03 | Raychem Corporation | Induction heating of loaded materials |
| US7030032B2 (en) | 2003-05-13 | 2006-04-18 | Raytheon Company | Photodiode passivation technique |
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| JPS58194373A (ja) * | 1982-05-10 | 1983-11-12 | Nec Corp | 半導体装置の製造方法 |
| JPS59172728A (ja) * | 1983-03-22 | 1984-09-29 | Fujitsu Ltd | 半導体装置 |
| JPS648613A (en) * | 1987-06-18 | 1989-01-12 | Ibm | Construction of compound semiconductor |
| JPH02129929A (ja) * | 1988-11-09 | 1990-05-18 | Toshiba Corp | 化合物半導体電界効果トランジスタの製造方法 |
| JPH04184939A (ja) * | 1990-11-20 | 1992-07-01 | Nikko Kyodo Co Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
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| JPH0770546B2 (ja) * | 1989-12-15 | 1995-07-31 | 松下電器産業株式会社 | ＧａＡｓ電界効果型トランジスタの製造方法 |
| JP2830414B2 (ja) * | 1990-08-01 | 1998-12-02 | 住友電気工業株式会社 | Ｍｅｓ構造電極の形成方法 |
-
1990
- 1990-11-28 JP JP2335833A patent/JPH04199518A/ja active Pending
-
1991
- 1991-11-26 DE DE69128829T patent/DE69128829T2/de not_active Expired - Fee Related
- 1991-11-26 EP EP91310880A patent/EP0498993B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0498993B1 (en) | 1998-01-28 |
| EP0498993A3 (en) | 1992-10-28 |
| EP0498993A2 (en) | 1992-08-19 |
| DE69128829D1 (de) | 1998-03-05 |
| DE69128829T2 (de) | 1998-09-24 |
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