DE69128829T2 - Feldeffekttransistor und Verfahren zur Herstellung - Google Patents

Feldeffekttransistor und Verfahren zur Herstellung

Info

Publication number
DE69128829T2
DE69128829T2 DE69128829T DE69128829T DE69128829T2 DE 69128829 T2 DE69128829 T2 DE 69128829T2 DE 69128829 T DE69128829 T DE 69128829T DE 69128829 T DE69128829 T DE 69128829T DE 69128829 T2 DE69128829 T2 DE 69128829T2
Authority
DE
Germany
Prior art keywords
source
substrate
drain
gate electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69128829T
Other languages
English (en)
Other versions
DE69128829D1 (de
Inventor
Yasutaka Kohno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE69128829D1 publication Critical patent/DE69128829D1/de
Application granted granted Critical
Publication of DE69128829T2 publication Critical patent/DE69128829T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor und auf ein Verfahren zur Herstellung davon und insbesondere auf einen Feldeffekttransistor, welcher eine Struktur aufweist, bei welcher eine Gate-Drain- Durchbruchsspannung erhöht ist, und auf ein Verfahren zur Herstellung davon.
  • Figuren 4(a) bis 4(f) zeigen Querschnittsseitenansichten, welche Herstellungsschritte eines Verfahrens nach dem Stand der Technik zur Herstellung eines selbsteingestellten Feldeffekttransistors mit schwerschmelzendem Metallgate veranschaulichen. Entsprechend der Figuren bezeichhet Bezugszeichen 1 ein quasusolierendes GaAs-Substrat. Eine aktive Schicht 2 ist in dem GaAs-Substrat 1 gebildet. Eine aus einem schwerschmelzenden Metall wie Wolframsilizid gebildete Gateelektrode 3 ist auf der aktiven Schicht 2 angeordnet. Ein Gebiet mit mittlerer Dotierungskonzentration (hiernach als n'-Typ Diffusionsschicht bezeichnet) 4 ist an beiden Seiten der Gateelektrode 3 in der aktiven Schicht 2 angeordnet. Ein Gebiet 5 mit hoher Dotierungskonzentration (hiernach als n&spplus;-Typ Diffusionsschicht bezeichnet) ist außerhalb der n'-Typ Diffusionsschicht 5 angeordnet. Ohmsche Elektroden 6 sind auf der n&spplus;-Typ Diffusionsschicht 4 angeordnet. Eine Isolierungsschicht 8 ist auf der gesamten Oberfläche des Substrats 1 gebildet. Die Struktur des Feldeffekttransistors von Fig. 4 ist als LDD-Struktur (lightly doped drain structure) bekannt.
  • Das Herstellungsverfahren ist bekannt aus der Veröffentlichung von K Hosogi et al, "Super Low-Noise Self- Aligned Gate GaAs MESFET with Noise Figure of 0.87dB at 12Ghz" 1990, IEEE MTT-S DIGEST, Seiten 1257 bis 1260.
  • Wie in Fig. 4(a) dargestellt werden Si-Ionen in das quasusolierende GaAs-Substrat 1 bei 40keV und 3,3 x 10¹²cm&supmin;² implantiert, um die aktive Schicht 2 zu bilden.
  • Als nächstes wird Wolframsilizid (WSi) auf der gesamten Oberfläche des Wafers durch Zerstäubung bzw. Sputtern aufgetragen. Eine (nicht dargestellte) Maskenstruktur eines Fotoresists wird unter Verwendung einer Fotolithografietechnik gebildet. Das WSi wird durch reaktives Ionenätzen unter Verwendung der Maskenstruktur entfernt, wodurch wie in Fig. 4(b) dargestellt die WSi-Gateelektrode 3 gebildet wird.
  • Als nächstes werden wie in Fig. 4(c) dargestellt Siliziumionen in die aktive Schicht 2 bei 50keV und 1 x 10¹²cm&supmin;² unter Verwendung der WSi-Gateelektrode 3 als Maske implantiert, wodurch die n'-Typ Diffusionsschicht 4 gebildet wird.
  • Als nächstes wird wie Fig. 4(d) dargestellt eine SiON- Schicht 9 auf der gesamten Oberfläche des Wafers bis zu einer Dicke von etwa 200nm (2000 Angström) durch chemische Aufdampfung (CVD) aufgetragen. Bezüglich der SiON-Schicht 9 wird eine Ionenimplantierung von Si-Ionen bei 180keV und 3 x 10¹² cm&supmin;² durchgeführt, und es wird ein Ausheizen bei einer Temperatur von 800ºC über 15 Minuten durchgeführt, wodurch eine n&spplus;-Typ Diffusionsschicht 5 gebildet wird.
  • Als nächstes wird wie in Fig. 4(e) dargestellt Metall aus AuGe/Ni/Au auf der n&spplus;-Typ Diffusionsschicht 5 durch Abheben aufgetragen, wodurch die zwei Ohmschen Elektroden 6 gebildet werden.
  • Eine Isolierungsschicht 8, welche als Passivierungsschicht dienen soll, wird auf der gesamten Oberfläche des Wafers aufgetragen, wodurch ein Halbleiterbauelement mit einer LDD-Struktur wie in Fig. 4(f) dargestellt fertiggestellt wird.
  • Bei dem Feldeffekttransistor nach dem Stand der Technik ist wie oben beschrieben eine n'-Diffusionsschicht 4 ein Gebiet mittlerer Dotierungskonzentration zwischen der n&spplus;- Typ Diffusionsschicht 5 und der aktiven Schicht 2 zum Abschwächen eines elektrischen Felds, welches auf einem Gebiet zwischen Gate und Drain konzentriert ist, und zum Verbessern einer Gate-Drain-Durchbruchsspannung gebildet.
  • Fig. 5 stellt eine Gate-Drain-Durchbruchsspannungcharakteristik bezüglich der oben beschriebenen Struktur dar. Aus Fig. 5 ist ersichtlich, daß die Vorspannung etwa 6,6V beträgt, wenn ein Gatestrom in Sperrichtung etwa 1uA beträgt.
  • Die Gatelänge und die Gatebreite betragen bei diesem Feldeffekttransistor 1um (1 Mikron) bzw. 10um (10 Mikron).
  • Bei dem durch das oben beschriebene Herstellungsverfahren hergestellten Feldeffekttransistor nach dem Stand der Technik wird verlangt, daß die Dotierungskonzentration der n'-Typ Diffusionsschicht 4 an der Drainseite verringert wird, um die Gate-Drain-Durchbruchsspannung zu erhöhen. Bei dem Verfahren nach dem Stand der Technik wird jedoch die Dotierungskonzentration der n'-Typ Diffusionsschicht an der Sourceseite zu derselben Zeit verringert, wodurch der Sourcewiderstandswert erhöht wird, was zu einer Verschlechterung der Leistungsfähigkeit des Feldeffekttransistors führt. Somit liegt die Gate-Drain-Durchbruchsspannung unter einer Grenze von etwa 7V. Dadurch wird es unmöglich gemacht, diese Struktur auf analoge integrierte Schaltungen für eine hohe Leistung anzuwenden.
  • Die Gate-Drain-Durchbruchsspannung eines Feldeffekttransistors, beispielsweise eines Schottky-Sperrschicht- Feldeffekttransistors, wird in Abhängigkeit des maximalen elektrischen Felds der Schottky-Sperrschicht bestimmt. Das maximale elektrische Feld der Sperrschicht ist wahrscheinlich in der extremen Nähe der Schottky-Metall/GaAs-Schnittstelle positioniert und in der Nähe des Gaterands an der Drainseite in einem planaren Feldeffekttransistor. Wenn ein Schottky-Übergang oder ein pn-Übergang in einem Halbleitersubstrat mit einer in dem Bulk gleichförmigen Verunreinigungskonzentration verwendet wird, hängt die Gate-Drain- Durchbruchsspannung (Zerstörungsspannung) von der Verunreinigungskonzentration ab. Das Verhältnis zwischen der Durchbruchsspannung und der Verunreinigungskonzentration ist in Fig. 6 dargestellt. Bei einem gewöhnlichen Feldeffekttransistor unter Verwendung von GaAs beträgt die Oberflächenverunreinigungskonzentration einer aktiven Schicht etwa 10¹&sup7;/cm&supmin;³, und die Gate-Drain-Durchbruchs spannung beträgt wie in Fig. 6 dargestellt etwa 17V. Entsprechend dieser Theorie wird angenommen, daß der oben beschriebene selbsteingestellte Feldeffekttransistor eine Gate-Drain- Durchbruchsspannung besitzt, welche kleiner als 17V ist, wobei berücksichtigt wird, daß der Feldeffekttransistor eine planare Struktur besitzt und die Verteilung der Verunreinigungskonzentration nicht gleichförmig ist. Jedoch ist eine Durchbruchsspannung des Feldeffekttransistors von weniger als 7V zu niedrig.
  • Zur Überwindung der oben beschriebenen Schwierigkeiten wurde ein Feldeffekttransistor mit abgesetztem Gate vorgeschlagen, bei welchem eine Gateelektrode asymmetrisch hergestellt wird. Es wird jedoch keine Erhöhung des Ertrags infolgedessen erzielt, daß ein kompliziertes Herstellungsverfahren erfordert wird und daß ebenfalls eine geringe Reproduzierbarkeit erzielt wird, die durch die Ungenäuigkeit der Ausrichtung hervorgerufen wird.
    • Kurzfassung der Erfindung
  • Aufgabe der vorliegenden Erfindung ist es, einen selbsteingestellten Feldeffekttransistor zu schaffen, welcher eine erhöhte Gate-Drain-Durchbruchsspannung aufweist, ohne daß sich der Ertrag verringert.
  • Des weiteren ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen des oben beschriebenen selbsteingestellten Feldeffekttransistors zu schaffen.
  • Weitere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung. Es sollte jedoch verstanden werden, daß die detaillierte Beschreibung und die spezifische Ausführungsform lediglich als Veranschaulichung gegeben wird und verschiedene Änderungen und Modifikationen im Rahmen der durch die Ansprüche definierten Erfindung sich für den Fachmann aus der detaillierten Beschreibung ergeben.
  • Es gibt mehrere Berichte bezüglich der Verfahren zur Stabilisierung der Oberfläche von GaAs und bezüglich des Verringerns der Oberflächenpegel bzw. -niveaus. Beispielsweise befaßt sich ein Bericht damit, daß eine Technik, bei welcher eine Substratoberfläche durch Erzeugen beispielsweise einer geschwefelten Schicht auf der Kristallschnittstelle eines Halbleitermaterials stabilisiert wird, auf eine MIS-Struktur oder eine Diode, Fotodiode und eine Bipolarstruktur wie in der japanischen veröffentlichten Patentanmeldung Nr. 64-8613 zitiert angewandt wird.
  • Darüber hinaus wird durch die Veröffentlichung "Inst. Phys. Ser. Nr. 74 Chapter 7, Int. Synp. GaAs and Related Compounds, Biarritz 1984" berichtet, daß der Anlagerungstherm in der Nähe der Oberfläche eine elektrische Feldkonzentration auf der Oberfläche erhöhen und die Durchbruchsspannung verringern sollte.
  • Während der Durchführung einer Untersuchung bezüglich der Literaturstellen wie oben beschrieben wurde festgestellt, daß die Gate-Drain-Durchbruchsspannung von dem Oberflächenzustand des GaAs-Substrats zwischen Source und Drain eher als von der Verunreinigungskonzentration des Substrats abhängt.
  • Die Erfindung bezieht sich auf einen Feldeffekttransistor, wie er allgemein in der Technik bekannt ist, und auf Herstellungsverfahren entsprechend den zugeordneten Ansprüchen.
  • Entsprechend der vorliegenden Erfindung ist eine Schicht zum Verringern der auf der Oberfläche des Substrats gebildeten Oberflächenzustände zwischen den Gate- und Drainelektroden vorgesehen. Diese Konstruktion verringert eine große Lücke von Oberflächenzuständen und unterstützt eine Konzentration eines elektrischen Felds, welches auf der Oberfläche des Substrats zwischen den Gate- und den Drainelektroden gebildet wird. Es wird festgestellt, daß in der JP-A-2170417 das Schwefeln zum Verringern von Oberflächenzuständen an Gebieten vorgeschlagen wird, an welchen Ohmsche Kontakte auf der Substratoberfläche zu bilden sind.
    • Kurze Beschreibung der Figuren
  • Fig. 1 zeigt eine Querschnittsseitenansicht, welche einen Feldeffekttransistor einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Figuren 2(a) bis 2(f) zeigen Querschnittsseitenansichten, welche Verfahrensschritte eines Verfahrens zum Erzeugen eines Feldeffekttransistors einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 3 zeigt ein Diagramm, welches die Gate-Drain- Durchbruchsspannungscharakteristik des Feldeffekttransistors einer Ausführungsform der vorliegenden Erfindung darstellt;
  • Figuren 4(a) bis 4(f) zeigen Querschnittsseitenansichten, welche die Verfahrensschritte eines Verfahrens nach dem Stand der Technik zum Erzeugen eines Feldeffekttransistors veranschaulichen;
  • Fig. 5 zeigt ein Diagramm, welches die Gate-Drain- Durchbruchspannungscharakteristik eines Feldeffekttransistors nach dem Stand der Technik darstellt;
  • Fig. 6 zeigt ein Diagramm, welches die Abhängigkeit der Durchbruchsspannung auf die Verunreinigungskonzentration in GaAs veranschaulicht;
  • Figuren 7(a) und 7(b) zeigen Diagramme, welche die Gate-Drain-Durchbruchs spannungcharakteristik des Feldeffekttransistors eines Aussparungstyps nach dem Stand der Technik und einen Feldeffekttransistor eines Aussparungstyps entsprechend der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung der bevorzugten Ausführungsform.
  • Eine Ausführungsform der vorliegenden Erfindung wird detailliert unter Bezugnahme auf die Figuren beschrieben.
  • Fig. 1 zeigt eine Querschnittsansicht, welche einen Feldeffekttransistor entsprechend einer Ausführungsform der vorliegenden Erfindung veranschaulicht. Entsprechend Fig. 1 bezeichnen dieselben Bezugszeichen wie die in Fig. 4 dargestellten Bezugszeichen dieselben oder entsprechende Teile. Bezugszeichen 7 bezeichnet eine Schicht zum Reduzieren der Oberflächenzustände, welche durch Schwefeln der Oberfläche des GaAs-Substrats 1 zwischen der Gateelektrode 3 und der Ohmschen Elektrode 6 gebildet ist.
  • Im folgenden wird eine Beschreibung des Herstellungsverfahrens gegeben.
  • Figuren 2(a) bis 2(f) zeigen Querschnittsansichten, welche Verfahrensschritte zum Herstellen eines Feldeffekttransistors entsprechend einer Ausführungsform der vorliegenden Erfindung darstellen.
  • Da die in Figuren 2(a) bis 2(e) dargestellten Verfahrensschritte dieselben wie diejenigen von Figuren 4(a) bis 4(e) sind, wird eine Beschreibung ausgelassen.
  • Auf den Verfahrensschritt von Fig. 2(e) folgend wird wie in Fig. 2(f) dargestellt der Wafer in eine wässrige Lösung aus Ammoniumsulfid ((NH&sub4;)&sub2;S, (NH&sub4;)&sub2;Sx) oder eine wässerige Lösung aus Lithiumsulfid oder in eine wässrige Lösung aus Natriumsulfid über 15 Minuten eingetaucht, um die Oberfläche des GaAs-Substrats 1 zwischen den Gate- und Drainelektroden und zwischen den Gate- und Sourcelektroden zu schwefeln, wodurch die Schicht zur Verringerung der Oberflächenzustände 7 gebildet wird.
  • Zuletzt wird eine Passivierungsschicht durch Auftragen der Isolierungsschicht (SiO) 8 auf der gesamten Oberfläche der Wafer gebildet, wodurch das Halbleiterbauelement von Fig. 1 fertiggestellt wird.
  • Bei dem MESFET der vorliegenden Erfindung werden die WSi-Gateelektrode 3 und die Ohmschen Elektroden 6 auf dem G&As-Substrat 1 gebildet, wobei die WSi-Gateelektrode 3 zwischen den zwei Ohmschen Elektroden 6 angeordnet ist, und die Oberflächen des Substrats 1 zwischen der Gateelektrode 3 und den zwei Ohmschen Elektroden 6 werden durch eine wässrige Lösung geschwefelt, welche Schwefel (5) sowie eine wässrige Lösung (NH&sub4;)&sub2;S enthält. Daher sind lokalisierte Pegel bzw. Niveaus auf der Oberfläche des Substrats 1 zwischen der Gateelektrode 3 und der Ohmschen Elektrode 6 verringert, und wie in Fig. 3 dargestellt wird eine Vorspannung dann, wenn ein Gatestrom in Sperrichtung etwa 1uA beträgt, zu etwa 15,0V. Dementsprechend kann ein Feldeffekttransistor, welcher eine hohe Gate-Drain-Durchbruchsspannung aufweist, ohne Verschlechterung des Ertrags gebildet werden.
  • Während bei der oben beschriebenen Ausführungsform das Schwefeln durchgeführt wird, nachdem die Ohmsche Elektrode 6 gebildet worden ist, kann das Schwefeln durchgeführt werden, bevor die Ohmsche Elektrode 6 gebildet wird. Darüber hinaus kann das zu schwefelnde Gebiet lediglich ein Gebiet zwischen der Gateelektrode und der Drainelektrode sein.
  • Während bei der oben beschriebenen Ausführungsform ein selbsteingestellter Feldeffekttransistor mit einem schwerschmelzenden Metallgate verwendet wird, kann ein MESFET eines Aussparungstyps verwendet werden. In diesem Fall besitzt wie in Fig. 7(b) dargestellt der MESFET des Aussparungstyps eine Gate-Drain-Durchschlagsspannung von etwa 18,0V, wenn ein Gatestrom in Sperrichtung etwa 10uA beträgt. Dies zeigt eine Erhöhung dahingehend, daß eine Gate- Drain-Durchbruchsspannung von etwa 15V bei dem MESFET des Aussparungstyps nach dem Stand der Technik wie in Fig. 7(a) dargestellt erzielt wird, wenn ein Gatestrom in Sperrichtung etwa 10uA beträgt. Hier beträgt die Gatebreite 100um (100 Mikron).
  • Während bei der oben beschriebenen Ausführungsform eine wässrige Lösung aus (NH&sub4;)&sub2;S, Lithiumsulfid oder Natriumsulfid zum Schwefeln der Substratoberfläche verwendet wird, kann H&sub2;S-Gas verwendet werden. Ebenso kann die Schicht zum Verringern der Oberflächenzustände 7 durch eine Oberflächenbehandlung unter Verwendung einer Mischung bzw. Verbindung aus Te, P oder Se gebildet werden.
  • Aus der obigen Beschreibung ergibt sich, daß entsprechend der vorliegenden Erfindung ein Feldeffekttransistor ein Verbindungshalbleitersubstrat, eine Source- und eine Drainelektrode, welche auf dem Verbindungshalbleiter substrat angeordnet sind, eine dazwischen angeordnete Gateelektrode, und eine Schicht zum Verringern der Oberflächenzustände aufweist, welche auf der Oberfläche des Substrats zwischen den Gate- und Drainelektroden gebildet ist, um lokalisierte Oberflächenzustände an dem Gebiet zu verringern. Dementsprechend sind einö Rekombination von Ladungsträgern und Energiesperren zwischen den Gate- und Drainelektroden verringert, und es kann ein verbesserter Feldeffekttransistor mit einer hohen Gate-Drain-Durchbruchsspannung erzielt werden, ohne daß sich der Ertrag verringert. Daher kann ein selbsteingestellter MESFET auf eine analoge integrierte Schaltung mit hohem Ausgang angewandt werden.
  • Weitere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung. Es sollte jedoch verstanden werden, daß die detaillierte Beschreibung und die spezifische Ausführungsform lediglich als Veranschaulichung gegeben wird und verschiedene Erfindungen und Modifizierungen im Rahmen der durch die Ansprüche definierten Erfindung sich für den Fachmann aus der detaillierten Beschreibung ergeben.

Claims (6)

1. Feldeffekttransistor mit:
einem Verbindungshalbleitersubstrat (1), welches darin gebildete Source- und Draingebiete aufweist;
einer aktiven Schicht (2), welche zwischen den Source- und Draingebieten gebildet ist;
einer Sourceelektrode und einer Gateelektrode (6), welche auf den Source- und Draingebieten angeordnet sind; und
einer Gateelektrode (3), welche auf dem Verbindungshalbleitersubstrat zwischen den Source- und Drainelektroden angeordnet ist;
dadurch gekennzeichnet, daß der Transistor des weiteren eine Schicht (7) zum Verringern der auf der Oberfläche des Substrats gebildeten Oberflächenzustände wenigstens zwischen der Gateelektrode und der Drainelektrode aufweist, so daß lokalisierte Oberflächenniveaus verringert werden, welche in dem Gebiet vorhanden sind.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht zur Verringerung von Oberflächenniveaus eine geschwelfelte Schicht ist.
3. Verfahren zur Herstellung eines Feldeffekttransistors, welcher eine Sourceelektrode und eine Drainelektrode, die auf einem Verbindungshalbleitersubstrat angeordnet sind, und eine Gateelektrode aufweist, die auf dem Verbindungshalbleitersubstrat zwischen den Source- und Drainelektroden angeordnet ist, mit den Schritten:
Erzeugen der Gateelektrode auf einer aktiven Schicht, wobei die aktive Schicht durch Ionenimplantierung in das Halbleitersubstrat erzeugt wird;
Erzeugen eines Source- und eines Draingebiets durch Implantieren von Verunreinigungen in die aktive Schicht unter Verwendung der Gateelektrode als Maske;
Erzeugen von ohinschen Elektroden auf den Source- und Draingebieten des Substrats, um die Source- und Drainelektroden zu bilden;
Erzeugen einer Schicht zur Verringerung von lokalisierten Substratniveaus an der Oberfläche des Substrats durch Behandeln der Oberfläche des Substrats wenigstens zwischen einer der ohmschen Elektroden und der Gateelektrode unter Verwendung einer vorbestimmten reaktiven Lösung oder eines reaktiven Gases; und
Erzeugen einer Schutzschicht auf der gesamten Oberfläche des Wafers.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die vorbestimmte reaktive Lösung oder das reaktive Gas eine Lösung oder ein Gas ist, welche Schwefel enthalten.
5. Verfahren zur Herstellung eines Feldeffekttransistors, welcher eine Sourceelektrode und eine Drainelektrode, die auf einem Verbindungshalbleitersubstrat angeordnet sind, und eine Gateelektrode aufweist, die auf dem Verbindungshalbleitersubstrat zwischen den Source- und Drainelektroden angeordnet ist, mit den Schritten:
Erzeugen der Gateelektrode auf der aktiven Schicht, wobei die aktive Schicht durch Ionenimplantierung in das Halbleitersubstrat erzeugt wird;
Erzeugen eines Source- und eines Draingebiets durch Implantieren von Verunreinigungen in die aktive Schicht unter Verwendung der Gateelektrode als Maske;
Erzeugen einer Schicht zum Verringern von lokalisierten Oberflächenniveaus an der Oberfläche des Substrats durch Behandeln der Oberfläche des Substrats unter Verwendung einer vorbestimmten reaktiven Lösung oder eines reaktiven Gases;
Erzeugen von ohmschen Elektroden auf den Source- und Draingebieten des Substrats, um Source- und Drainelektroden zu bilden; und
Erzeugen einer Schutzschicht auf der gesamten Oberfläche des Wafers, während die Schicht zur Verringerung von lokalisierten Oberflächenniveaus auf der Oberfläche des Substrats wenigstens zwischen der Gateelektrode und der ohmschen Elektrode des Draingebiets verbleibt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die vorbestimmte reaktive Lösung oder das reaktive Gas eine Lösung oder ein Gas ist, welche Schwefel enthalten.
DE69128829T 1990-11-28 1991-11-26 Feldeffekttransistor und Verfahren zur Herstellung Expired - Fee Related DE69128829T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2335833A JPH04199518A (ja) 1990-11-28 1990-11-28 電界効果トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
DE69128829D1 DE69128829D1 (de) 1998-03-05
DE69128829T2 true DE69128829T2 (de) 1998-09-24

Family

ID=18292917

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69128829T Expired - Fee Related DE69128829T2 (de) 1990-11-28 1991-11-26 Feldeffekttransistor und Verfahren zur Herstellung

Country Status (3)

Country Link
EP (1) EP0498993B1 (de)
JP (1) JPH04199518A (de)
DE (1) DE69128829T2 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378879A (en) * 1993-04-20 1995-01-03 Raychem Corporation Induction heating of loaded materials
JPH09139494A (ja) * 1995-11-16 1997-05-27 Mitsubishi Electric Corp 半導体装置の製造方法，及び半導体装置
US6207976B1 (en) 1997-12-17 2001-03-27 Fujitsu Limited Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof
US6924218B2 (en) * 2002-12-17 2005-08-02 Raytheon Company Sulfide encapsulation passivation technique
US7030032B2 (en) 2003-05-13 2006-04-18 Raytheon Company Photodiode passivation technique

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58115868A (ja) * 1981-12-28 1983-07-09 Fujitsu Ltd 電界効果トランジスタの製造方法
JPS58141576A (ja) * 1982-02-17 1983-08-22 Nec Corp 電界効果型トランジスタ
JPS58194373A (ja) * 1982-05-10 1983-11-12 Nec Corp 半導体装置の製造方法
JPS59172728A (ja) * 1983-03-22 1984-09-29 Fujitsu Ltd 半導体装置
US4811077A (en) * 1987-06-18 1989-03-07 International Business Machines Corporation Compound semiconductor surface termination
JPH02129929A (ja) * 1988-11-09 1990-05-18 Toshiba Corp 化合物半導体電界効果トランジスタの製造方法
JPH02170417A (ja) * 1988-12-23 1990-07-02 Toshiba Corp 化合物半導体装置の電極の製造方法
JPH0770546B2 (ja) * 1989-12-15 1995-07-31 松下電器産業株式会社 ＧａＡｓ電界効果型トランジスタの製造方法
JP2830414B2 (ja) * 1990-08-01 1998-12-02 住友電気工業株式会社 Ｍｅｓ構造電極の形成方法
JPH04184939A (ja) * 1990-11-20 1992-07-01 Nikko Kyodo Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0498993B1 (de) 1998-01-28
JPH04199518A (ja) 1992-07-20
DE69128829D1 (de) 1998-03-05
EP0498993A3 (en) 1992-10-28
EP0498993A2 (de) 1992-08-19

Similar Documents

Publication Publication Date Title
EP0034729B1 (de) Verfahren zur Herstellung einer GaAs-Halbleiteranordnung
DE69524777T2 (de) Selbstausgerichteter feldeffekttransistor für hochfrequenzanwendungen
DE69121535T2 (de) Feldeffekttransistor mit inverser T-förmiger Silizid-Torelektrode
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE69232748T2 (de) Metall-Halbleiter Feldeffekttransistor hoher Leistung und hoher Frequenz, hergestellt aus Siliziumcarbid
DE69225552T2 (de) Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
DE3939319C2 (de) Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors
DE2925791C2 (de)
DE68912482T2 (de) Dünnfilm-Transistoren, ihre Verfahren zur Herstellung und Anzeigeeinrichtung, die mit solchen Transistoren hergestellt sind.
DE4234528C2 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3885375T2 (de) Verfahren zur Herstellung einer Maskenbildung und MESFET mit gelagertem Gatter.
DE69326262T2 (de) Verbindungshalbleiterbauelemente
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2553838A1 (de) Verfahren zur herstellung von anreicherungs-feldeffekttransistoren
DE2247975C3 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE3884896T2 (de) Verbindungshalbleiter-MESFET.
DE2262943A1 (de) Verfahren zur verhinderung einer unerwuenschten inversion
DE3686089T2 (de) Verfahren zur herstellung eines metall-halbleiter-feldeffekttransistors und dadurch hergestellter transistor.
DE3784761T2 (de) Verfahren zur herstellung eines mesfets.
DE69125450T2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit einem eingefügten T-förmigen Schottky Gatter
DE69121442T2 (de) Halbleiteranordnungen mit einer Silizium/Silizium-Germanium-Heterostruktur und Verfahren zu deren Herstellung
DE69123642T2 (de) MESFET und Verfahren zur Herstellung
DE19540665C2 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE3149101C2 (de)

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee