KR960030447A - 쇼트키 접합을 포함하는 반도체 장치 - Google Patents
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Abstract
본 발명은 GaAs MESFET 또는 쇼트키 베리어 다이오드 등의 반도체 장치에 관한 것이다. 본 발명에 따른 GaAs MESFET는 균일성과 신뢰도를 향상시킨 항복전압을 갖고 있다. 또, 본 발명에 따른 쇼트키 베리어 다이오는 균일성과 신뢰도가 향상된 순방향과 역방향 전류-전압 특성을 갖는다.
본 발명의 반도체 장치의 제조방법에서는 먼저, 화합물 반도체 기판 위에 n+활성층이 형성되고, 그 위에 소스 전극과 드레인 전극이 형성된다. 그런다음, n+활성층내의 소스전극과 드레인 전극 사이에 플라즈마 공정에 의해 고-저항층이 형성된다. 고-저항층은 0.6∼0.8eV의 표면상태를 갖는다. 활성층과 쇼트키 접합을 형성하는 쇼트키 전극은 고-저항층 위에 형성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(a)도∼제1(d)도는 본 발명의 구현예에 따른 첫번째 GaAs MESFE의 단면도이며, GaAs MESFET 제조 공정 순서를 보여준다.
Claims (15)
- 화합물 반도체 재료의 지판; 상기한 기판의 표면에 형성되어, 한 영역을 차지하는 활성층; 상기한 활성층과 쇼트키 접합을 형성하며, 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에 위치하는 쇼트키 전극; 및 상이한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에 형성되고, 0.6∼0.8eV의 표면 상태를 갖고 고-저항층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기한 고-저항층은 비소-리치 결함에 의해 형성되는 것임을 특징으로 하는 반도체 장치.
- 제2항에 있어서,상기한 비소-리치 결함은 플라즈마 공정에 의해 만들어지는 것임을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기한 비소-리치 결함은 1×1014㎝-3의 밀도를 가짐을 징으로 하는 반도체 장치.
- 제1항에 있어서, 상기한 반도체 장치가 GaAs 쇼트키 게이트 전계효과 트렌지스터(GaAs MESFET)인 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부에 형성되는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부를 포함하는 상기한 전영역에 형성되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기한 반도체 장치가 쇼트키 베리어 다이오드인 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부에 형성되는 것을 특징으로 하는 반도체 장치.
- 제9항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극의 외접부 위로 더 연장되는 것을 특징으로 하는 반도체 장치.
- 제9항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극과 동일하게 연장되는 것임을 특징으로 하는 반도체 장치.
- 제9항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극 외접부의 바로 외측 하부에 형성됨을 특징으로 하는 반도체 장치.
- 제12항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극의 상기한 외접부 바로 내측에도 형성됨을 특징으로 하는 반도체 장치.
- 화합물 반도체 재료의 기판을 형성하는 공정; 상기한 기판의 표면에 한 영역을 차지하도록 활성층을 형성하는 공정; 상기한 활성층과 쇼트키 접합을 형성하고, 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에 위치하도록 쇼트키 전극을 형성하는 공정; 및 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에, 0.6∼0.8eV의 표면 상태를 갖는 고-저항층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기한 고-저항층이 플라즈마 처리 공정에 의해 형성되는 것을 특징으로 하는 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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