KR100198309B1 - 쇼트키 접합을 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 GaAs MESFET 또는 쇼트키 베리어 다이오드 등의 반도체 장치에 관한 것이다. 본 발명에 따른 GaAs MESFET는 균일성과 신뢰도를 향상시킨 항복전압을 갖고 있다. 또 본 발명에 따른 쇼트키 베리어 다이오드는 균일성과 신뢰도가 향상된 순방향과 역방향 전류-전압 특성을 갖는다.
본 발명의 반도체 장치의 제조방법에서는 먼저, 화합물 반도체 기판 위에 n+활성층이 형성되고, 그 위에 소스 전극과 드레인 전극이 형성된다. 그런 다음, n+활성층내의 소스 전극과 드레인 전극 사이에 플라즈마 공정에 의해 고-저항층이 형성된다. 고-저항층은 0.6~0.8eV의 표면상태를 갖는다. 활성층과 쇼트키 접합을 형성하는 쇼트키 전극은 고-저항층 위에 형성된다.

Description

반도체 장치
제1도(a)~(d)는 본 발명의 구현예에 따른 첫번째 GaAs MESFET의 단면도이며, GaAs MESFET 제조 공정 순서를 보여준다.
제2도는 본 발명의 구현예에 따른 두번째 GaAs MESFET의 단면도이다.
제3도는 본 발명의 구현예에 따른 세번째 GaAs MESFET의 단면도이다.
제4도는 본 발명의 구현예에 따른 네번째 GaAs MESFET의 단면도이다.
제5도는 제1도(a)~(d)에 나타낸 GaAs MESFET와 종래의 장치에 대한 게이트 누전 전류와 게이트-드레인 전압과의 관계를 나타내는 도면이다.
제6도는 본 발명의 구현예에 따른 첫번째 쇼트키 베리어 다이오드(Schottky barrier diode)의 단면도이다
제7도는 본 발명의 구현예에 따른 두번째 쇼트키 베리어 다이오드의 단면도이다.
제8도는 본 발명의 구현예에 따른 세번째 쇼트키 베리어 다이오드의 단면도이다.
제9도는 본 발명의 구현예에 따른 네번째 쇼트키 베리어 다이오드의 단면도이다.
제10도는 TEM 분석 결과에 의한 활성층의 깊이와 As/Ga비와의 관계를 나타내는 도면이다. 제11도는 XPS 분석 결과에 의한 셀프-바이어스(self-bias)에서 고-저항층에 대한 As/Ga비와의 관계를 나타내는 도면이다.
제12도는 LDD구조를 갖는 공지의 GaAs MESFET의 단면도이다
제13도는 내압(withstand voltage)이 형상된 공지의 GaAs MESFET의 단면도이다.
제14도는 공지의 쇼트키 베리어 다이오드의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : n활성층
2a : 고-저항층 3 : n+활성층
4 : 소스(source) 전극 5 : 드레인(drain) 전극
6 : 쇼트키(Schottky) 전극
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 쇼트키 게이트 전계효과 트랜지스터(Schottky gate field-effect transistor)나, 활성층과 쇼트키 접합을 형성하는 전극을 갖는 쇼트키 게이트 베리어 다이오드(Schottky gate barrier diode)와 같은 고출력 반도체 장치에 관한 것이다.
일반적으로 GaAs 쇼트키 게이트 전계효과 트랜지스터(이하 GaAs MESFET)는 그것의 뛰어난 고주파 특성(고속처리) 때문에 고주파 범위에서 사용되는 고주파 증폭기 등의 고출력 반도체 장치에 사용되고 있다.
그러나 GaAs MESFET는 GaAs 기판 표면의 활성층에 존재하는 고밀도의 표면 결함전위와 쇼트키전극 바로 아래에 존재하는 활성층의 전자장 집중효과 때문에 드레인 항복전압(drain breakdown voltage)과 게이트 항복전압(gate breakdown voltage)이 낮은 단점이 있다. 특히, 고출력 GaAs MESFET의 경우, 장치의 신뢰도를 향상시키고 최대 출력을 높이기 위해서 드레인 항복전압과 게이트 항복전압을 향상시킬 필요가 있다.
이러한 이유로, 고출력 GaAs MESFET의 항복전압 향상과, 터널효과의 억제, 장벽 높이(barrier height)의 개선, 전류손실의 감소를 위한 LDD(lightly doped drain) 구조나 단차적층(step recessed) 구조등의 다양한 방법이 논의되고 행해졌다.
구체적인 개선법으로는, (1) 쇼트키 장벽 높이의 개선을 위한 게이트 전극용 재료의 선정; (2) 게이트 항복전압의 향상을 위한 GaAs 기판의 접촉면(interface)에서의 특수처리, 그리고 (3) 게이트 항복전압의 향상을 위한 GaAs 기판의 활성층 위에 완충층(buffer layer)의 형성 등이 있다.
제12도에서 LDD 구조의 GaAs MESFET 120은 n활성층 122, n+활성층 123, 그리고 n+활성층 129로 이루어져 있고, 쇼트키 전극 126은 n활성층 122 위에 있으며, 소스 전극 124와 드레인 전극 125는 각각 n+활성층 123 위에 형성되어 있다. n+활성층 129는 n활성층 122와 n+활성층 123 사이에 위치해 있고, n+활성층 123보다 낮은 케리어(carrier) 농도를 가진다. 이것이 n활성층 122와 n+활성층 123 사이의 경계층에서 전자장의 세기가 과도하게 커지는 것을 막아줌으로, 드레인 항복 전압과 게이트 항복전압이 향상된다.
제13도는 GaAs MESFET로서, 참고번호 130으로 나타낸다. FET 130은 활성층 133이 있는 반-절연성의 GaAs 기판 131으로 이루어져 있다. 도핑되지 않은(undoped) GaAs 층 134는 활성층 133 위에 완충층으로 저온성장하는데, 이것은 게이트와 드레인 그리고 게이트와 소스간의 채널경계(channel confining)에 따른 전류 제한이 없으며, LDD 구조나 단차적층구조와 비교할 만한 효과를 얻을 수 있다. 더욱이 저온에서 형성되는 완충층인 도핑되지 않은 GaAs층 134는 As/Ga비를 의도적으로 증가시킨 비양론적인 구성을 가진 층으로 표면상태 밀도가 증가되고, 이렇게 하여 도핑되지 않은 GaAs층 134가 고-저항층이 된다. 따라서 게이트항복 전압 및 다른 요소들이 향상된다.
그러나, LDD구조나 단차적층구조의 통상적인 GaAs MESFET는 그 구조가 복잡하므로, 장치를 만들기 위해서는 복잡한 일련의 공정들이 요구되므로 상용되고 있는 장치를 생산하기 위한 공정에서의 제어력과 신뢰성에 문제가 있다.
마찬가지로, 완충층을 갖는 GaAs MESFET는 전자빔 에피탁시(epytaxy)에 의한 다양한 층의 형성과 활성이온 에칭 공정과 같은 드라이 에칭 공정 등의 복잡한 제조 공정이 필요한데, 이러한 제조공정을 제어하는 것이 어려우며, 따라서 제조단가가 상승된다.
[쇼트키 베리어 다이오드]
쇼트키 베리어 다이오드는 금속과 반도체 사이의 쇼트키 접합(junction)을 이용한 반도체 장치의 한 종류이다. 제14도는 통상적인 쇼트키 베리어 다이오드 140을 개략적으로 나타낸 것이다. 이 다이오드 140은 쇼트키 전극 143과 옴(ohm)전극 144을 갖고 있다. 쇼트키 전극 143 아래에 반도체와 금속의 접촉에 의해서 공핍층(depletion layer)이 형성되어 있다. 쇼트키 전극 143과 음전극 144 사이에 역방향 전압이 걸린다면, 쇼트키 전극 143 바로 아래에 위치한 공핍층은 역방향 전류를 저지한다. 이것이 정류특성을 나타내게 된다.
종래의 쇼트키 베리어 다이오드에서 순방향으로의 전류 흐름이 가능하게 하기 위해서 공핍층의 전위방벽을 충분히 낮출 필요가 있다. 공핍층에서의 전위장벽을 낮추기 위한 전압은 순방향으로 지속적인 전압강하를 가져오므로 순방향 전압은 증가하게 된다. 또 GaAs 쇼트키 베리어 다이오드는 뛰어난 고주파 특성이 있으며, 상기 이유로 실리콘 장치 보다 더 큰 순방향 전압과 전력손실이 있다.
게다가 종래의 쇼트키 베리어 다이오드에 특정 수치보다 큰 역방향 전압이 인가되는 경우에는, 전자-홀(electron-hole)쌍이 생성되어 전자사태 항복(avalanche breakdown)이 일어나게 되고, 역방향 전압의 항복전압은 전자사태 항복전압에 의해 결정되므로, 항복전압이 낮아지는 단점이 있다.
이 항복전압은 GaAs 기판에 도판트(dopant)농도를 줄임으로써 향상되나, 도판트의 농도가 줄어들면 순방향 전류 흐름 또한 감소하는 단점이 있다.
본 발명은 앞서 말한, 관련 기술들과 연관된 문제를 해결하고, 균일성과 신뢰도가 향상된 항복전압을 나타내는 쇼트키 전극을 갖는 GaAs MESFET와 같은 반도체 장치를 공급하는데 목적이 있다.
본 발명의 다른 장점은 균일성과 신뢰도가 향상된 순방향과 역방향 전류-전압 특성을 갖는 쇼트키 베리어 다이오드와 같은 반도체 장치를 공급하는 것이다.
본 발명의 반도체 장치는 화합물 반도체 기판, 기판 위에 형성된 활성층, 활성층과 쇼트키 접합을 형성하는 쇼트키 전극, 및 쇼트키 전극이 형성된 활성층 영역의 적어도 일부분에 형성되는 고-저항층을 포함한다. 이 반도체 장치는, 전기한 고-저항층의 플라즈마 공정에 의해 형성되며, 실질적으로 0.6~0.8eV의 표면상태를 가짐을 특징으로 한다.
쇼트키 전극이 형성된 활성층 영역의 적어도 일부분에 형성되는 고-저항층은 플라즈마 공정에 의해서 생성되는 비소-리치 결함(arsennic-rich defects)에 의해서 만들어지는 표면상태에 의존한다. 표면상태는 약 0.6~0.8eV의 활성화 에너지와 1×1014cm-3의 밀도를 가지며, 균일성과 신뢰도가 향상된 고-저항층이 활성층내에 형성될 수 있다.
본 발명의 다른 목적과 특징은 하기의 구현예의 설명을 통해 명백해질 것이다.
이하, 본 발명은 첨부한 도면을 참조하여 설명한다. 도면에서 동일한 구성 요소는 동일한 부호로 나타내며, 구현예들에서 공통으로 사용된 구성 요소들은 반복적으로 설명하지 않는다.
제1도(d)는 본 발명의 첫번째 구현예에 따른 GaAs MESFET 10의 대략의 단면도이다. GaAs MESFET 10은 반도체 기판, 활성층, 소스 전극 14, 드레인 전극 15, 게이트 전극 16, 및 고-저항층 12a를 포함한다. 활성층은 기판 11의 표면에 형성되고, n활성층 12와 n+활성층 12으로 구성된다. n+활성층 13은 그들 사이의 채널층(channel layer)으로 작용하는 n활성층 12를 갖고 있다. n+활성층 13위에 소스 전극 14와 드레인 전극 15가 형성되어 있으며, n+활성층 13과 각각 옴접촉(ohmic contact)을 형성한다. n활성층 12의 내에 그리고 그의 표면에는 고-저항층 12a가 형성된다. 고-저항층 12a에는 게이트 전극 16이 형성되며, 고-저항층 12a와 쇼트키 접촉을 형성하고 있다.
이하 제1도(a)~(d)를 참고로 하여 GaAs MESFET 10의 제조과정을 설명한다. 제1도(a)에서는 반-절연성의 GaAs를 주체로 하는 기판 11의 표면위에 n활성층 12와 n+활성층 13으로 구성된 활성층이 형성된다 n+활성층 13은 n활성층 12의 양측에, 즉 소스와 드레인 구역에 n형 이온들을 깊숙히 박아 넣음으로써 형성된다. n활성층 12는 n형 이온을 주입함으로써 형성된다. 예를 들면 n활성층 12는 반-절연성 기판 11의 표면에 n형 이온을 이온 주입법(ion implantation)에 의해 이온 주입량 6×1012cm-2으로 80keV의 주입 에너지로 주입함으로써 형성되며, n+활성층 13이 형성되는 영역을 제외한 표면은 레지스터(resist)로 피복한다(도면에는 나타내지 않음). 이 레지스트를 마스크(mask)로 하여, n형 이온을 주입량 2×1013cm-2, 주입 에너지 120keV로 주입한다. 이렇게 하여 n+활성층 13이 소스와 드레인이 형성된 영역 아래에 각기 형성된다.
제1도(b)에서 보는 바와 같이, Au-Ge/Ni-계 재료의 옴금속화(ohmic metallization)가 n+활성층 13위에 증착되어, 소스 전극 14와 드레인 전극 15를 형성한다. 이들 전극 14, 15는 열처리되어 합금화된다.
이어서, 제1도(c)에서 보는 바와 같이 게이트 형성을 위한 마스크로서 레지스터층 19를 이용하여, 개구 19a를 통하여 화살표 A로 표시된 방향으로 n활성층 12의 게이트 부근에만 플라즈마가 향하도록 한다. 이런 플라즈마 공정의 결과로서, n활성층 12내에 쇼트키 전극이 형성될 영역을 둘러싼 고-저항층 12a가 형성된다.
이 플라즈마 공정은 예를 들면 활성이온에칭(RIE)장치를 이용하여 수행되는데, 플라즈마 소스가 되는 전형적인 기체 종류는 산소(O2), 질소(N2), 아르곤(Ar), 사불화탄소(CF4), 플루오로포름(CHF3), 및 수소(H2) 이고 다른 임의의 기체도 플라즈마 소스가 되는 한 사용할 수 있으며, 혼합하여 사용할 수도 있다. 그러나 O2나 N2가 포함된 기체가 유용하게 사용되며, 특히 O2가 포함된 기체를 사용할때 좀 더 유용하다. 플라즈마 공정중 실온상태를 유지하여야 하며, 앞서 언급된 모든 공정에서 불순한 이온들이 공정중에 기판위에 주입되어서도, 도핑되어서도 안된다. 그리고 고-저항층 12a는 실질적으로 n활성층 12의 경우와 동일한 불순물 농도를 갖는다.
본 발명에서 표면상태는 플라즈마 공정중 n활성층의 얇은 표면에서 형성되며 n활성층내의 전자들에 대한 저항체로 작용하므로, 얇은 고-저항층이 활성화과정없이 형성된다.
한편, 높은 저항을 갖는 반도체층이 이온 주입법에 의해 만들어질 수도 있다. 그러나 이때는 반도체에 주입된 불순물 이온을 활성화시켜서 고-저항층을 형성할 필요가 있다. 게다가 불순물 이온은 반도체 영역에 깊게 주입되며, 두꺼운 고-저항층을 형성한다. 이 두꺼운 저항층은 장치의 순방향 특성을 저하시킬 수 있다.
제1도 (d)에서, 반도체 기판 11을 1분간 6N의 HCl 용액에 담궈서 고-저항층 12a의 표면에 형성되어 있는 산화막(나타내지 않았음)을 제거한다. 그 후 Ti/Pt/Au, Al, 혹은 다른 재료로 구성된 쇼트키 전극 16을 형성한다. 이렇게 하여 GaAs MESFET 10을 형성한다.
GaAs MESFET 10의 구조와 그 제조 방법은, 쇼트키 접합을 형성하는 쇼트키 전극 16의 바로 아래 영역과 그 주위 영역에 플라즈마 처리를 실시한다는데 특징이 있다. 이렇게 하여 n활성층 12내에 고-저항층 12a가 플라즈마 공정으로 형성된다. 따라서, 상기한 실시예의 제조 공정은 플라즈마 공정을 제외하고는 종래 기술에서의 제조공정과 유사하다.
상기 실시예에서, 리세스 에칭은 실시하지 않았으나, 쇼트키 전극은 리세스 에칭을 실시하여 형성할 수도 있다.
제2도는 본 발명의 두번째 구현예에 따른 반도체 장치의 단면도이다. 이 장치 역시 소스와 드레인 영역에 고농도의 케리어를 갖는 n+활성층 13을 형성한 GaAs MESFET이다. GaAs MESFET는 참고번호 20으로 나타내었으며, 게이트 전극 16을 형성하기 위한 레지스트층(도시하지 않았음)을 형성하기 전에, 마스크로서 소스전극과 드레인 전극 14, 15를 사용하여 기판 11을 플라즈마에 노출시키는 것을 제외하고는, 제1도 (a)~(d)에 설명한 GaAs MESFET 10과 유사하다. 따라서 고-저항층 12a는 전극 14와 15 사이의 n활성층 12 표면과 n+활성층 13의 표면의 한 부분에 형성된다.
제3도는 본 발명의 세번째 구성예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 반-절연성의 GaAs로 구현된 반도체 기판 11을 포함하는 GaAs MESFET이다. 기판 11의 표면에는 n활성층 12만이 이온 주입법이나 분자빔 에피탁시에 의해 형성되어 있다. 참고번호 30으로 나타낸 이 GaAs MESFET는 단지 n활성층 12만이 기판에 형성되어 있고, n+활성층 13은 기판 11위에 형성되어 있지 않는다는 점에서 제1도 (d)에 나타낸 GaAs MESFET 10과는 다르다. 고-저항층 12a는 쇼트키 접합을 형성하는 쇼트키 전극 16 바로 아래에 위치하는 영역 혹은 그 근처에 형성된다.
제4도는 본 발명의 네번째 구현예에 따른 다른 반도체 장치의 단면도이다. 이 반도체 장치는 반-절연성의 GaAs로 구성된 반도체 기판 11을 포함하는 GaAs MESFET이다. 기판 11의 표면에는 n활성층 12만이 이온 주입법이나 분자빔 에피탁시에 의해 형성되어 있다. 참고번호 40으로 나타낸 이 GaAs MESFET는 게이트 전극 16을 형성하기 위한 레지스트층(도시하지 않았음)을 형성하기 전에, 마스크로서 소스와 드레인 전극 14, 15를 사용하여 복사를 실시한다는 점에서 제3도의 GaAs MESFET 30과는 다르다. 결과적으로 고-저항층 12a는 제2도의 GaAs MESFET 20과 같은 방법으로, 두 전극 14, 15 사이에서 n활성층의 표면에 형성된다.
제3도와, 제4도에 나타낸 n활성층 12만을 갖는 GaAs MESFET 30과 40에서도, GaAs MESFET 10, 20과 마찬가지로 게이트 항복전압이 개선되고, 누설전류가 감소된다.
상기 실시예들의 장치 특성을 측정하기 위하여, 표 1의 조건에서 RIE 장치를 사용하여 플라즈마 공정으로 GaAs MESFET 10을 제조하였고, O2기체를 플라즈마 소스 기체로서 사용하였다.
종래기술의 GaAs MESFET은 플라즈마 공정이 수행되지 않은 것을 제외하고는 상기 발명의 제조조건과 유사하게 제조하였다. 본 발명의 실시예의 GaAs MESFET와 종래의 GaAs MESFET는 게이트 길이 0.5㎛, 게이트 두께 100㎛, n 활성층 공간이 2.5㎛인 것이다. 게이트 드레인 전압 V에 대한 게이트 누설 전류 I의 관계를 각각의 장치에서 측정하였고, 이러한 게이트 전류-전압 특성을 제5도에 나타내었다. 제5도에서, 본 발명의 실시예에 대한 게이트 전류-전압 특성 곡선은 실선으로 나타내었고, 종래의 장치의 특성 곡선은 점선으로 나타내었다. 이 도면에서 알 수 있듯이, 본 발명과 종행기술을 비교해 볼때 게이트 항복전압이 향상되고, 누설 전류는 감소하였다. 고-저항층의 두께는 게이트 항복전압을 향상시키기 위해서 가능한 두꺼워야 하지만, 고-저항층의 두께가 너무 두꺼우면 GaAs MESFET의 순방향 특성이 저하되는 단점이 있다. 그러므로 고-저항층의 두께는 100nm이하가 적절하고, 바람직하게는 50nm이하가 적절하며, 즉 고-저항층은 n활성층 표면으로부터 약 50nm이하의 깊이까지에 형성되는 것이 바람직하다.
제6도는 본 발명의 구현예에 따른 첫번째 쇼트키 베리어 다이오드의 단면도이다. 이 쇼트키 베리어 다이오드는 참고번호 60으로 나타내었으며, 쇼트키 전극 44와 고-저항층 42a를 갖고 있다. 쇼트키 전극 44의 바로 아래에 위치한 영역과 그 주위 영역은 플라즈마 공정에 의해 고-저항층 42a를 형성한다. 즉 쇼트키 전극 44 보다 더 넓은 영역이 플라즈마 처리된다. 이 쇼트키 베리어 다이오드 60에서, 고-저항층 42a는 쇼트키 전극 44의 말단부에 전계집중을 완화시켜, 소트키 베리어 다이오드의 역방향 전류-전압 특성을 순방향 특성을 저하시키지 않고 향상시킨다.
제7도는 본 발명의 구현에에 따른 두번째 쇼트키 베리어 다이오드의 단면도이다. 이 쇼트키 베리어 다이오드는 참고번호 70으로 나타내었으며, 쇼트키 전극 44와, 쇼트키 전극 44의 외접부 바로 아래의 영역과 그 주위 영역을 플라즈마 공정으로 처리하여 형성된 고-저항층 42a를 갖는다. 이 쇼트키 베리어 다이오드 70에서도, 고-저항층 42a는 쇼트키 전극 44의 말단부의 전게집중을 완화시키며 제6도의 실시예와 마찬가지로 순방향 특성을 유지하면서, 역방향 전류-전압 특성을 향상시킨다.
제8도는 본 발명의 구현예에 따른 세번째 쇼트키 베리어 다이오드의 단면도이다. 이 쇼트키 베리어 다이오드는 참고번호 80으로 나타내었으며, 쇼트키 전극 44와 고-저항층 42a를 갖고 있다. 쇼트키 전극 44의 외접부 바깥에 위치한 영역과 상기 외접부 바깥영역 근방영역을 플라즈마 처리하여 고-저항층 42a를 형성한다.
이 쇼트키 베리어 다이오드 80에서도, 고-저항층 42a는 쇼트키 전극 44의 말단부의 전계집중을 완화시키며, 제6도의 실시예와 마찬가지로 순방향 특성을 유지하면서, 역방향 전류-전압 특성을 향상시킨다. 쇼트키 베리어 다이오드 80이 이런 형태로 구성되기 때문에, 고-저항층 42a는 쇼트키 전극 44의 형성후 플라즈마 공정으로 형성될 수 있다.
제9도는 본 발명의 구현예에 따른 네번째 쇼트키 베리어 다이오드의 단면도이다. 이 쇼트키 베리어 다이오드는 참고번호 90으로 나타내었으며, 쇼트키 전극 44와 고-저항층 42a를 갖고 있다. 쇼트키 전극 44 바로 아래에 위치한 전 영역을 플라즈마 처리하여 고-저항층 42a를 형성한다.
이 쇼트키 베리어 다이오드 90에서, n활성층 42는 쇼트키 전극 44 바로 아래 영역에서 높은 저항을 갖도록 만들어져 있다. 이것이 쇼트키 전극 44의 장벽높이(barrier height)를 감소시키는 결과를 가져오므로, 쇼트키 베리어 다이오드 90의 순방향 특성이 역방향 특성의 감소 없이 개선된다.
제9도의 구조에서, 쇼트키 전극 44는 고-저항층 42a와 동연(同延)의 관계에 있다. 그러나 고-저항층 42a는 쇼트키 전극 44보다 더 협소한 영역에 형성될 수도 있다.
제6도~제9도의 실시예로부터 각각의 쇼트키 베리어 다이오드에서, 고-저항층은 쇼트키 전극 바로 아래 영역을 플라즈마 처리함으로써 형성되며, 순방향 특성을 향상시킨다. 쇼트키 전극의 외측근접부와 그 주위의 영역이 플라즈마 공정 처리되어 고-저항층영역을 형성하는 경우는, 역방향 특성이 향상된다. 그러므로 실제적으로 쇼트키 전극의 바로 아래 전 영역과 그 주위 영역을 플라즈마 처리하여 고-저항층이 형성되는 경우, 쇼트키 베리어 다이오드의 순방향 및 역방향 특성이 모두 향상될 수 있다.
전기 실시예의 고-저항층 형성의 물리적 의미를 설명하기 위해서, O를 플라즈마 소스로 사용하였다. 표 2의 조건으로 RIE 장치를 사용하여 플라즈마 공정을 실시하여 실시예의 고-저항층을 형성하였으며, TEM(transmission electron microscopy), XPS(x-ray photoelectron spectroscopy), 그리고 ICTS(isothermal capacitance transient spectroscopy)로 분석하였다.
먼저, TEM으로 n활성층 깊이와 As/Ga비의 관계를 분석한 결과를 제10도에 나타내었다. 제10도에서 가로축에 n활성층의 깊이 측 표면에서 부터의 거리를 나타내었고, 세로축에 As/Ga비를 나타내었다. 본 발명의 실시예에서의 As/Ga비와 깊이와 관계는 /로 나타내었고, 플라즈마 공정을 거치지 않은 종래기술에서의 As/Ga비와 깊이와의 관계는로 나타내었다. 제10도에서 보는 바와 같이, n활성층의 표면으로부터 10nm이하의 영역에서, 즉 고-저항층에서의 As/Ga비는 실시예의 경우가 종래기술의 경우보다 더 크다.
n활성층 표면으로부터 약 7nm 부근, 즉 고-저항층에서의 As/Ga비를 XPS로 분석하여 제11도에 나타내었다. 제11도에서 가로축에 셀프-바이어스를, 세로축에 As/Ga비를 나타내었다. 도면에서 보는 바와 같이 실시예는 플라즈마 공정을 거치지 않은 종래기술의 경우 보다 더 큰 As/Ga비를 가짐을 알 수 있다.
이어서 ICTS로 활성화 에너지, 밀도, 및 케리어 농도를 측정하였다. 그 결과로부터, 표면상태는 GaAs의 전도 대역 모서리로부터 0.6~0.8eV의 활성화 에너지를 가지며, 고-저항층에서 형성되는 표면상태의 밀도는 약 1×1014cm-3, 고-저항층에서의 케리어 농도는 비록 불순물 이온의 농도가 n활성층과 거의 같더라도, n활성층의 1/5보다 적음을 알 수 있다.
위의 분석결과로부터, 균일하고 양호한 고-저항층은 0.6~0.8eV의 활성화 에너지와 1×1014cm-3의 밀도를 갖는 표면 상태에 의해 형성되며, 이 표면상태는 비소리치 결함으로 유도된다는 것을 이해할 수 있다.
플라즈마 증착기와 플라즈마 공정의 조건, 매개변수와 다른 요소들은 위의 상시예에 한정되는 것이 아니며, 그보다는 반도체 기판에 사용된 화합물과 그 특성에 따라 적절하게 선택되어져야 한다.
전기 실시예에서 GaAs MESFET의 쇼트키 베리어 다이오드에 대해 설명하였는데, 본 구현에는 쇼트키 전극의 형성 전에 혹은 후에, 쇼트키 전극이 형성되어 있는 반도체 기판의 활성층 영역 또는 그 영역에 인접한 영역을 적어도 부분적으로 플라즈마 공정을 실시하는데에 특징이 있다. 그러므로 본 발명은 GaAs MESFET와 쇼트키 베리어 다이오드 이외에도, 고전자 이동도 트랜지스터, 플레이너형 쇼트키 베리어 다이오드의 금속과 반도체와의 쇼트키 접합을 이용한 화합물 반도체 장치 등에 적용될 수 있다. 더욱이 GaAs MESFET와 쇼트키 베리어 다이오드의 경우, 본 발명은 상기 실시예의 제조공정과 구조에만 한정하는 것이 아니며, 다른 구조의 반도체 장치의 제조방법에도 역시 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 균일성과 신뢰도가 향상된 고-저항층이 플라즈마 공정을 이용하여 활성층내에 형성된다. 고-저항층은 비소-리치 결함에 의해 유도되는 표면상태를 갖는다. 표면상태는 GaAs의 전도 대역 모서리로부터 0.6~0.8cV의 활성화 에너지와 1×1014cm-3의 밀도를 갖는다.
고-저항층에서의 표면 상태는 활성층내에서 전자를 포획하며, 이것에 의해 활성층의 전하를 보상하여, 쇼트키 전극 바로 아래 및 그 주위의 전위를 감소시킨다. 이렇게 하여 향상된 균일성과 신뢰도의 항복전압을 가진 쇼트키 전극을 갖는 GaAs MESFET와 쇼트키 베리어 다이오드가 제공될 수 있다. 균일성과 신뢰도가 향상된 순방향과 역방향의 전류-저항 특성을 갖는 쇼트키 베리어 다이오드가 제조될 있다.

Claims (14)

  1. 화합물 반도체 재료의 기판; 상기한 기판의 표면에 형성되어, 한 영역을 차지하는 활성층; 상기한 활성층의 쇼트키 접합을 형성하며, 상기한 활성층에 의해 차지된 상기한 영역의 일부분에 위치하는 쇼트키 전극; 및 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에 형성되고 0.6~0.8eV의 표면 상태를 갖는 고-저항층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기한 고-저항층은 비소-리치 결함에 의해 형성되는 것임을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기한 비소-리치 결함은 1×1014cm-3의 밀도를 가짐을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기한 반도체 장치가 GaAs 쇼트키 게이트 전계효과 트랜지스터(GaAs MESFET)인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부를 포함하는 상기한 전 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기한 반도체 장치가 쇼트키 베리어 다이오드인 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기한 고-저항층은 상기한 쇼트키 전극 전체에 걸쳐 그 하부에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극의 외접부 위로 더 연장되는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극과 동일하게 연장되는 것임을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극 외접부의 바로 외측 하부에 형성됨을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기한 고-저항층이 상기한 쇼트키 전극의 상기한 외접부 바로 내측에도 형성됨을 특징으로 하는 반도체 장치.
  13. 화합물 반도체 재료의 기판을 형성하는 공정; 상기한 기판의 표면에 한 영역을 차지하도록 활성층을 형성하는 공정; 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에, 0.6~0.8eV의 표면 상태를 갖는 고-저항층을 형성하는 공정; 및 상기한 활성층과 쇼트키 접합을 형성하고, 상기한 활성층에 의해 차지된 상기한 영역의 적어도 일부분에 위치하도록 쇼트키 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조법.
  14. 제13항에 있어서, 상기한 고-저항층이 플라즈마 처리 공정에 의해 형성되는 것을 특징으로 하는 제조 방법.
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