CN101783357A - 具有单晶硅在硅化物上的集成电路组件及其制造方法 - Google Patents

Abstract

硅化物构件分开单晶硅节点及下方的硅基底，且能够用作导电构件以在组件上相互连接组件。单晶硅节点可用作二极管的一端点，且在单晶硅节点上的第二半导体节点可用作二极管的另一端点。单晶硅节点可用作晶体管的一端点，加上依续形成在单晶硅节点上的第二及第三半导体节点可提供垂直晶体管结构，如配置成场效晶体管或双载子接面晶体管。硅化物构件的形成是以硅化物形成工艺来消耗突出单晶构件的基部，同时遮蔽突出构件的上部以避免硅化物形成工艺的干扰。

Description

具有单晶硅在硅化物上的集成电路组件及其制造方法

技术领域

本发明是有关于一种包括埋入硅化物导体(buried silicide conductors)的集成电路组件，及制造此种组件的方法。此外，本发明是关于以相变为主(phase change based)的内存材料的高密度内存组件，其包括以硫系为主(chalcogenide based)的材料及其它程控电阻(programmable resistance)材料，及制造此种组件的方法。

背景技术

施加适合于集成电路中不同程度(level)的电流，使得以相变为主的内存材料(如以硫系为主的材料及类似材料)可以在非晶态(amorphous state)及结晶态(crystalline state)之间造成相变。一般而言，非晶态的特征为较结晶态具有高的电阻，可以很快地被感应以指示数据。这些特性在使用程控电阻(programmable resistive)材料以形成非挥发性内存电路(其可随机存取进行读跟写)方面引起兴趣。

从非晶态至结晶态的改变通常是较低电流的操作。从结晶态至非晶态的改变(此处称之为重设(reset))通常是较高电流的操作，其包括短高电流密度脉冲以熔化(melt)或崩溃(breakdown)结晶结构，然后相变材料迅速冷却，抑制(quenching)相变工艺及允许至少部份的相变材料稳定于非晶态。由在晶胞和/或电极与相变材料之间的接触面积中减小相变材料构件的大小，重设的需要的电流强度(magnitude)也可以减少，使得经相变材料构件的小(small)、绝对(absolute)的电流值达到较高的电流密度。

由于加热而发生相变，因此需要相对大的电流以加热相变材料且造成所希望的相变。已提出场效应晶体管存取组件用作相变存储单元的驱动器，但场效应晶体管(例如MOSFET)具有较弱的电流驱动。相较场效应晶体管，双极接面晶体管(BJT)具有较大的电流驱动，但整合双极接面晶体管及CMOS周边电路是困难的，而导致非常复杂的设计及制造。参见Pellizzer，F.等人在2006年IEEE研讨会的VLSI技术摘要论文上的”A 90nmPhase Change Memory Technology for Stand-Alone Non-Volatile MemoryApplications”。

已提出二极管存取组件用作相变存储单元的驱动器。参见Oh，J.H.等人在IEDM 2006页数1～4的“Full Integration of Highly Manufacturable512Mb PRAM based on 90nm Technology”IEDM 2006，Page(s)。然而，当二极管具有二个由掺杂多晶硅组成的区域，其可能具有不可接受的高关闭(high off)电流。当二极管具有二个由掺杂单晶硅组成的区域，其可能提供合适的低关闭(low off)电流，但制造此种具有由掺杂单晶硅组成的区域的二极管是困难的。已提出二极管结构包括一端点(terminal)为多晶硅且另一端点为单晶硅。参见美国专利号7,309,921。然而，由于多晶硅的端点，此种结构无法完全解决高关闭电流，且未提出用在存储单元存取组件。参见美国专利号7,157,314。

一种常见的用来连接组件至集成电路的技术需要使用埋入扩散线(buried diffusion lines)，其由相对高浓度的植入掺质线所组成，使得这些线在基底中的作用类似导体。使用这些埋入扩散线或其它掺杂半导体特征而引起的问题是会形成寄生组件。相邻埋入扩散线的半导体区域在操作中会产生载子(carriers)。这些载子会迁移到埋入扩散线，启动寄生组件而造成崩溃或漏电。

硅化物通常使用在集成电路制造中以增加掺杂硅的线或构件的导电性。一种常见的材料为”自对准硅化物”(salicide)，是指以自行对准(self-aligned)技术在芯片上形成硅化物。以自行对准工艺形成硅化物的方法如下。首先，沉积硅化物前驱物在包括硅曝露区域的基底上。然后，退火(annealing)硅化物前驱物以在曝露区域上形成硅化物。之后，移除基底上剩余的硅化物前驱物，以留下自对准硅化物构件。典型的硅化物前驱物包括金属或金属如钴、钛、镍、钼、镍、钽及铂的组合。此外，硅化物前驱物可以包括金属氮化物或其它金属化合物。在集成电路制造中硅化物的代表性使用可以在美国专利7,365,385、7,129,538、6,815,298、6,737,675、6,653,733、6,649,976及6,011,272，以及美国申请公开号2001/0055838中找到。

由于没有实用技术(在不干扰层与层的材料的前提下)以于硅化物的上面提供单晶硅节点，或在两个单晶硅节点之间提供硅化物，因此硅化物的使用受到限制。(例如比较欧洲申请公开号0 494 598 A1)于硅化物的上面形成硅构件时，公知技术只能形成非晶硅或多晶硅。因此，某些偏好使用单晶硅的组件不能形成在硅化物接点(contact)上。在形成垂直随取组件(vertical access device)例如内存阵列中的二极管及晶体管或其它组件结构时受到限制。

因此，需要提供可以在取代埋入扩散导体的导电构件上面执行单晶硅节点的技术。此外，需要能可靠地提供足够电流给程控电阻存储单元进行编程，且避免线路干扰(cross-talk)的问题，在可接受成本下容易制作，且与高效能的逻辑电路兼容的存取组件。

发明内容

本发明的目的在于提供一种具有单晶硅在硅化物上的集成电路组件及其制造方法。

为实现上述目的，本发明的组件包括位在硅基底上的硅化物构件，以及位在硅化物构件上的单晶硅节点。硅化物构件分开单晶硅节点及下方的硅基底，以避免载子从单晶硅节点流至硅基底，且硅化物构件可以用作导体构件以在组件上相互连接组件。在一些实施例中，单晶硅节点用作二极管的一端点，且在单晶硅节点上的第二半导体节点用作二极管的另一端点。在其它实施例中，单晶硅节点可用作晶体管的一端点，加上依续形成在单晶硅节点上的第二及第三半导体节点可提供垂直晶体管结构，如配置成场效晶体管或双载子接面晶体管，以符合某个特殊的技术应用。

此外，本发明的集成电路组件包括具有上表面的单晶硅主体及多个包括单晶硅特征的突出构件，且单晶硅特征从单晶硅主体的上表面突起。硅化物导体具有第一部份及第二部份，其中第一部份在主体的上表面上并在突出单晶硅特征之间，且第二部份紧邻第一部份并延伸穿过突出构件以形成连续的导体。硅化物导体分开具有单晶硅特征的突出构件的剩余部份及下方的单晶硅主体。

本发明的制造方法包括提供单晶硅主体以及于单晶硅主体上形成突出构件。沉积硅化物前驱物在单晶硅主体上且硅化物前驱物邻接突出构件。退火此结构以使硅化物前驱物与单晶硅主体反应。硅化物的形成消耗单晶硅主体的硅，直到硅化物形成导体以分开突出构件的剩余部份及单晶硅主体的下部。因此，单晶硅节点形成在硅化物上，且与单晶硅主体分开。

在一实施例中，于本发明的制造方法中，于突出构件的侧壁形成侧壁阻隔层，并进行蚀刻步骤，以侧壁阻隔层为罩幕蚀刻单晶硅主体，以曝露侧壁阻隔层下方的部份单晶硅主体。硅化物的形成消耗侧壁阻隔层下方的部份单晶硅主体，同时侧壁阻隔层保护突出构件的上部以避免受到硅化物的形成工艺的干扰。如此一来，突出构件的上部维持在单晶状态，且形成的硅化物分开突出构件的上部及下方的单晶硅主体。硅化物的形成工艺整合于下方的硅主体及上方的硅节点，且消耗硅而形成的硅化物整合于突出构件中的硅化物。硅化物的整体本质(integral nature)提供良好电性及结构特性的硅/硅化物接口。

在单晶硅节点上形成PN接面的工艺包括植入与单晶硅节点的导电性相反的掺质至单晶硅节点的上表面。因此，第二单晶硅节点直接形成在第一单晶硅节点上，以于突出构件中的第二单晶硅节点及第一单晶硅节点之间形成PN接面。在单晶硅节点上形成PN接面的替代工艺为于突出构件上沉积并图案化第二半导体节点。第二半导体节点的导电性与单晶硅节点的导电性相反，以于第二半导体节点与单晶硅节点之间形成PN接面。

形成包括单晶硅节点的晶体管的工艺包括先形成上述的PN接面，再形成具有与单晶硅接点相同导电性的额外半导体接点。PN接面的第二半导体接点可用作双载子接面晶体管的基部或场效晶体管的通道。

本发明的内存组件包括二极管驱动器及数据储存构件，其中二极管驱动器包括硅基底上的硅化物构件及硅化物构件上的单晶硅节点。硅化物构件分开单晶硅节点及下方的硅基底，且可以用作导体构件以在组件上连接组件。单晶硅节点用作二极管的一端点，且在单晶硅节点上的第二半导体节点用作二极管的另一端点。

此外，本发明的集成电路组件包括具有上表面的单晶硅主体及多个包括单晶硅特征的突出构件，且单晶硅特征从单晶硅主体的上表面突起。硅化物导体具有第一部份及第二部份，其中第一部份在主体的上表面上并在突出单晶硅特征之间，且第二部份紧邻第一部份并延伸穿过突出构件以形成连续的导体，硅化物导体用作耦合至突出构件的数据储存构件的埋入字符线或其它存取线。硅化物导体分开具有单晶硅特征的突出构件的剩余部份及下方的单晶硅主体。突出构件包括用作数据储存构件的驱动器的二极管，对数据储存构件的阵列而言，数据储存构件连接于二极管及位线、或其它存取线之间。

本发明的制造方法包括提供单晶硅主体以及于单晶硅主体上形成突出构件，突出构件包括PN接面或替代性地包括耦合至突出构件的半导体节点以形成PN接面。沉积硅化物前驱物在单晶硅主体上且硅化物前驱物邻接突出构件。退火此结构以使硅化物前驱物与单晶硅主体反应。硅化物的形成消耗单晶硅主体的硅，直到硅化物形成导体以分开突出构件的剩余部份及单晶硅主体的下部。因此，包括单晶硅节点的PN接面形成在硅化物上，且与单晶硅主体分开。依序提供数据储存构件在PN接面(用作二极管驱动器)及上方的位线之间。

在一实施例中，于本发明的制造方法中，于突出构件的侧壁形成侧壁阻隔层，并进行蚀刻步骤，以侧壁阻隔层为罩幕蚀刻单晶硅主体，以曝露侧壁阻隔层下方的部份单晶硅主体。硅化物的形成消耗侧壁阻隔层下方的部份单晶硅主体，同时侧壁阻隔层保护突出构件的上部以避免受到硅化物的形成工艺的干扰。如此一来，突出构件的上部维持在单晶状态，且形成的硅化物分开突出构件的上部及下方的单晶硅主体。硅化物的形成工艺整合于下方的硅主体及上方的硅节点，且消耗硅而形成的硅化物整合于突出构件中的硅化物。硅化物的整体本质(integral nature)提供良好电性及结构特性的硅/硅化物接口。

在单晶硅节点上形成PN接面的工艺包括植入与单晶硅节点的导电性相反的掺质至单晶硅节点的上表面。因此，第二单晶硅节点直接形成在第一单晶硅节点上，以于突出构件中的第二单晶硅节点及第一单晶硅节点之间形成PN接面。在单晶硅节点上形成PN接面的替代工艺为于突出构件上沉积并图案化第二半导体节点。第二半导体节点的导电性与单晶硅节点的导电性相反，以于第二半导体节点与单晶硅节点之间形成PN接面。

附图说明

图1是在硅化物构件上具有单晶硅节点的集成电路组件的简化图。

图2是包括二极管的内存构件的驱动器阵列，其中二极管具有单晶硅节点在硅化物导体上。

图3A至3C分别是平面图、水平剖面图及垂直剖面图，其绘示形成具有单晶硅节点在硅化物构件上的集成电路组件的第一代表性工艺的一阶段的工作区块，即已形成隔离结构及瘦长硅结构的工作区块。

图4A至4C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的下一阶段的工作区块，即已掺入掺质在瘦长硅结构的工作区块。

图5A至5C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已蚀刻以形成突出构件在瘦长硅结构上的工作区块。

图6A至6C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已形成侧壁并在侧壁之间往下蚀刻瘦长硅结构的工作区块。

图7A至7C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已沉积硅化物前驱物的工作区块。

图8A至8C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已退火已形成硅化物并清除多余的前驱物材料的工作区块。

图9是水平剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已沉积层间介电填充的工作区块。

图10A至10C分别是平面图、水平剖面图及垂直剖面图，其绘示图4A至4C的植入步骤的替代方案的工作区块，多晶硅节点沉积在瘦长硅结构上的突出构件上。

图11绘示包括单晶硅节点在硅化物构件上的垂直场效应晶体管，其中单晶硅节点用作源极或汲极之一。

图12绘示制作“香菇”形式的相变数据储存构件，其位于图9的二极管驱动器上。

图13绘示制作“孔”形式的相变数据储存构件，其位于图9的二极管驱动器上。

图14绘示包括此处描述的二极管驱动器的部份内存阵列的电路图。

图15为集成电路的方块图，其中集成电路包括埋入硅化物字符线及具有单晶硅节点在硅化物字符在线的驱动器。

附图中主要组件符号说明

10：单晶硅主体；11、22：硅化物构件；12、23：单晶硅节点；13：第二半导体节点；14、25：硅化物顶盖；15：侧壁结构；20：半导体主体；21：硅化物导体；24：第二硅节点；26、29、32：内存构件；27、30、33：存取线；28、31：二极管；50、51、52：隔离结构；53、54：瘦长硅结构、瘦长结构、瘦长构件、单晶硅结构、硅主体、单晶基底、单晶硅构件、单晶构件；53-t：上表面；60、61：第二硅节点；60-1～60-4：突出构件、第二半导体节点、第二硅节点、上硅节点；65、66：侧壁阻隔层；67、68、69：沟渠；70：边界；75：硅化物前驱物层；76-1～76-4：单晶硅节点；80、82：硅化物导体、硅化物构件；80-1：第一部分；80-2：第二部分；81-1～81-4：顶盖；85：N型井；86：P型块状基底；87：层间介电填充；100-1～100-3：多晶硅节点；200：单晶硅节点；201：硅化物构件；202：第二半导体节点；203：额外半导体节点；204：硅化物顶盖；205：闸介电；206：字符线；1101、1106、1201：插塞；1102、1202：介电层；1103：电极构件、电极；1104、1203：相变材料；1105、1204：顶电极材料；1107、1205、1320、1320a、1320b及1320c：位线；1300：阵列；1315：存储单元；1321：二极管存取组件、二极管；1330a、1330b及1330c：字符线；1360：数据储存构件；1410：集成电路；1414：字符线译码器及驱动器；1416：字符线；1418：位线译码器；1420：位线；1422：总线；1424：感应放大器/入数据结构；1426：数据总线；1428：入数据；1430：其它电路；1432：出数据线；1434：控制器；1436：偏压排列供给电压、电路源；1412：阵列中的存储单元具有单晶硅节点的二极管驱动器位在埋入硅化物字符在线。

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明。

图1绘示一集成电路形成在单晶硅主体10上，单晶硅主体10例如是硅在绝缘体上(silicon-on-insulator，SOI)的结构。组件包括硅化物构件11及单晶硅节点(节点)12。单晶硅节点12位于硅化物构件11上。第二半导体节点13的导电性与单晶硅节点12的导电性相反。第二半导体节点13接触单晶硅节点12以在第二半导体节点13及单晶硅节点12之间形成PN接面。在此说明的结构中，于第二半导体节点13上形成硅化物顶盖(cap)14。侧壁结构15用以隔绝PN接面与外界结构(未绘示)。在图1的例子中，二极管是使用单晶硅节点12作为组件的阳极及阴极之一。受惠于节点12的单晶本质，单晶硅节点12也可以使用在各式其它的结构中，包括晶体管及用作基底(额外层可以形成于上)。同样地，图1剖面的节点可以拉长成栅栏式形状(fence-type shape)或配置成柱状(pillar)。

图2绘示应用单晶硅节点在硅化物构件上的一个例子。特别是，图2绘示如图1所示的二极管排列，二极管在内存阵列中用作内存构件的驱动器。因此，半导体主体20的表面上具有硅化物导体21。单晶硅节点23位在硅化物构件22上且具有例如是P型导电性。第二硅节点24位在单晶硅节点23上且具有例如是N型导电性。硅化物顶盖25提供接点给二极管。内存构件26配置在硅化物顶盖25及上方的存取线27之间。类似的二极管28耦合至硅化物导体21且用作内存构件29的驱动器，内存构件29配置在二极管28及存取线30之间。同样地，类似的二极管31用作内存构件32的驱动器，内存构件32配置在二极管31及存取线33之间。

图3A至3C分别是平面图、水平剖面图及垂直剖面图，其绘示具有单晶硅节点在硅化物构件上的第一代表性工艺的一阶段的工作区块(workpiece)，即已形成隔离结构50、51、52及瘦长(elongated)硅结构53、54的工作区块。隔离结构50、51、52的材料可以包括二氧化硅、其它绝缘材料或其组合。可以使用SOI工艺中的浅沟渠隔离技术或图案化技术来形成隔离结构50、51、52及瘦长硅结构53、54。在此例中，参见图3B中沿构件53的剖面，每一瘦长硅结构53、54可以视为单晶硅基底。图3C的瘦长硅结构53、54彼此分开。在其它实施例中，瘦长硅结构53、54可以耦合至隔离结构50、51、52下方的硅主体(未绘示)。

图4A至4C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的下一阶段的工作区块，即已掺入掺质在瘦长硅结构53、54，以在瘦长硅结构53、54的接近表面的掺杂区域形成第二硅节点60、61，其中第二硅节点60、61的导电性与瘦长硅结构53、54的导电性相反。举例来说，当瘦长硅结构53、54具有P型导电性且浓度足以形成二极管结构的阳极，则第二硅节点60、61植入N型掺质使其植入的浓度及能量足以形成二极管结构的阴极。

图5A至5C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已蚀刻以形成突出(突出)构件60-1至60-4在瘦长硅结构53、54上的工作区块。形成突出构件60-1至60-4定义垂直于瘦长构件53、54的条状图案。执行选择性蚀刻以形成突出构件的列(沿瘦长结构53、54)及行(垂直瘦长结构53、54)，突出构件以沟渠分隔，沟渠够深以分开第二硅节点60-1至60-4，但沟渠并没有完全切穿瘦长结构53、54，如图5B所示。

图6A至6C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已形成侧壁阻隔层(例如65、66)并在侧壁阻隔层之间往下蚀刻瘦长硅结构以在单晶硅结构53、54中形成较侧壁深的沟渠67、68、69，且沟渠67、68、69延伸至侧壁阻隔层65(及其它图中所示的侧壁结构)的边界70的下方。侧壁阻隔层的材料包括用以阻隔硅化物形成在突出构件的上部的材料，例如氧化硅、氮化硅或其它可与硅化物形成工艺兼容的材料。

图7A至7C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已沉积硅化物前驱物在层75中的工作区块。硅化物前驱物的层75顺应性地形成在沟渠67上。侧壁阻隔层65、66分开层75及突出构件，且侧壁阻隔层65、66较上硅节点(例如60-2)的深度来得深。层75的厚度视硅主体53上的硅化物形成动力(dynamics)及图7B中侧壁阻隔层65、66下的突出构件的基部(base)沿着水平方向的宽度W而定。在层75中应具有足够的硅化物前驱物以在硅主体53中形成穿过大于半个宽度W的硅化物，使得硅化物在突出构件两侧的硅主体53中生长并在单晶突出构件下相连。硅化物前驱物的数量及宽度W的最大宽度视选择的硅化物及硅化物在主体中的成长深度而定。因此，硅化物构件80为具有第一部份80-1及第二部份80-2的硅化物导体，其中第一部份80-1在主体的上表面53-t上并在多个单晶硅特征中的突出单晶硅特征之间，且第二部份80-2紧邻(abutting adjacent)第一部份80-1并延伸穿过突出单晶硅特征或位在突出单晶硅特征的下方。硅化物导体分开突出单晶硅特征上的单晶硅节点及单晶硅主体。

作为一个基本标准而言，典型硅化物成长的特征在于形成较前驱物约2.5倍厚的硅化物，且硅化物成长至下方硅的厚度为前驱物的约1.5倍厚。因此，假如宽度W约300纳米，以此标准则前驱物的厚度约120纳米。当前驱物的厚度约120纳米，硅化物会成长至主体中约180纳米。因此，突出构件两侧的成长的硅化物会合并(merge)，每一边约有30纳米的裕度(margin)。

图8A至8C分别是平面图、水平剖面图及垂直剖面图，其绘示第一代表性工艺的再下一阶段的工作区块，即已退火已形成硅化物并清除多余的前驱物材料的工作区块。层75中的硅化物前驱物与单晶硅结构53、54反应，在侧壁下方的区域消耗(consuming)单晶硅，直到硅化物自突出结构的相对侧成长至合并成分别沿着瘦长硅结构53、54的硅化物导体80、82。如图8B所示，从53、54的相对侧成长的硅化物会形成硅化物导体80，且硅化物导体80分开单晶硅节点76-1至76-4及下方的单晶基底53。因此，单晶硅节点76-1至76-4在硅化物构件80上，硅化物构件80可以用作导体并与单晶硅节点耦合，以避免载子从单晶硅节点76-1至76-4迁移至块状(bulk)单晶基底53。在说明的实施例中，突出构件为类似柱状，由于形成在瘦长硅主体上，形成的硅化物构件80为瘦长的导线。在其它实施例中，突出构件为类似栅栏式形状，形成在没有浅沟渠隔离特征的硅主体上。在栅栏式形状的实施例中，形成的硅化物构件为导体面(conductiveplane)，而非导线。

在说明的结构中，硅化物也可以形成顶盖(cap)81-1至81-4在第二半导体节点上，以提供接点以耦合形成的二极管至集成电路上的其它结构。在另一实施例中，第二半导体节点60-1至60-4的上面可以使用氮化硅或其它材料来顶盖，以保护第二半导体节点60-1至60-4免于硅化物工艺干扰。以此种方式，顶盖可以使用不同的硅化物，或其它结构可以用在第二半导体节点60-1至60-4上并与第二半导体节点60-1至60-4接触。

图8B也绘示隔离单晶硅构件53与下方基底的示范性结构。特别是，假设单晶构件53具有P型导电性，其配置在较深的N型井85中，而N型井85配置在P型块状基底86中。为了符合某个特殊的实施，N型井85也可以图案化以隔离一群构件或一个构件。如上所述，此外，瘦长单晶硅构件53、54可以形成在下方的绝缘体上，绝缘体例如是使用SOI技术或类似技术的二氧化硅层。

图9是水平剖面图，其绘示下一阶段的工作区块，即已沉积层间介电填充(inter层dielectric fill)87的工作区块。填充87可以包括二氧化硅的一或多层、或其它绝缘材料如BPSG、PSG及其它层间介电材料。填充87用以隔离在硅化物导体80上的使用单晶硅节点76-1至76-4形成的组件。可以应用额外集成电路工艺以耦合顶盖81-1～81-4至内存构件(如图2所示)或上方的导体或组件以完成集成电路。

图10A至10C分别是平面图、水平剖面图及垂直剖面图，其绘示图4A至4C的植入步骤的替代方案的工作区块，多晶硅节点100-1至100-3沉积并图案化在瘦长硅结构53、54上，蚀刻瘦长硅结构53、54以形成突出构件，其中沟渠在突出构件之间，如图10B所示。图5A～5C至图9的工艺可以不需要修改而实施在此替代方案。

图11绘示包括单晶硅节点200在硅化物构件201上的垂直场效应晶体管，其中单晶硅节点200用作源极或汲极之一。第二半导体节点202耦合单晶硅节点200且用作通道(channel)主体。额外(additional)半导体节点203耦合第二半导体节点202且用作源极或汲极的另一个。硅化物顶盖204形成在额外半导体节点203上。形成闸介电205，且闸介电205相邻用作晶体管的通道主体的第二半导体节点202。字符线206经闸介电205耦合至第二半导体节点。如图11的垂直晶体管结构可以使用Risch等人在1997年九月22～24日的第27次欧洲固态组件研究的研讨会纪录(Proceedings of the 27^th European Solid-State组件Research Conference)的“Recent Progress With Vertical Transistors的第34至41页所述的工艺来制作，如上描述修改以形成节点200下的硅化物结构。

本发明描述包括单晶硅节点在硅化物上的结构及其制造方法，在形成各式集成电路构件均非常有用。单晶硅节点下的硅化物可以提供集成电路上组件间的导电路径，可用来替代埋入扩散线或其它掺杂半导体组件。此外，硅化物导体避免载子从单晶硅节点迁移到基底或相邻组件，因此可避免在集成电路中启动寄生组件。另外，此处描述的制造技术可以兼容至制造非常小且密集的集成电路组件。

图12绘示制作集成电路内存的一阶段的剖面图，其中“香菇(mushroom)”形式的数据储存构件耦合在硅化物字符线80(连同如图9所示的二极管驱动器)与上方的位线(如位线1107)之间。图9及图12的构件使用相同的组件符号，于此不再赘述。图12所示的结构可由首先形成穿过层间介电填充87的导电插塞(例如插塞1101)，且导电插塞接触在驱动器阵列中对应的硅化物顶盖(例如顶盖81-2)以形成的。在一代表性工艺中，使用钨插塞技术以制作插塞1101。然后，介电层1102(材料如氮化硅)形成在插塞上。图案化及形成穿过层1102的电极构件1103，且电极构件1103接触插塞1101。在制作电极1103的工艺中，开口形成在插塞1101上，且侧壁形成在开口中以缩小开口。接着，电极材料如氮化钛沉积在开口中以形成电极构件1103。平坦化形成的结构以改善层1102及电极1103的上表面的特性。可以使用各式各样的技术来形成小的电极如电极1103。

执行数据储存构件的示范性工艺包括提供接点阵列，例如穿过填充层87以提供插塞，包括使用插塞1101或不使用插塞1101，不使用插塞1101时可直接使用硅化物顶盖(例如顶盖81-2)或于硅化物顶盖上覆盖金属层。分隔层形成在接点阵列上，用作分隔接点阵列及数据储存构件。在一代表性实施例中，分隔层可以包括蚀刻终止材料如氮化硅。接着，使用材料如二氧化硅或类似材料(依不同于分隔层的蚀刻特性选择)的图案层形成在分隔层上。使用微影工艺于图案层中形成罩幕开口的阵列。使用停止在分隔层表面或其中的工艺以形成罩幕开口。然后，使用补偿罩幕开口的阵列变化的工艺，于罩幕开口中形成蚀刻罩幕。形成蚀刻罩幕的一种技术包括在图案层上形成牺牲层，且形成罩幕开口的工艺包括于牺牲层中形成第一较高开口部分于及于图案层中形成第二较低开口部分。形成第一及第二开口部分使其具有第一及第二宽度，牺牲层具有延伸到开口的伸出(overhanging)部分。因此，在牺牲层中的开口的宽度小于在图案层的开口的宽度。填充材料例如硅沉积在开口中的工艺会在较低开口部分中造成孔洞(voids)，较低开口部分具有的宽度决定于第一及第二宽度的差异。非等向性蚀刻填充材料以打开孔洞，然后穿过填充材料于孔洞的底部曝露分隔层。以此种方式，曝露区域具有的宽度和孔洞的宽度实质上相同。于较低开口部分的侧上的填充材料侧壁定义出蚀刻罩幕。以此种方式，蚀刻罩幕定义出的开口尺寸的变化依伸出尺寸而定，第一及第二宽度的差异造成伸出尺寸。此尺寸为独立的且可以控制在远小于罩幕开口的尺寸变化及其它特征的尺寸变化(如微影工艺造成的数据储存构件的宽度)的范围。使用蚀刻罩幕穿过分隔层以蚀刻电极开口。然后，沉积电极材料在电极开口中，于接点阵列中形成接触对应接点的底电极阵列。参见例如在美国专利申请名称为”PHASE CHANGE MEMORY ARRAY WITH SELF-CONVERGEDBOTTOM ELECTRODE AND METHOD FOR MANUFACTURING”中描述形成电极及数据储存构件的工艺；申请号11/855,983；于2007年9月14日申请，其从相同的共同开发协议(joint development agreement)中产生，内容于此处全部并入参考。

于形成包括电极1103的电极阵列后，形成相变材料层1104(或其它程控电阻材料)及顶电极材料1105，并将图案化成延伸至图内及图外的线状。此外，可以将相变材料1104及顶电极层材料1105图案化成补钉(patches)形状，每一补钉耦合至一或少数的电极构件。如图所示的结构，在图案化此相变材料1104及顶电极层材料1105后，沉积层间填充在此结构上，且使用钨插塞技术或其它层间导体技术以形成额外的插塞阵列(包括插塞1106)。然后，位线(包括位线1107)形成在此结构的上方并接触插塞阵列(包括插塞1103)。

因此，数据储存构件(1103、1104)形成在位线1107及下方的硅化物字符线80之间，连同包括单晶硅节点76-2在字符线80上的二极管驱动器。

数据储存构件1104的程控电阻材料的实施例包括以相变为主的内存材料，包括以硫系为主的材料及其它材料。硫族元素(chalcogen)包括任何下列四元素：氧(O)、硫(S)、硒(Se)及碲(Te)，形成周期表的部分VIA族。硫系包括硫族元素与较正电性元素(more electropositive element)或自由基(radical)的化合物。硫系合金包括硫系与其它材料如过渡金属的合并。硫系合金通常包含周期表的VIA族之一或多种元素，如锗(Ge)及锡(Sn)。通常，硫系合金包括锑(Sb)、镓(Ga)、铟(In)及银(Ag)之一或多种的合并。许多以相变为主的内存材料于科技文献中记载，其包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sri/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S的合金。在Ge/Sb/Te的合金家族中，大范围的合金成分是可行的(workable)。成分可以表示为Te_aGe_bSb_100-(a+b)。研发者描述最常用的合金在沉积材料中具有Te的平均浓度较佳为低于70％，典型地低于60％，通常地，范围为低至约23％且高至约58％的Te，更佳地，范围为约48％至58％的Te。Ge的浓度约高于5％且在材料中的平均范围约8％至约30％，剩余的通常低于50％。更佳地，Ge的浓度范围为约8％至约40％。在此成分中主要组成元素的剩余物为Sb。这些百分比为组成元素的总原子100％中的原子(atomic)百分比。(Ovshinsky 5,687,112专利，第10～11栏)其它的研发者评估特定的合金包括Ge₂Sb₂Te₅、GeSb₂Te₄及GeSb₄Te₇(Noboru Yamada，“Potential ofGe-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIEv.3109，pp.28-37(1997))更一般而言，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金可与Ge/Sb/Te合并(combined)以形成相变合金，此相变合金具有程控电阻的特性。在Ovshinsky‘112第11～13栏中提及有用的内存材料的特定范例，这些范例于此处并入参考。

在一些实施例中，掺杂掺质至硫系及其它相变材料以使用掺杂硫系改变数据储存构件的导电性、转化温度(transition temperature)、熔点及其它特性。掺杂硫系的所使用的代表性掺质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛及氧化钛。参考例如美国专利号6,800,504及美国专利申请公开号2005/0029502。

相变合金能够在晶胞的主动通道区中作局部次序(local order)的转换，于第一结构状态(材料通常为非晶固相)及第二结构状态(材料通常为结晶固相)之间转换。这些合金至少为双稳态(bistable)。”非晶”表示相对低的秩序性(ordered)结构，非晶较单晶无次序，且非晶具有可侦测的特性如较结晶相(crystalline phase)具有较高的电阻。”结晶”表示相对高的秩序性结构，结晶较非晶结构有次序，结晶具有可侦测的特性如较非晶相(amorphousphase)具有较低的电阻。典型地，相变材料可以在局部次序的不同可侦测状态之间转换，在非晶态及完全结晶态的整个范围(spectrum)之间转换。非晶态及结晶态之间的转换影响其它材料特性，包括原子次序(atomic order)、自由电子密度及活化能(activation energy)。材料可以转换至不同固相或二或多种固相的混合物，提供在完全非晶态及完全结晶态之间的灰阶(grayscale)。材料中的电子特性可以随的变化。

依施加的电脉冲，相变合金可以从一相改变为另一相。观察到较短、较高的脉冲振幅倾向于改变此相变材料至通常为非晶态。较长、较低的脉冲振幅倾向于改变此相变材料至通常为结晶态。较短、较高的脉冲振幅中的能量够高以允许打断结晶结构的键结(bonds)，且够短以避免原子重排序(realigning)至结晶态。可以决定适当的脉冲剖面，不需要过度的实验，特别是适用于特定相变合金。在本发明的以下部分，相变材料表示为GST，且应了解可以使用其它形式的相变材料。此处描述的执行PCRAM的有用的材料为Ge₂Sb₂Te₅。

在本发明的其它实施例中，可以使用其它程控电阻的内存材料，包括使用不同结晶态的改变以决定电阻的其它材料，或使用电脉冲改变至电阻态(resistance state)的其它内存材料。实例包括使用在阻式随机存取内存(resistance random access memory；RRAM)的材料，如包括氧化钨(WO_x)、NiO、Nb₂O₅、CuO₂、Ta₂O₅、Al₂O₃、CoO、Fe₂O₃、HfO₂、TiO₂、SrTiO₃、SrZrO3、(BaSr)TiO₃的金属氧化物。其它实例包括使用在磁阻随机存取内存(magnetoresistance random access memory；MRAM)如旋转力矩转移(spin-torque-transfer；STT)MRAM的材料，举例来说，CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe₂O₃、FeOFe₂O₅、NiOFe₂O₃、MgOFe₂、EuO及Y₃Fe₅O₁₂的至少之一。参考例如美国公开号2007/0176251名称为”Magnetic Memory Device and Method of Fabricatingthe Same”，于此处并入参考。其它范例包括用于可编程金属单元(programmable-metallization-cell；PMC)内存或纳米离子(nanoionic)内存的固相电解质材料，如银掺杂硫化锗电解质及铜掺杂硫化锗电解质。参考例如N.E.Gilbert等人于”A macro model of programmable metallization celldevices”，Solid-State Electronics 49(2005)第1813～1819页的部份，于此处并入参考。

形成硫系材料的示范性方法使用PVD-溅镀或磁控溅镀(magnetron-sputtering)方式，使用源气体为Ar、N₂和/或He等，压力为1mTorr～100mTorr。此沉积通常在室温下进行。使用准直仪(collimator)的宽高比(aspect ratio)为1～5以改善填入效能。为了改善填入效能，可以使用几十伏到几百伏的DC偏压。另一方面，可以同时且合并使用DC偏压及准直仪。

形成硫系材料的示范性方法使用化学气相沉积(CVD)，如美国公开号2006/0172067名称为”Chemical Vapor Deposition of ChalcogenideMaterials”，于此处并入参考。

在真空或N₂气氛下选择性地进行沉积后(post-deposition)回火处理，以改善硫系材料的结晶状态。回火温度典型地在100℃至400℃之间，回火时间小于30分钟。

图13绘示制作集成电路内存的一阶段的剖面图，其中“孔(pore)”形式的数据储存构件耦合至硅化物字符线80(连同如图9所示的二极管驱动器)及上方的位线(例如位线1107)之间。图9及图13的结构使用相同的组件符号，于此不再赘述。图13所示的结构可由首先形成穿过层间介电填充87的导电插塞(例如插塞1201)，且导电插塞接触在驱动器阵列中对应的硅化物顶盖(例如顶盖81-2)以形成的。在一代表性工艺中，使用钨插塞技术以制作插塞1201。然后，介电层1202(材料如氮化硅)形成在插塞上。图案化穿过介电层1202的插塞上的开口，以定义在层1202中的小孔，小孔打开其下的插塞1201。相变材料1203填入孔以形成”孔”形式的相变数据储存构件。此外，可以使用各式各样的技术来形成”孔”形式的相变数据储存构件。沉积并图案化在相变构件1203上的顶电极材料1204及位线材料1205。因此，数据储存构件1203耦合至插塞1201及顶电极1204之间。上方的位线1205及下方的字符线80用以存取使用二极管驱动器的组件，二极管驱动器包括单晶硅节点76-2位在硅化物字符线80上。

对程控电阻的内存组件而言，已发展各种不同形式的内存结构，上述的“香菇”形式及”孔”形式的数据储存构件为其中代表性的两种。此处描述的埋入硅化物字符线及驱动器技术可以应用至具有二极管驱动器技术的任何组态的存储单元。

图14绘示使用此处描述的内存组件及二极管存取组件的部份内存阵列1300的示意图。此外，除二极管外，存取组件也包括可以使用的PN接面，如双极接面晶体管。阵列1300的每一存储单元包括二极管存取组件及数据储存构件(以图14的可变电阻(variable resistor)代表)，能够设定成多个电阻态之一，因此能够储存一或多个位数据。

阵列1300包括数条埋入硅化物字符线1330a至1330c及数条位线1320。如上所述，埋入硅化物字符线1330a至1330c包括字符线1330a、1330b及1330c平行地在第一方向延伸，位线1320包括位线1320a、1320b及1320c平行地在第二方向延伸，且第二方向通常与第一方向垂直。字符线1330a至1330c及位线1320典型地配置为提供的字符线1330a、1330b、1330c与提供的位线1320彼此相交，但没有实体上交错的方式。

阵列1300的存储单元以存储单元1315代表。存储单元1315包括依序配置的二极管存取组件1321及数据储存构件1360，二极管1321电性耦合至字符线1330b且数据储存构件1360电性耦合至位线1320b(或反之亦然)。

可以施加适当的电压和/或电流至对应的字符线1330b及位线1320b，感应(induce)电流经选择的存储单元1315，而读取或写入阵列1300的存储单元1315。施加电压/电流的程度或时间依进行的操作(例如读取操作或写入操作)而定。

在具有包括相变材料的数据储存构件1360的存储单元1315的重设(reset)(或抹除)操作时，施加重设脉冲至对应的字符线1330b及位线1320b，以造成相变材料的主动区转变为非晶相，因此设定相变材料至与重设状态相关的电阻值范围内的电阻。重设脉冲为相当高能量的脉冲，足以升高温度至少使得数据储存构件1360的主动区高于熔点，以至少使得主动区为液态。很快地中止重设脉冲，导致相当快的抑制(quenching)时间，主动区很快地冷却至转化温度的下，使得主动区稳定于非晶相。

在具有包括相变材料的数据储存构件1360的存储单元1315的设定(set)(或程序化)操作时，施加程序化脉冲至对应的字符线1330b及位线1320b，适当的振幅及时间以感应电流，此电流足以升高温度使得至少部份的主动区高于转化温度，造成部份的主动区从非晶相转变为结晶相，此种转变降低数据储存构件1360的电阻并设定存储单元1315至所需的状态。

在具有包括相变材料的数据储存构件1360的存储单元1315的读取(或感应)操作时，施加读取脉冲至对应的字符线1330b及位线1320b，适当的振幅及时间以感应电流流动，但不会导致数据储存构件1360经历电阻态的改变。经存储单元1315的电流依数据储存构件1360的电阻而定，因此数据值储存存储单元1315中。

图15为包括内存阵列1412的集成电路1410的简单方块图，其中内存阵列1412使用上述的具有内存平面(plane)在二极管驱动器上方，且经单晶节点耦合至埋入硅化物字符线的存储单元。具有读取、设定及重设模式的字符线译码器1414耦合及电子通讯到数条字符线1416，接着耦合至如上所述的埋入硅化物字符线，字符线译码器1414沿着内存阵列1412的行(rows)配置。位线(栏)译码器1418电子通讯到数条位线1420，且沿着阵列1412的栏(columns)配置以读取、设定及重设阵列1412中的相变存储单元(未绘示)。总线(bus)1422上的地址提供至字符线译码器、驱动器1414及位线译码器1418。方块1424的感应放大器及入数据(data-in)结构经由数据总线1426耦接至位线译码器1418。从集成电路1410上的输入/输出端口经由入数据线1428提供数据，或从集成电路1410之内或之外的数据源提供数据至方块1424的入数据结构。在集成电路1410上可以包括其它电路1430，例如通用处理器或特定目的应用电路、或模块合并(模块提供由阵列1412支持的系统单芯片(system-on-a-chip)功能)。从方块1424的感应放大器经出数据(data-out)线1432提供数据至集成电路1410上的输入/输出埠，或者是集成电路1410之内或之外的其它数据终点。

此实例的控制器1434使用偏压排列状态机台来控制偏压排列供给电压及电路源1436的应用，例如读取、程序化、抹除、抹除确认(verify)、程序化确认电压和/或电流。控制器1434可以使用本领域已知的特定目的逻辑电路。在另一些实施例中，控制器1434包括通用处理器，其可以使用在相同的集成电路上，执行计算机程序化以控制组件的操作。在又一些实施例中，控制器1434可以是特定目的逻辑电路和通用处理器的合并使用。

综上所述，本发明描述具有埋入硅化物字符线结构连同二极管驱动器(单晶硅节点位于硅化物的上方)的集成电路内存组件，及制作此结构的工艺。在单晶硅节点下的硅化物字符线可以提供集成电路上组件间的导电路径，可用来替代埋入扩散线或其它掺杂半导体组件。此外，硅化物导体避免载子从单晶硅节点迁移到基底或相邻组件，因此可避免在集成电路中启动寄生组件。另外，此处描述的制造技术可以兼容至制造非常小且密集的集成电路组件。

虽然本发明已以实施例描述如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围应当以申请的权利范围所界定的内容为准。

Claims (20)

1.一种组件，包括：

一硅化物构件，位在一硅基底上；以及

一单晶硅节点，位在该硅化物构件上，该硅化物构件分开该单晶硅节点及该硅基底。

2.如权利要求1所述的组件，其中，包括一第二半导体节点，且一PN接面定义于该单晶硅节点与该第二半导体节点之间。

3.如权利要求2所述的组件，其中，包括位于该第二半导体节点上的一额外半导体节点，且该单晶硅节点、该第二半导体节点及该额外半导体节点定义一晶体管。

4.一种组件，包括：

一单晶硅主体，包括一上表面及多个单晶硅特征，其中多个单晶硅特征从该单晶硅主体的该上表面突起；以及

一硅化物导体，具有一第一部份及一第二部份，该第一部份在该主体的该上表面上并在多个突出单晶硅特征之间，且该第二部份紧邻该第一部份并延伸穿过该突出单晶硅特征，该硅化物导体分开该单晶硅主体及在该突出单晶硅特征上的多个单晶硅节点。

5.如权利要求4所述的组件，其中，包括分别对应多个单晶硅节点的多个第二半导体节点，且一PN接面定义于各该单晶硅节点与各该第二半导体节点之间。

6.如权利要求5所述的组件，其中，多个第二半导体节点的材料包括单晶硅。

7.一种集成电路组件的制造方法，包括：

提供一单晶硅主体；

在该单晶硅主体上形成一突出构件；以及

形成一硅化物导体以分开该突出构件的一上部及该单晶硅主体的一下部。

8.如权利要求7所述的集成电路组件的制造方法，其中，形成该硅化物导体的步骤包括：

沉积一硅化物前驱物在该单晶硅主体上且邻接该突出构件；以及

使该硅化物前驱物与该单晶硅主体反应，该硅化物的形成消耗该单晶硅主体的硅，直到该硅化物形成该硅化物导体以分开该突出构件的该上部及该单晶硅主体的该下部。

9.如权利要求8所述的集成电路组件的制造方法，其中，在沉积该硅化物前驱物之前，包括：

于该突出构件的侧壁上形成一侧壁阻隔层；以及

以该侧壁阻隔层为罩幕蚀刻该单晶硅主体，以曝露该侧壁阻隔层下方的部份该单晶硅主体。

10.如权利要求7所述的集成电路组件的制造方法，其中，该突出构件具有一第一导电型，且包括植入掺质至该突出构件的上部以在该突出构件中形成一PN接面。

11.如权利要求7所述的集成电路组件的制造方法，其中，该突出构件具有一第一导电型，且包括于该突出构件上形成具有一第二导电型的一半导体节点以形成一PN接面。

12.如权利要求7所述的集成电路组件的制造方法，其中，该突出构件具有一第一导电型，且包括于该突出构件上形成具有一第二导电型的一基部或通道半导体节点，并于该基部或通道半导体节点上形成具有该第一导电型的一半导体节点。

13.一种内存组件，包括：

一硅化物构件，位在一硅基底上；

一单晶硅节点，位在该硅化物构件上，该硅化物构件分开该单晶硅节点及该硅基底；

一第二半导体节点，其中一PN接面定义于该单晶硅节点及该第二半导体节点之间；以及

一数据储存构件，耦合在该第二半导体节点及一上方的存取线之间。

14.一种集成电路内存组件，包括：

一单晶半导体主体，包括一上表面及多个单晶半导体特征，其中多个单晶半导体特征从该单晶半导体主体的该上表面突起；

一硅化物导体，具有一第一部份及一第二部份，该第一部份在该主体的该上表面上并在多个突出单晶半导体特征之间，且该第二部份紧邻该第一部份并延伸穿过该突出单晶半导体特征，该硅化物导体分开该单晶半导体主体及在该突出单晶半导体特征上的多个单晶半导体节点；

多个第二半导体节点，分别位在多个单晶半导体节点上，且一PN接面定义于各该单晶硅半导体节点与各该第二半导体节点之间；

多个数据储存构件，分别耦合至多个第二半导体节点；以及

数条存取线，于上方分别耦合至多个数据储存构件。

15.一种集成电路组件的制造方法，包括：

提供一单晶硅主体；

在该单晶硅主体上形成一突出构件；

形成一硅化物导体以分开该突出构件的一上部及该单晶硅主体的一下部；

提供一第二半导体节点在该突出构件的剩余部份上，其中该第二半导体节点具有与该单晶硅主体相反的导电型，以在该突出构件上形成一PN接面；

形成一数据储存构件，该数据储存构件电子电讯至该第二半导体节点；以及

形成一存取线，该存取线耦合至该数据储存构件。

16.如权利要求15所述的集成电路组件的制造方法，其中，沉积一硅化物前驱物在该单晶硅主体上且邻接该突出构件；以及

回火该硅化物前驱物以使该硅化物前驱物与该单晶硅主体反应以形成一硅化物，该硅化物的形成消耗该单晶硅主体的硅，直到该硅化物形成该硅化物导体。

17.如权利要求16所述的集成电路组件的制造方法，其中，在沉积该硅化物前驱物之前，包括：

于包括该PN接面的该突出构件的侧壁上形成一侧壁阻隔层；以及

以该侧壁阻隔层为罩幕蚀刻该单晶硅主体，以曝露该侧壁阻隔层下方的部份该单晶硅主体，该侧壁阻隔层在该突出构件的上部上阻挡该硅化物的形成。

18.如权利要求15所述的集成电路组件的制造方法，其中，包括植入掺质至该突出构件的上部以形成该第二半导体节点。

19.如权利要求16所述的集成电路组件的制造方法，其中，在沉积该硅化物前驱物之前，包括植入掺质至该突出构件的上部以形成该第二半导体节点。

20.如权利要求15所述的集成电路组件的制造方法，其中，包括在该突出构件上形成具有一第二导电型的一图案化半导体构件，以形成该第二半导体节点。

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