KR20060000845A - 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들 - Google Patents

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Abstract

게이트 상전이막 패턴을 갖는 피이. 램(PRAM; Phase-change Random Access Memory)들 및 그 형성밥법들을 제공한다. 이 피이. 램들 및 그 형성방법들은 P-N 정션 다이오드와 동일한 스위칭 특성을 나타내는 게이트 상전이막 패턴을 사용해서 CMOS 트랜지스터를 대체할 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판에 적어도 하나의 활성영역을 고립시키는 트랜치 절연막이 배치된다. 상기 활성영역의 반도체 기판의 주 표면 상에 하부 전극막 패턴을 형성한다. 상기 하부 전극막 패턴 상에 게이트 스위칭 패턴이 배치된다. 상기 게이트 스위칭 패턴은 차례로 적층된 게이트 상전이막 패턴 및 게이트 스위칭막 패턴을 사용해서 형성한다. 이를 통해서, 상기 피이. 램들 및 그 형성방법들은 게이트 상전이막 패턴을 사용하여 고집적화 및 고속화를 구현해서 반도체 장치의 시장 욕구에 대응할 수 있게 해준다.
피이. 램, P-N 정션 다이오드, 게이트 상전이막 패턴, 셀.

Description

게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들{PRAMs Having A Gate Phase-Change Layer Pattern And Methods Of Forming The Same}
도 1 은 본 발명에 따른 피이. 램의 배치도.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 피이. 램의 단면도.
도 3 내지 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램의 형성방법을 설명해주는 단면도들.
도 15 는 본 발명에 따른 피이. 램의 동작을 설명해주는 그래프.
본 발명은 피이. 램(PRAM; Phase-change Random Access Memory)들 및 그 형성방법들에 관한 것으로서, 상세하게는 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들에 관한 것이다.
일반적으로, 피이. 램은 하나의 셀(Cell)에 CMOS(Complementary Metal- Oxide-Semiconductor) 트랜지스터 및 메모리 스위칭 패턴을 갖는다. 상기 메모리 스위칭 패턴은 메모리 상전이막 패턴을 포함한다. 상기 메모리 상전이막 패턴은 GST(GeXSbYTeZ) 물질로 이루어져서 주울 열을 통하여 상 전이(Phase-change)를 일으킬 수 있다. 상기 메모리 상전이막 패턴의 상전이는 피이. 램의 사용자에게 비트화 된 데이타를 보여줄 수 있다. 그리고, 상기 메모리 상전이막 패턴은 피이. 램이 비휘발성을 갖게 해주는데, 이는 상전이막 패턴을 상전이시킨 후 상전이막 패턴에 저장된 데이타가 디램(DRAM)과 같이 쉽게 변화되지 않기 때문이다.
그러나, 상기 피이. 램은 고집적화 및 고속화를 구현하기 위해서 디자인 룰의 축소에 대응하는 CMOS 트랜지스터를 갖는데 한계를 가지고 있다. 왜냐하면, 상기 피이. 램은 메모리 상전이막 패턴에 데이타 '1' 을 저장하는 동안 소요되는 전류가 많아서 이를 처리하는 CMOS 트랜지스터의 사이즈를 크게하면 할 수록 좋기 때문이다. 이는 고집적화 및 고속화를 구현할 수 있는 피이. 램을 제조하는데 걸림돌이 된다.
한편, " 겔코저나이드 메모리 셀과 함께 집적된 박막 다이오드(Thin Film Diode Integrated With Chalcogenide Memory Cell)" 가 미국공개특허공보 제 2003/ 0193053 호(U.S. Pat. Publication No. 2003-193053)에 테리 엘 길턴(Terry L. Gilton)에 의해 개시된 바 있다.
상기 미국공개특허공보 제 2003/ 0193053 호에 따르면, 이 박막 다이오드는 서로 다른 도전형을 갖는 겔코저나이드 물질(Ge-Se)들을 포함한다. 상기 서로 다른 도전형을 갖는 겔코저나이드 물질들은 이온주입 공정을 통해서 형성될 수 있다. 이때에, 상기 이온 주입 공정이 실시되지 않은 겔코저나이드 물질은 기본적으로 P 형 이다. 그리고, 상기 박막 다이오드는 서로 다른 도전형을 갖는 폴리 실리콘 막들을 포함할 수 있다. 상기 박막 다이오드는 반도체 기판에 배치된 불순물이온 영역 및 그 영역과 다른 도전형을 갖는 폴리실리콘 막을 포함할 수도 있다.
그러나, 상기 박막 다이오드는 비아 홀(Via Hole)에 배치되기 때문에 비아 홀 및 그 홀을 채우는 공정들이 반드시 수반되어져서 형성된다. 또한, 상기 박막 다이오드는 이온 주입공정도 수반되어져서 비아 홀에 형성될 수 있다. 따라서, 상기 박막 다이오드는 복잡한 반도체 제조 공정들이 적용되어져서 형성되기 때문에 반도체 장치의 제조 원가를 증가시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 CMOS 트랜지스터를 대체하는데 적합한 게이트 상전이막 패턴을 갖는 피이. 램들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 CMOS 트랜지스터를 대체할 수 있는 게이트 상전이막 패턴을 갖는 피이. 램의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 게이트 상전이막 패턴을 갖는 피이. 램(PRAM; Phase-Change Random Access Memory) 및 그 형성방법을 제공한다.
이 피이. 램은 반도체 기판에 배치되어서 적어도 하나의 활성영역을 고립시키는 트랜치 절연막을 포함한다. 상기 활성영역의 반도체 기판의 주 표면 상에 하부 전극막 패턴이 배치된다. 상기 하부 전극막 패턴 상에 게이트 스위칭 패턴이 위 치된다. 상기 게이트 스위칭 패턴은 차례로 적층된 게이트 상전이막 패턴 및 게이트 스위칭막 패턴으로 구비된다.
상기 피이. 램의 형성방법은 반도체 기판에 트랜치 절연막을 형성하는 것을 포함한다. 상기 트랜치 절연막은 적어도 하나의 활성영역을 고립시키도록 형성한다. 상기 활성영역의 반도체 기판의 주 표면 상에 하부 전극막 패턴을 형성한다. 상기 하부 전극막 패턴 상의 소정영역에 위치하도록 게이트 스위칭 패턴을 형성한다. 상기 게이트 스위칭 패턴은 차례로 적층된 게이트 상전이막 패턴 및 게이트 스위칭막 패턴을 사용해서 형성한다.
본 발명의 게이트 상전이막 패턴을 갖는 피이. 램 및 그 형성방법은 첨부한 참조 도면들을 참조해서 보다 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 피이. 램의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 피이. 램의 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(10)에 적어도 하나의 활성영역(25)을 고립시키는 트랜치 절연막(20)이 배치된다. 상기 활성영역(25)의 반도체 기판(10)의 주 표면 상에 하부 전극막 패턴(32)이 배치된다. 상기 하부 전극막 패턴(32)은 활성영역을 가로질러서 달리도록 배치된다. 그리고, 상기 하부 전극막 패턴(32)을 둘러싸는 패드막 패턴(45)이 반도체 기판(10) 상에 배치된다. 상기 패드막 패턴(45)은 하부 전극막 패턴(45)의 측벽과 접촉하는 것이 바람직하다. 상기 패드막 패턴(45)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 패드막 패턴(45)은 트랜치 절연막(20)과 동일한 식각률을 갖는 절연막일 수 있다. 상기 패드막 패턴(45)은 TEOS 막(Tetra-Ethyl-Orthosilicate Layer) 또는 HDP(High Density Plasma) 막일 수도 있다. 상기 하부 전극막 패턴(32)은 타이타늄 질화막(TiN Layer)인 것이 바람직하다. 상기 하부 전극막 패턴(32)은 텅스텐 막(W Layer)일 수 있다.
상기 하부 전극막 패턴(32) 상에 게이트 스위칭 패턴(63)이 위치되는데, 상기 게이트 스위칭 패턴(63)은 차례로 적층된 게이트 상전이막 패턴(54) 및 게이트 스위칭막 패턴(62)으로 구비된다. 상기 게이트 스위칭막 패턴(62)은 타이타늄 질화막(TiN Layer)인 것이 바람직하다. 상기 게이트 상전이막 패턴(54)은 게르마늄, 아세닉 및 텔루르의 조합물(GeXAsYTeZ)인 것이 바람직하다. 상기 게이트 상전이막 패턴(54)은 알루미늄, 아세닉 및 텔루르의 조합물(AlXAsYTeZ)일 수 있다. 상기 하부 전극막 패턴(32)은 게이트 스위칭 패턴(63)보다 큰 면적을 가지고 반도체 기판(10)의 주 표면에 접촉된다. 상기 하부 전극막 패턴(32) 및 반도체 기판(10) 사이에 게이트 층간절연막(도면에 미 도시)이 개재될 수 있다. 상기 하부 전극막 패턴(32)은 게이트 스위칭 패턴(63)보다 큰 면적을 가지고 게이트 층간절연막에 접촉된다.
상기 게이트 스위칭 패턴(63)을 덮는 매립 층간절연막(70)이 패드막 패턴(45) 및 하부 전극막 패턴(32) 상에 배치된다. 상기 매립 층간절연막(70) 상에 메모리 스위칭 패턴(93)이 배치된다. 상기 메모리 스위칭 패턴(93)은 차례로 적층된 메모리 상전이막 패턴(84) 및 메모리 스위칭막 패턴(92)으로 구비되는 것이 바람직하다. 상기 메모리 스위칭 패턴(93) 및 게이트 스위칭 패턴(63)을 이어주는 게 이트 랜딩패드(78)가 매립 층간절연막(70)에 위치된다. 상기 게이트 랜딩패드(78)는 타이타늄 질화막(TiN Layer)인 것이 바람직하다. 상기 메모리 스위칭막 패턴(92)은 차례로 적층된 타이타늄 막(Ti Layer) 및 타이타늄 질화막(TiN Layer)인 것이 바람직하다. 상기 메모리 상전이막 패턴(92)은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)인 것이 바람직하다. 상기 매립 층간절연막(70)은 패드막 패턴(45)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 매립 층간절연막(70)은 패드막 패턴(45)과 동일한 식각률을 갖는 절연막일 수 있다. 상기 매립 층간절연막(70)은 PEOX 막(Plasma-Enhanced Oxide Layer)일 수도 있다.
상기 메모리 스위칭 패턴(93)을 덮는 평탄화 층간절연막(100)이 매립 층간절연막(70) 상에 배치된다. 상기 평탄화 층간절연막(100) 상에 상부 전극막 패턴(110)이 배치된다. 상기 상부 전극막 패턴(110)은 하부 전극막 패턴(32)과 직교하도록 배치된다. 그리고, 상기 상부 전극막 패턴(110) 및 메모리 스위칭 패턴(93)에 동시에 접촉되는 메모리 랜딩패드(108)가 평탄화 층간절연막(100)에 위치된다. 상기 메모리 랜딩패드(108)는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 텅스텐 막(W Layer)인 것이 바람직하다. 상기 상부 전극막 패턴(110)은 알루미늄 막(Al Layer) 또는 구리 막(Copper Layer)인 것이 바람직하다. 상기 평탄화 층간절연막(100)은 매립 층간절연막(70)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 평탄화 층간절연막(100)은 매립 층간절연막(70)과 다른 식각률을 갖는 절연막일 수 있다. 상기 평탄화 층간절연막(100)은 TEOS 막 또는 USG 막(Undoped Silicate Glass Layer)일 수 있다.
이제, 본 발명의 게이트 상전이막 패턴을 갖는 피이. 램의 형성방법을 설명하기로 한다.
도 3 및 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 피이. 램의 형성방법을 설명해주는 단면도들이다.
도 1, 도 3 내지 도 5 를 참조하면, 반도체 기판(10)에 트랜치 절연막(20)을 형성한다. 상기 트랜치 절연막(20)은 적어도 하나의 활성영역(25)을 고립시키도록 형성한다. 상기 트랜치 절연막(20)을 갖는 반도체 기판 상에 하부 전극막(30)을 형성한다. 상기 하부 전극막(30)은 타이타늄 질화막(TiN Layer)을 사용해서 형성하는 것이 바람직하다. 상기 하부 전극막(30)은 텅스텐 막(W Layer)을 사용해서 형성할 수 있다.
계속해서, 상기 하부 전극막(30) 상에 포토레지스트 패턴(34)을 형성한다. 상기 포토레지스트 패턴(34)은 활성영역(25)의 반도체 기판(10)의 주 표면의 상부에 위치하도록 형성한다. 상기 포토레지스트 패턴(34)을 식각 마스크로 사용해서 하부 전극막(30)에 식각공정(38)을 수행한다. 상기 식각공정(38)은 활성영역(25)의 반도체 기판(10)의 주 표면 상에 하부 전극막 패턴(32)을 형성한다. 상기 하부 전극막 패턴(32)은 활성영역(25)을 가로질러서 달리도록 형성한다.
상기 하부 전극막 패턴(32)을 덮는 패드막(40)을 형성한다. 상기 패드막(40)은 트랜치 절연막(20)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 패드막(40)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막을 사용해서 형성할 수 있다. 상기 패드막(40)은 TEOS 막(Tetra-Ethyl-Orthosilicate Layer) 또는 HDP 막(High Density Plasma Layer)을 사용해서 형성할 수도 있다.
도 1, 도 6 내지 도 8 을 참조하면, 상기 하부 전극막 패턴(32)을 식각 버퍼막으로 사용해서 패드막(40)에 평탄화 공정(도면에 미 도시)을 수행한다. 상기 평탄화 공정은 하부 전극막 패턴(32)의 상면이 노출될 때까지 수행해서 패드막 패턴(45)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에칭 백을 사용해서 수행할 수 있다.
상기 패드막 패턴(45)을 갖는 반도체 기판 상에 게이트 상전이막(50) 및 게이트 스위칭막(60)을 차례로 형성한다. 상기 게이트 스위칭막(60)은 타이타늄 질화막(TiN Layer)을 사용해서 형성한다. 그리고, 상기 게이트 상전이막(50)은 게르마늄, 아세닉 및 텔루르의 조합물(GeXAsYTeZ)을 사용해서 형성하는 것이 바람직하다. 상기 게이트 상전이막(50)은 알루미늄, 아세닉 및 텔루르의 조합물(AlXAsYTeZ )을 사용해서 형성할 수 있다.
다음으로, 상기 게이트 스위칭막(60) 상에 포토레지스트 패턴(64)을 형성한다. 상기 포토레지스트 패턴(64)은 하부 전극막 패턴(32)의 상부에 위치하도록 형성한다. 상기 포토레지스트 패턴(64)을 식각 마스크로 사용해서 게이트 스위칭막 (60) 및 게이트 상전이막(50)에 식각공정(68)을 차례로 수행한다. 상기 식각공정(68)은 하부 전극막 패턴(32) 상의 소정영역에 게이트 스위칭 패턴(63)을 형성한다. 상기 게이트 스위칭 패턴(63)은 차례로 적층된 게이트 상전이막 패턴(54) 및 게이트 스위칭막 패턴(62)을 사용해서 형성하는 것이 바람직하다. 상기 게이트 스위칭 패턴(63)은 게이트 상전이막 패턴(54)의 상전이를 사용해서 다이오드의 스위칭 특성을 확보할 수 있다. 따라서, 상기 게이트 스위칭 패턴(63)은 CMOS 트랜지스터를 대체할 수 있다. 더불어서, 상기 게이트 스위칭 패턴(63)은 피이. 램의 반도체 제조 공정을 단순화시켜 줄 수 있다.
상기 게이트 스위칭 패턴(63)을 덮는 매립 층간절연막(70)을 형성한다. 상기 매립 층간절연막(70)은 패드막(40)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(70)은 패드막(40)과 다른 식각률을 갖는 절연막을 사용해서 형성할 수 있다. 상기 매립 층간절연막(70)은 PEOX 막(Plasma-Enhanced Oxide Layer)을 사용해서 형성할 수도 있다.
도 1, 도 9 및 도 10 을 참조하면, 상기 매립 층간절연막(70)에 게이트 스위칭 콘택홀(74)을 형성한다. 상기 게이트 스위칭 콘택홀(74)은 게이트 스위칭막 패턴(63)을 노출시키도록 형성한다. 상기 게이트 스위칭 콘택홀(74)을 채우는 게이트 랜딩패드(78)를 형성한다. 상기 게이트 랜딩패드(78)는 타이타늄 질화막(TiN Layer)을 사용해서 형성하는 것이 바람직하다.
이어서, 상기 매립 층간절연막(70) 상에 메모리 상전이막(80) 및 메모리 스위칭막(90)을 차례로 형성한다. 상기 메모리 스위칭막(90)은 차례로 적층된 타이타늄 막(Ti Layer) 및 타이타늄 질화막(TiN Layer)을 사용해서 형성하는 것이 바람직하다. 상기 메모리 상전이막(80)은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 사용해서 형성하는 것이 바람직하다.
도 1, 도 11 내지 도 14 를 참조하면, 상기 메모리 스위칭막(90) 상에 포토레지스트 패턴(94)을 형성한다. 상기 포토레지스트 패턴(94)은 반도체 기판(10)의 상부에서 게이트 스위칭 패턴(63)과 중첩하도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(94)을 식각 마스크로 사용해서 메모리 스위칭막(90) 및 메모리 상전이막(80)에 식각공정(98)을 차례로 수행한다. 상기 식각공정(98)은 매립 층간절연막 (70) 상에 게이트 랜딩패드(78)와 접촉하는 메모리 스위칭 패턴(93)을 형성한다. 상기 메모리 스위칭 패턴(93)은 차례로 적층된 메모리 상전이막 패턴(84) 및 메모리 스위칭막 패턴(92)을 사용해서 형성하는 것이 바람직하다.
상기 메모리 스위칭 패턴(93)을 덮는 평탄화 층간절연막(100)을 형성한다. 상기 평탄화 층간절연막(100)에 메모리 스위칭 콘택홀(104)을 형성한다. 상기 메모리 스위칭 콘택홀(104)은 메모리 스위칭막 패턴(93)을 노출시키도록 형성한다. 상기 메모리 스위칭 콘택홀(104)을 채우는 메모리 랜딩패드(108)를 형성한다. 상기 메모리 랜딩패드(108)는 차례로 적층된 타이타늄 질화막(TiN Layer) 및 텅스텐 막(W Layer)을 사용해서 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(100)은 매립 층간절연막(70)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(100)은 매립 층간절연막(70)과 동일한 식각률을 갖는 절연막을 사용해서 형성할 수 있다. 상기 평탄화 층간절연막(100)은 TEOS 막 또는 USG 막(Undoped Silicate Glass Layer)을 사용해서 형성할 수도 있다.
상기 평탄화 층간절연막(100) 상에 상부 전극막 패턴(110)을 형성한다. 상기 상부 전극막 패턴(110)은 메모리 랜딩패드(108)와 접촉한다. 그리고, 상기 상부 전극막 패턴(110)은 하부 전극막 패턴(32)과 직교하도록 형성한다. 상기 상부 전극막 패턴(110)은 알루미늄 막(Al Layer) 또는 구리 막(Copper Layer)을 사용해서 형성하는 것이 바람직하다.
도 15 는 본 발명에 따른 피이. 램의 동작을 설명해주는 그래프이다.
도 1, 도 14 및 도 15 를 참조하면, 게이트 스위칭 패턴(63) 및 메모리 스위칭 패턴(93)은 서로 연결되지 않고 단독으로 사용되는 경우 다음과 같은 전기적 특성들을 각각 보인다. 우선적으로, 상기 메모리 스위칭 패턴(93)에 전압을 인가해서 전류의 변화를 체크하기로 한다. 상기 메모리 스위칭 패턴(93)은 특이전압(V1) 전까지 저항이 높은 비결정질 상태를 보이면서 그래프 상에 전류의 자취선(143)을 그린다. 그리고, 상기 메모리 스위칭 패턴(93)은 특이전압(V1)에서 전류의 주울열을 사용하여 메모리 상전이막 패턴(84)을 비결정질 상태로부터 결정질 상태로 상전이시키기 시작한다. 상기 메모리 스위칭 패턴(93)은 메모리 상전이막 패턴(84)의 상전이를 통하여 내부저항이 감소되어서 그래프 상에 전류의 다른 자취선들(146, 149)을 그린다. 상기 다른 자취선들 중의 하나(146)는 메모리 상전이막 패턴(84)의 상전이가 시작되어서 세팅(Setting) 영역(130)의 하한치(I1)까지 전류의 변화를 나타낸다. 그 나머지(149)는 세팅 영역(130)의 하한치(I1) 이후부터 전류 변화가 거의 없이 세팅 및 리세팅 영역들(120, 130)을 수직으로 지나는데, 이는 메모리 상전이막 패턴(84)의 상전이가 완전히 이루어져서 도전체의 전기적 특성을 나타내기 때 문이다. 이때에, 상기 리세팅 영역(120)은 메모리 스위칭 패턴(93)에 데이타 '1' 을 쓸 수 있는 전류의 하한치(I2) 및 상한치(I3)를 갖는다. 상기 세팅 영역(130)은 메모리 스위칭 패턴(93)에 데이타 '0' 를 쓸 수 있는 전류의 하한치(I1) 및 상한치(I2)를 갖는다. 또한, 상기 메모리 스위칭 패턴(93)은 메모리 상전이막 패턴(84)의 상전이 이후에 전압을 인위적으로 감소시켜도 상기 자취선들(143, 146, 149)을 따라서 움직이는 전기적 특성을 보이지 않는다. 상기 메모리 스위칭 패턴(93)은 세팅 영역(120)의 하한치(I1) 아래에서 전류의 또 다른 자취선(140)을 그래프 상에 그린다. 이때에, 상기 메모리 상전이막 패턴(84)이 결정질 상태를 유지하는 동안, 상기 메모리 스위칭 패턴(93)은 두 자취선들(140, 149)을 따라서 움직이는 전기적 특성을 갖는다.
다음으로, 상기 게이트 스위칭 패턴(63)에 전압을 인가해서 전류의 변화를 체크하기로 한다. 상기 게이트 스위칭 패턴(63)은 다른 특이전압(V2) 전까지 저항이 높은 비결정질 상태를 보이면서 그래프 상에 전류의 자취선(150)을 그린다. 그리고, 상기 게이트 스위칭 패턴(63)은 다른 특이전압(V2)에서부터 전류의 주울열을 통하여 게이트 상전이막 패턴(54)을 비결정질 상태로부터 결정질 상태로 상전이시키기 시작한다. 상기 게이트 스위칭 패턴(63)은 메모리 스위칭 패턴(93)과 다른 상전이막을 사용하기 때문에 게이트 상전이막 패턴(54)의 상전이가 발생되기 시작하는 전압의 크기가 다르다. 상기 게이트 스위칭 패턴(63)은 게이트 상전이막 패턴(54)의 상전이를 통하여 내부저항이 감소되어서 그래프 상에 전류의 다른 자취선들(154, 158)을 그린다. 상기 다른 자취선들 중의 하나(154)는 게이트 상전이막 패턴(54)의 상전이가 시작되어서 세팅 영역(120)의 하한치(I1)까지 전류의 변화를 나타낸다. 그 나머지(158)는 세팅 영역(120)의 하한치(I1) 이상부터 전류 변화가 거의 없이 세팅 및 리세팅 영역들(120, 130)을 수직으로 지나는데, 이는 게이트 상전이막 패턴(54)의 상전이가 완전히 이루어져서 도전체의 전기적 특성을 나타내기 때문이다. 또한, 상기 게이트 스위칭 패턴(63)은 게이트 상전이막 패턴(54)의 상전이 이후에 전압을 인위적으로 감소시키면 상기 자취선들(150, 154, 158)을 따라서 움직이는 전기적 특성을 갖는다.
마지막으로, 상기 게이트 스위칭 패턴(63) 및 메모리 스위칭 패턴(93)이 서로 연결되어서 피이. 램을 구성하는 경우, 상기 피이. 램은 메모리 상전이막 패턴(84)의 결정 상태에 따라서 두 가지 전기적 특성들을 보인다. 상기 게이트 및 메모리 상전이막 패턴들(54, 84)이 비 결정질 및 결정질 상태들일 때, 상기 피이. 램은 상부 전극막 패턴(110)을 통해서 인가된 전압이 게이트 상전이막 패턴(54)에 주울열을 일으키는데 거의 집중됨을 보이는 전류의 자취선(160)을 그래프 상의 세팅 영역(120)의 하한치(I1)까지 그린다. 이때에, 상기 피이. 램은 특정전압(V3)부터 게이트 상전이막 패턴(54)을 상전이시키기 시작한다. 그리고, 상기 피이. 램은 세팅 영역(120)의 하한치(I1) 이상의 전압에서 세팅 및 리세팅 영역들(120, 130)을 수직적으로 통과하는 전류의 다른 자취선(165)을 그래프 상에 그린다. 이는 게이트 및 메모리 상전이막 패턴들(54, 84)이 결정질 상태로 완전히 상전이되었기 때문이다.
더불어서, 상기 게이트 및 메모리 상전이막 패턴들(54, 84)이 비 결정질 상 태일 때, 상기 피이. 램은 상부 전극막 패턴(110)을 통해서 인가된 전압이 게이트 및 메모리 상전이막 패턴(54, 84)에 분산되어 주울열을 일으키는데 집중됨을 보이는 전류의 자취선(170)을 그래프 상에 그린다. 그리고, 상기 피이. 램은 다른 특정전압(V4)에서 게이트 및 메모리 상전이막 패턴들(54, 84)을 결정질 상태로 상전이시키기 시작한다. 상기 상전이는 게이트 및 메모리 상전이막 패턴들(54, 84)의 내부저항을 낮춘다. 이를 통해서, 상기 피이. 램은 다른 특정전압(V4)으로부터 세팅 영역(120)의 하한치(I1)까지 향하는 전류의 다른 자취선(174)을 그래프 상에 그린다. 상기 다른 자취선(174)이 세팅 영역(120)의 하한치(I1)에 이르면, 상기 게이트 및 메모리 상전이막 패턴들(54, 84)은 완전히 결정질 상태로 변한다. 따라서, 상기 피이. 램은 세팅 및 리세팅 영역들(120, 130)을 수직으로 지나는 전류의 또 다른 자취선(178)을 그래프 상에 그린다.
상술한 바와 같이, 본 발명은 게이트 상전이막 패턴의 상전이를 바탕으로 한 다이오드의 스위칭 특성을 확보하여 종래 기술의 CMOS 트랜지스터를 대체할 수 있는 방안을 제시한다. 이를 통해서, 상기 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들은 반도체 시장의 욕구에 대응하는 고집적화 및 고속화를 구현할 수 있다.

Claims (28)

  1. 피이.램(PRAM; Phase-Change Random Access Memory)에 있어서,
    반도체 기판에 배치되어서 적어도 하나의 활성영역을 고립시키는 트랜치 절연막;
    상기 활성영역의 상기 반도체 기판의 주 표면 상에 배치된 하부 전극막 패턴; 및
    상기 하부 전극막 패턴 상에 위치되는 게이트 스위칭 패턴을 포함하되,
    상기 게이트 스위칭 패턴은 차례로 적층된 게이트 상전이막 패턴 및 게이트 스위칭막 패턴으로 구비되는 것이 특징인 피이. 램.
  2. 제 1 항에 있어서,
    상기 게이트 스위칭막 패턴은 타이타늄 질화막(TiN Layer)을 포함하는 것이 특징인 피이. 램.
  3. 제 1 항에 있어서,
    상기 게이트 상전이막 패턴은 게르마늄, 아세닉 및 텔루르의 조합물(GeXAsYTeZ)을 포함하는 것이 특징인 피이. 램.
  4. 제 1 항에 있어서,
    상기 게이트 상전이막 패턴은 알루미늄, 아세닉 및 텔루르의 조합물(AlXAsYTeZ)을 포함하는 것이 특징인 피이. 램.
  5. 제 1 항에 있어서,
    상기 하부 전극막 패턴은 상기 게이트 스위칭 패턴보다 큰 면적을 가지고 상기 반도체 기판의 상기 주 표면에 접촉되는 것을 포함하는 것이 특징인 피이. 램.
  6. 제 1 항에 있어서,
    상기 하부 전극막 패턴 및 반도체 기판 사이에 게이트 층간절연막을 더 포함하되,
    상기 하부 전극막 패턴은 상기 게이트 스위칭 패턴보다 큰 면적을 가지고 상기 게이트 층간절연막에 접촉되는 것이 특징인 피이. 램.
  7. 제 1 항에 있어서,
    상기 하부 전극막 패턴은 타이타늄 질화막(TiN Layer)을 포함하는 것이 특징인 피이. 램.
  8. 제 1 항에 있어서,
    상기 하부 전극막 패턴은 텅스텐 막(W Layer)을 포함하는 것이 특징인 피이. 램.
  9. 제 1 항에 있어서,
    상기 반도체 기판 상에 배치되어서 상기 하부 전극막 패턴을 둘러싸는 패드막 패턴을 더 포함하되,
    상기 패드막 패턴은 상기 하부 전극막 패턴의 측벽과 접촉하는 것이 특징인 피이. 램.
  10. 제 1 항에 있어서,
    상기 게이트 스위칭 패턴을 덮는 매립 층간절연막;
    상기 매립 층간절연막 상에 배치된 메모리 스위칭 패턴; 및
    상기 매립 층간절연막에 위치되어서 상기 메모리 스위칭 패턴 및 상기 게이트 스위칭 패턴을 이어주는 게이트 랜딩패드를 더 포함하는 것이 특징인 피이. 램.
  11. 제 10 항에 있어서,
    상기 메모리 스위칭 패턴은 차례로 적층된 메모리 상전이막 패턴 및 메모리 스위칭막 패턴을 포함하는 것이 특징인 피이. 램.
  12. 제 11 항에 있어서,
    상기 메모리 스위칭막 패턴은 차례로 적층된 타이타늄 막 및 타이타늄 질화막을 포함하는 것이 특징인 피이. 램.
  13. 제 11 항에 있어서,
    상기 메모리 상전이막 패턴은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 포함하는 것이 특징인 피이. 램.
  14. 제 10 항에 있어서,
    상기 메모리 스위칭 패턴을 덮는 평탄화 층간절연막;
    상기 평탄화 층간절연막 상에 배치된 상부 전극막 패턴; 및
    상기 평탄화 층간절연막에 위치되어서 상기 상부 전극막 패턴 및 상기 메모리 스위칭 패턴에 동시에 접촉되는 메모리 랜딩패드를 더 포함하는 것이 특징인 피이. 램.
  15. 피이. 램의 형성방법에 있어서,
    반도체 기판에 트랜치 절연막을 형성하되, 상기 트랜치 절연막은 적어도 하나의 활성영역을 고립시키도록 형성하고,
    상기 활성영역의 반도체 기판의 주 표면 상에 하부 전극막 패턴을 형성하고, 및
    상기 하부 전극막 패턴 상의 소정영역에 위치하도록 게이트 스위칭 패턴을 형성하는 것을 포함하되,
    상기 게이트 스위칭 패턴은 차례로 적층된 게이트 상전이막 패턴 및 게이트 스위칭막 패턴을 사용해서 형성하는 것이 특징인 피이. 램의 형성방법.
  16. 제 15 항에 있어서,
    상기 게이트 스위칭막 패턴은 타이타늄 질화막(TiN Layer)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  17. 제 15 항에 있어서,
    상기 게이트 상전이막 패턴은 게르마늄, 아세닉 및 텔루르의 조합물(GeXAsYTeZ)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  18. 제 15 항에 있어서,
    상기 게이트 상전이막 패턴은 알루미늄, 아세닉 및 텔루르의 조합물(AlXAsYTeZ)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  19. 제 15 항에 있어서,
    상기 하부 전극막 패턴은 상기 반도체 기판의 상기 주표면과 접촉하도록 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  20. 제 15 항에 있어서,
    상기 하부 전극막 패턴 및 반도체 기판 사이에 게이트 층간절연막을 형성하는 것을 더 포함하되,
    상기 하부 전극막 패턴은 상기 게이트 층간절연막과 접촉하도록 형성하는 것이 특징인 피이. 램의 형성방법.
  21. 제 15 항에 있어서,
    상기 하부 전극막 패턴은 타이타늄 질화막(TiN Layer)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  22. 제 15 항에 있어서,
    상기 하부 전극막 패턴은 텅스텐 막(W Layer)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  23. 제 15 항에 있어서,
    상기 반도체 기판 상에 상기 하부 전극막 패턴을 둘러싸는 패드막 패턴을 형 성하는 것을 더 포함하되,
    상기 패드막 패턴은 상기 하부 전극막 패턴의 측벽과 접촉하도록 형성하는 것이 특징인 피이. 램의 형성방법.
  24. 제 15 항에 있어서,
    상기 게이트 스위칭 패턴을 덮도록 매립 층간절연막을 형성하고,
    상기 매립 층간절연막에 상기 게이트 스위칭 패턴을 노출시키는 게이트 스위칭 콘택홀을 형성하고,
    상기 게이트 스위칭 콘택홀을 채우는 게이트 랜딩패드를 형성하고, 및
    상기 게이트 랜딩패드에 접촉하도록 상기 매립 층간절연막 상에 메모리 스위칭 패턴을 형성하는 것을 더 포함하는 것이 특징인 피이. 램.
  25. 제 24 항에 있어서,
    상기 메모리 스위칭 패턴은 차례로 적층된 메모리 상전이막 패턴 및 메모리 스위칭막 패턴을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  26. 제 25 항에 있어서,
    상기 메모리 스위칭막 패턴은 차례로 적층된 타이타늄 막 및 타이타늄 질화막을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  27. 제 25 항에 있어서,
    상기 메모리 상전이막 패턴은 게르마늄, 안티몬 및 텔루르의 조합물(GeXSbYTeZ)을 사용해서 형성하는 것을 포함하는 것이 특징인 피이. 램의 형성방법.
  28. 제 24 항에 있어서,
    상기 메모리 스위칭 패턴을 덮도록 평탄화 층간절연막을 형성하고,
    상기 평탄화 층간절연막에 상기 메모리 스위칭 패턴을 노출시키는 메모리 스위칭 콘택홀을 형성하고,
    상기 메모리 스위칭 콘택홀을 채우는 메모리 랜딩패드를 형성하고, 및
    상기 메모리 랜딩패드와 접촉하도록 상기 평탄화 층간절연막 상에 상부 전극막 패턴을 형성하는 것을 더 포함하는 것이 특징인 피이. 램의 형성방법.
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