KR20140030968A - 저항성 메모리 장치 및 그의 제조방법 - Google Patents
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Abstract
본 기술은 저항성 메모리 장치 및 그의 제조방법에 관한 것으로, 본 기술에 따른 저항성 메모리 장치는 하부전극이 형성된 반도체 기판, 상기 하부전극 상부에 형성되고, 상기 하부전극의 상부와 측부의 일부를 노출시키는 개구부를 포함하는 층간절연막, 상기 개구부를 매립시키도록 형성되고, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되어 형성되는 가변 저항층 및 상기 가변 저항층 상부에 형성되는 상부전극을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 저항성 메모리 장치 및 그의 제조방법에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성(non-volitile)이며 리프레쉬(refresh)가 필요없는 차세대 메모리 장치들이 연구되고 있다. 이러한 차세대 메모리 장치들 중 하나인 저항성 메모리(Resistance Random Access Memory; ReRAM)는 인가되는 바이어스에 따라 저항이 급격히 변화하여 적어도 서로 다른 두 저항 상태를 스위칭(switching)할 수 있는 물질을 이용하여 데이터를 저장하는 원리의 기억 장치이다.
이러한 저항성 메모리 장치는 하부전극, 가변 저항층(Transition Metal Oxides; TMO) 및 상부전극을 포함하는 구조를 갖는다. 여기서, 저항성 메모리 장치의 공정 과정 중 가장 핵심적인 공정이 가변 저항층을 형성하는 것이다.
이러한 가변 저항층은, 대체적으로, 하부전극 형성 물질, 전이 금속 형성 물질 및 상부전극 형성 물질을 적층한 후 식각하여 형성된다.
이와 같은 식각 방법으로 가변 저항층을 형성하게 되면 식각 로스(etching loss)에 의해 상부전극 형성 부분의 측면이 많이 식각되어 상부전극 형성 부분은 좁아지고, 하부전극 형성 부분으로 갈수록 넓어지는 현상이 발생하게 된다. 즉, 상부전극과 접촉되는 가변 저항층의 계면 면적은 감소하고, 하부전극과 접촉되는 가변 저항층의 계면 면적이 증가하게 된다.
이러한 현상은 결과적으로 가변 저항층의 면적을 감소시키게 되어 저항성 메모리 장치의 전기적 특성을 악화시키는 문제점이 있다.
본 발명의 실시예는 가변 저항층을 개선하여 저항성 메모리 장치의 전기적 특성을 향상시킬 수 있도록 하는 저항성 메모리 장치 및 그의 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 저항성 메모리 장치는 하부전극이 형성된 반도체 기판, 상기 하부전극 상부에 형성되고, 상기 하부전극의 상부와 측부의 일부를 노출시키는 개구부를 포함하는 층간절연막, 상기 개구부를 매립시키도록 형성되고, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되어 형성되는 가변 저항층 및 상기 가변 저항층 상부에 형성되는 상부전극을 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 저항성 메모리 장치는 하부전극이 형성된 반도체 기판, 상기 하부전극 상부에 형성되고, 상기 하부전극의 상부와 측부의 일부를 노출시키는 개구부를 포함하는 층간절연막, 상기 하부전극의 상부와 측부 및 상기 개구부의 표면을 따라 형성되는 제1가변 저항층, 상기 제1가변 저항층의 표면상에 형성되고, 상기 개구부를 매립시키도록 형성되는 제2가변 저항층 및 상기 제2가변 저항층 상부에 형성되는 상부전극을 포함할 수 있다.
본 발명의 일실시예에 따른 저항성 메모리 장치의 제조방법은 하부 구조물이 형성된 반도체 기판 상부에 하부전극을 형성하는 단계, 상기 하부전극의 상부와 측부가 노출되도록 하는 개구부를 포함하는 층간절연막을 형성하는 단계, 상기 하부전극의 상부와 측부를 감싸고 상기 개구부를 매립시키되, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되도록 가변 저항층을 형성하는 단계 및 상기 가변 저항층 상부에 상부전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면 저항성 메모리 장치의 전기적 특성을 향상시킬 수 있게 된다.
또한, 본 기술에 따르면 저항성 메모리 장치의 공정 단계를 간소화시켜 제작 단가를 절감시킬 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 저항성 메모리 장치의 구성 일부를 나타내는 도면이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 저항성 메모리 장치의 제조방법을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 상부전극과 가변 저항층의 면적에 따른 전류 특성을 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 저항성 메모리 장치의 가변 저항층의 접촉 면적에 따른 전류와 전압의 전류 특성을 나타낸 도면이다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 저항성 메모리 장치의 제조방법을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 상부전극과 가변 저항층의 면적에 따른 전류 특성을 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 저항성 메모리 장치의 가변 저항층의 접촉 면적에 따른 전류와 전압의 전류 특성을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 저항성 메모리 장치의 구성 일부를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 저항성 메모리 장치(100)는 반도체 기판(110) 상부에 제1층간절연막(120)을 관통하여 반도체 기판(110)과 연결되는 콘택 플러그(130), 콘택 플러그(130) 상부에 형성되는 하부전극(140), 상기 하부전극(140) 상부에 다수 개의 개구부를 갖는 제2층간절연막(150), 제2층간절연막(150)에 형성된 개구부를 매립하는 가변 저항층(160), 가변 저항층(160)의 상부에 형성되는 상부전극(170) 및 상기 상부전극(170)의 측벽을 따라 형성되는 스페이서(180)을 포함한다. 여기서, 가변 저항층(160)은 상기 제2층간절연막(150)의 상부 표면으로부터 일정 높이만큼 돌출되어 형성된다. 이러한 가변 저항층(160)은 상기 제2층간절연막(150)에 형성되는 개구부의 표면과, 제2층간절연막(150)의 상부 표면에 일정 높이만큼 돌출된 제2가변 저항층(162)의 측벽을 따라 형성되는 제1가변 저항층(161), 제1가변 저항층(161) 상부와 상기 개구부를 매립시키고, 제2층간절연막(150)의 상부 표면에 일정 높이만큼 돌출되어 형성되는 제2가변 저항층(162)을 포함할 수 있다. 또한, 제2층간절연막(150)에 형성된 개구부의 형상은 상기 하부전극(140)과 접촉되는 영역의 면적이 좁고 상부로 갈수록 접촉 면적이 넓어지는 형상, 즉 상부로 갈수록 증대되는 형상을 가질 수 있다.
상기와 같이 구성되는 저항성 메모리 장치(100)의 제조 방법에 대해 보다 자세히 살펴보면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 저항성 메모리 장치의 제조방법을 나타내는 도면이다.
본 발명의 일실시예에 따른 저항성 메모리 장치(100)의 제조방법은, 반도체 기판(110)이 제공되면, 도 2a에 도시된 바와 같이, 반도체 기판(110) 상부에는 콘택 플러그(130)를 포함하는 제1층간절연막(120)을 형성한다.
이후, 콘택 플러그(130) 상부에 하부전극(140)을 형성한 후, 반도체 기판(110) 결과물 상부에 제2층간절연막(150)을 형성한다. 이때, 제2층간절연막(150)은 산화막(Oxide)일 수 있다. 여기서, 하부전극(140)은 Pt, Au, Al, Cu, Ti 및 이들의 합금으로 이루어진 물질, TiN 또는 WN을 포함하는 질화물 전극 물질 및 In2O3:Sn(ITO), SnO2:F(FTO), SrTiO3, LaNiO3 등을 포함하는 산화물 전극 물질 중 어느 하나의 물질일 수 있다.
도 2b에 도시된 바와 같이, 하부 전극(140)의 상부 및 측벽면이 노출될 수 있도록 상기 제2층간절연막(150)을 경사 식각(slope etch)하여 복수의 개구부(H)를 형성한다. 여기서, 개구부(H)는 상부, 즉 이후 형성될 상부전극(170)과 접촉 면적이 증대될 수 있도록 상부를 향해 직경이 증대되는 형태로 형성될 수 있다.
이후, 도 2c에 도시된 바와 같이, 상기 제2층간절연막(150)의 상부 표면과 제2층간절연막(150)에 형성된 개구부(H)의 표면을 따라 제1가변 저항 물질(161a)을 형성한다. 이때, 하부 전극(140)의 상면 및 측벽면이 노출되어 있으므로 제1가변 저항 물질(161a)은 상기 하부전극(140)의 상면과 측벽면을 감싸도록 형성된다. 이때, 제1가변 저항 물질(161a)은 Ta2O5로 구성될 수 있으며, 원자층 적층법(ALD) 방식을 이용하여 형성될 수 있다. 여기서, 제1가변 저항 물질(161a)을 Ta2O5로 형성하는 이유는 리키지 전류(Leakage Current)의 발생을 방지하기 위함이다. 왜냐하면, 종래 제1가변 저항 물질(161a)을 질화물(Nitride)로 형성하였는데, 질화물로 제1가변 저항 물질(161a)을 형성하면 하부전극(140)과 반응하여 질화티타늄(TiN)이 형성되어 전류 특성을 악화시키는 문제점이 있었기 때문이다. 또한, 제1가변 저항 물질(161a)을 이루는 Ta2O5는 상기와 같은 문제점을 해결함과 동시에 저항성 메모리 장치(100)에서 필라멘트(Filament)를 형성하여 일종의 스위칭(switching)과 같은 역할도 할 수 있다.
이후, 도 2d에 도시된 바와 같이, 상기 제1가변 저항 물질(161a)로 둘러싸여진 상기 개구부(H) 내부에록 제2가변 저항 물질(162a)을 형성한다, 이때, 제2가변 저항 물질(162a)은 Ti4O7으로 구성될 수 있다.
이후, 도 2e에 도시된 바와 같이, 제2가변 저항 물질(162a) 상부에 상부전극을 형성할 상부전극 물질(170a)을 형성한 후, 상부전극 물질(170a) 상부에는 하드 마스크 물질(HM Nitride, 190)을 형성한다. 여기서, 상부전극 물질(170a)은 Pt, Au, Al, Cu, Ti 및 이들의 합금으로 이루어진 물질, TiN 또는 WN을 포함하는 질화물 전극 물질 및 In2O3:Sn(ITO), SnO2:F(FTO), SrTiO3, LaNiO3 등을 포함하는 산화물 전극 물질 중 어느 하나의 물질일 수 있다.
이후, 도 2f에 도시된 바와 같이, 제1 및 제2 가변 저항 물질(161a, 162a)의 노드 분리를 위하여, 상기 하드 마스크 물질(190)을 패터닝한다. 다음, 패터닝된 하드 마스크 물질(190)의 형태로 상기 제2층간절연막(150)의 상부 표면이 노출되도록 제1가변 저항 물질(161a), 제2가변 저항 물질(162a), 상부전극 물질(170a)을 식각하여 제2가변 저항층(162) 및 상부전극(170)을 형성한다. 이때, 제2가변 저항층(162)은 제2층간절연막(150)의 상부 표면으로부터 일정 높이만큼 돌출된 형상을 갖는다. 이후, 상기 하드 마스크 물질(190)을 공지의 방식으로 제거한다.
이후, 도 2g에 도시된 바와 같이, 상기 제2가변 저항층(162)의 측벽을 따라 제1가변 저항 물질(161a)을 추가로 증착한 다음, 추가 제1가변 저항 물질(161a)을 상기 제2가변 저항층(162) 측벽에만 위치하도록 과도 스페이서 식각을 진행하면 실린더 구조의 제1가변 저항층(161)이 완성된다. 이후, 결과물 상부에 절연 물질을 증착하고, 상부전극(170)의 상면이 노출되도록 비등방성 식각하여 스페이서(180)를 형성한다. 여기서, 제2가변 저항층(162)의 측벽을 따라 제1가변 저항 물질(161a)을 다시 한번 증착하는 이유는 상기 도 2f에서의 식각 과정에서 제2가변 저항층(162)의 손상(damage)를 치유하기 위함이다. 또한, 이와 같이 제1가변 저항 물질(161a)을 다시 한번 더 증착하므로써, 상부전극(170)과의 접촉 면적을 더욱 증대시킬 수 있다. 이때, 스페이서(180)로는 기형성된 저항층들 및 전극들의 열적 손상을 방지할 수 있도록 ULTO(Ultra Low Temperature Oxide) 방식의 절연막이 이용될 수 있다.
이와 같이 본 발명의 일실시예에 따른 저항성 메모리 장치(100)는 가변 저항층(160)을 제2층간절연막(150)의 상부로부터 돌출되도록 형성함과 동시에 식각 로스(etching loss)에 의해 손상될 수 있는 가변 저항층(160)의 측벽면을 감싸도록 추가의 스페이서 절연막을 형성하여 상부전극(170)과 가변 저항층(160)의 접촉 면적을 증가시킬 수 있다.
도 3은 본 발명의 일실시예에 따른 상부전극과 가변 저항층의 면적에 따른 전류 특성을 나타낸 도면이다.
먼저, 도 3(a)를 살펴보면, A는 종래와 같은 방법으로 가변 저항층(160)을 형성하여 가변 저항층(160)과 상부전극(170)의 접촉면적을 최소화한 경우이고, B는 본 발명의 일실시예에 따른 방법과 같이 가변 저항층(160)을 형성하여 가변 저항층(160)과 상부전극(170) 의 접촉 면적을 넓힌 경우이다.
이와 같이 형성한 후 접촉면적에 따른 전류의 변화를 측정해 본 결과, 도 3(b)에 도시된 바와 같이, 가변 저항층(160)과 상부전극(170)의 접촉 면적이 넓어질수록 전류의 소모가 감소한다는 것을 알 수 있다.
도 4는 본 발명의 일실시예에 따른 저항성 메모리 장치의 가변 저항층의 접촉 면적에 따른 전류와 전압의 전류 특성을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 저항성 메모리 장치를 음전압(-3V)에서 출발하여 양전압(3V)까지 서서히 단계별로 인가하거나, 양전압(3V)에서 출발하여 음전압(-3V)까지 서서히 단계별로 인가한다. 여기서, C는 본 발명이 일실시예에 따른 가변 저항층(160)과 상부전극(170)의 접촉 면적이 좁은 경우를, D는 본 발명이 일실시예에 따른 가변 저항층(160)과 상부전극(170)의 접촉 면적이 넓은 경우를 각각 나타내는 것이다.
이와 같이, 가변 저항층(160)의 면적 크기에 따른 전류와 전압의 특성을 살펴본 결과, C보다 D가 전압을 조금만 변화시켜도 전류의 변화가 많이 나타난다는 것을 알 수 있다. 이에 따라, 나기 때문에 보다 작은 전압에서 전류를 변화시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 저항성 메모리 장치 110: 반도체 기판
120: 콘택 플러그 130: 제1층간절연막
140: 하부전극 150: 제2층간절연막
160: 가변 저항층 161: 제1가변 저항층
162: 제2가변 저항층 170: 상부전극
180: 스페이서
120: 콘택 플러그 130: 제1층간절연막
140: 하부전극 150: 제2층간절연막
160: 가변 저항층 161: 제1가변 저항층
162: 제2가변 저항층 170: 상부전극
180: 스페이서
Claims (16)
- 하부전극이 형성된 반도체 기판;
상기 하부전극 상부에 형성되고, 상기 하부전극의 상부와 측부의 일부를 노출시키는 개구부를 포함하는 층간절연막;
상기 개구부를 매립시키도록 형성되고, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되어 형성되는 가변 저항층; 및
상기 가변 저항층 상부에 형성되는 상부전극;
을 포함하는 저항성 메모리 장치. - 제1항에 있어서, 상기 가변 저항층은,
상기 하부전극의 상부와 측부 및 상기 개구부의 표면을 따라 형성되는 제1가변 저항층; 및
상기 제1가변 저항층으로 둘러싸여진 공간에 매립되고, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되어 형성되는 제2가변 저항층;
을 포함하는 저항성 메모리 장치. - 제2항에 있어서, 상기 제1가변 저항층은,
상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되어 형성된 상기 제2가변 저항층의 측벽면을 감싸도록 추가로 더 형성되는 저항성 메모리 장치. - 제3항에 있어서, 상기 개구부는,
상부로 갈수록 증대되는 직경을 갖는 저항성 메모리 장치. - 제4항에 있어서,
상기 상부전극의 측부, 상기 제1가변 저항층의 측부를 감싸도록 상기 층간 절연막 상에 형성되는 스페이서를 더 포함하는 저항성 메모리 장치. - 하부전극이 형성된 반도체 기판;
상기 하부전극 상부에 형성되고, 상기 하부전극의 상부와 측부의 일부를 노출시키는 개구부를 포함하는 층간절연막;
상기 하부전극의 상부와 측부 및 상기 개구부의 표면을 따라 형성되는 제1가변 저항층;
상기 제1가변 저항층의 표면상에 형성되고, 상기 개구부를 매립시키도록 형성되는 제2가변 저항층; 및
상기 제2가변 저항층 상부에 형성되는 상부전극;
을 포함하는 저항성 메모리 장치. - 제6항에 있어서, 상기 제2가변 저항층은,
상기 층간 절연막 상부 표면으로부터 일정 높이만큼 돌출되어 형성되는 저항성 메모리 장치. - 제7항에 있어서, 상기 제1가변 저항층은,
그것의 일부가 상기 제2가변 저항층이 돌출된 부분의 측부를 감싸도록 형성되는 저항성 메모리 장치. - 제8항에 있어서, 상기 개구부는,
상부로 갈수록 증대되는 직경을 갖는 저항성 메모리 장치. - 제9항에 있어서,
상기 상부전극의 측부, 상기 제1가변 저항층의 측부를 감싸도록 상기 층간 절연막 상에 형성되는 스페이서를 더 포함하는 저항성 메모리 장치. - 하부 구조물이 형성된 반도체 기판 상부에 하부전극을 형성하는 단계;
상기 하부전극의 상부와 측부가 노출되도록 하는 개구부를 포함하는 층간절연막을 형성하는 단계;
상기 하부전극의 상부와 측부를 감싸고 상기 개구부를 매립시키되, 상기 층간절연막의 상부 표면으로부터 일정높이만큼 돌출되도록 가변 저항층을 형성하는 단계; 및
상기 가변 저항층 상부에 상부전극을 형성하는 단계;
를 포함하는 저항성 메모리 장치의 제조방법. - 제10항에 있어서, 상기 가변 저항층을 형성하는 단계는,
상기 층간절연막의 상부 표면과 상기 개구부의 표면을 따라 상기 하부전극의 상부와 측부의 일부가 감싸지도록 제1가변 저항층을 형성하는 단계;
상기 제1가변 저항층 상부에 상기 개구부가 매립됨과 동시에 일정 높이를 갖도록 제2가변 저항 물질을 형성하는 단계;
상기 제2가변 저항 물질 상부에 상부전극 물질을 형성하는 단계; 및
상기 층간절연막의 상부 표면이 노출되도록 상기 제1가변 저항 물질, 제2가변 저항 물질 및 상부전극 물질을 식각하여 상기 제2가변 저항층과 상부전극을 형성하는 단계;
를 포함하는 저항성 메모리 장치의 제조방법. - 제12항에 있어서, 상기 제1가변 저항 물질은,
Ta2O5인 저항성 메모리 장치의 제조방법. - 제13항에 있어서, 상기 제1가변 저항 물질은,
원자층 증착법(ALD) 방식으로 형성하는 저항성 메모리 장치의 제조방법. - 제14항에 있어서, 상기 제2가변 저항 물질은,
Ti4O7인 저항성 메모리 장치의 제조방법. - 제10항에 있어서, 상기 제2가변 저항층과 상기 상부 전극을 형성한 이후에,
상기 층간절연막의 상부 표면으로부터 일정 높이만큼 돌출된 측부에 상기 제1가변 저항 물질을 더 증착하는 단계; 및
상기 제1가변 저항 물질과 상기 상부전극의 측부에 스페이서를 형성하는 단계;
를 더 포함하는 저항성 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120097805A KR20140030968A (ko) | 2012-09-04 | 2012-09-04 | 저항성 메모리 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120097805A KR20140030968A (ko) | 2012-09-04 | 2012-09-04 | 저항성 메모리 장치 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140030968A true KR20140030968A (ko) | 2014-03-12 |
Family
ID=50643306
Family Applications (1)
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| KR1020120097805A KR20140030968A (ko) | 2012-09-04 | 2012-09-04 | 저항성 메모리 장치 및 그의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20140030968A (ko) |
-
2012
- 2012-09-04 KR KR1020120097805A patent/KR20140030968A/ko not_active Application Discontinuation
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