KR101263309B1 - 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 - Google Patents
측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 Download PDFInfo
- Publication number
- KR101263309B1 KR101263309B1 KR1020110064390A KR20110064390A KR101263309B1 KR 101263309 B1 KR101263309 B1 KR 101263309B1 KR 1020110064390 A KR1020110064390 A KR 1020110064390A KR 20110064390 A KR20110064390 A KR 20110064390A KR 101263309 B1 KR101263309 B1 KR 101263309B1
- Authority
- KR
- South Korea
- Prior art keywords
- lower electrode
- insulating layer
- open window
- sidewall
- change material
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 37
- 230000008021 deposition Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910016909 AlxOy Inorganic materials 0.000 description 1
- 229910005855 NiOx Inorganic materials 0.000 description 1
- 229910020781 SixOy Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자에 관한 것으로, 더욱 상세하게는 각 셀당 상부전극이 하부전극을 향하여 하나의 뾰족한 돌출부를 갖도록 측벽 및 스페이서 공정을 이용하여 저항성 메모리 소자를 제조하는 방법과 이에 의하여 제조된 저항성 메모리 소자에 관한 것이다.
Description
본 발명은 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자에 관한 것으로, 더욱 상세하게는 각 셀당 상부전극이 하부전극을 향하여 하나의 뾰족한 돌출부를 갖도록 측벽 및 스페이서 공정을 이용하여 저항성 메모리 소자를 제조하는 방법과 이에 의하여 제조된 저항성 메모리 소자에 관한 것이다.
공정 기술의 발전이나 3차원 구조의 소자 개발을 통해 플래시 메모리 소자의 집적도 향상이 꾸준히 이어져 오고 있으나 물리적인 한계가 점점 나타나고 있다.
최근에는 꾸준한 집적도 증가를 위해 차세대 메모리 소자들이 후보군들로 각광을 받고 있다. 그 중에 저항성 메모리 소자(Resistive Random Access Memory device: RRAM)는 빠른 스위칭 속도, 낮은 전력 소모, 고집적화가 용이한 구조적인 특징 등이 있어 많은 연구가 진행되고 있는 상황이다.
저항성 메모리 소자는 상, 하부 전극 양단에 전압을 인가했을 때 사이에 있는 저항변화층의 저항이 바뀌는 성질을 이용하여 데이터를 저장하는데, 이러한 저항 변화는 전류가 잘 흐를 수 있는 길(Conductive Filament Path)을 만들었다가 다시 끊음으로써 일어난다. 하지만, 반복적으로 높은 저항 상태와 낮은 저항 상태로 변화시킬 때 균일한 산포를 가지면서 동작하는 것이 어렵기 때문에 데이터 저장 능력(retention), 반복적인 쓰기/지우기 능력(endurance)과 같은 신뢰성 문제가 야기되고 있다.
이러한 저항성 메모리 소자의 신뢰성 문제를 해결하고자 다양한 연구들이 진행되고 있는데, 그 중에 대한민국 공개특허 제10-2008-0048757호가 있다. 상기 공개특허에 의하면, 저항변화층의 입계(grain boundary)를 따라 홈이 형성되도록 하고 상기 홈을 채우며 상부전극을 형성하여 상부전극에 돌출부가 형성되도록 함으로써, 돌출부에 전계가 집중되도록 하여 재현성 있는 전류 경로가 형성되도록 하고, 이로써 소자의 신뢰성을 개선하고자 한다.
그러나, 상기 공개특허에서는 저항변화층의 표면을 화학적으로 식각하여 표면에 홈을 형성하므로, 표면으로 노출된 입계의 수만큼의 홈이 다수개 형성되어 상부전극에는 하부전극을 향하여 다수개의 돌출부를 갖게 되고, 이로 인해 동작전압의 산포 문제가 발생 되는 문제점이 있다. 또한, 홈이 3차원의 한 점으로 형성되는 것이 아니라, 2차원의 입계 면을 따라 형성되기 때문에 재현성 있는 전류 경로가 형성되지 않을 가능성이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 제안된 것으로, 측벽과 스페이서 형성 공정을 통하여 각 셀당 상부전극에 하나의 돌출부가 하부전극을 향하도록 형성하는 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저항성 메모리 소자의 제조방법은 반도체 기판을 준비하는 제 1 단계; 상기 반도체 기판 상에 제 1 절연층을 형성하는 제 2 단계; 상기 제 1 절연층 상에 도전성 물질층을 증착하고 식각하여 하부전극을 형성하는 제 3 단계; 상기 기판 전면에 제 2 절연층을 증착하고 식각하여 각 셀마다 상기 하부전극이 드러나도록 측벽으로 둘러싸인 개방 창을 형성하는 제 4 단계; 상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창의 바닥에 상기 하부전극이 드러나지 않도록 하면서 상기 개방 창의 측벽에 상기 저항변화 물질로 측벽 스페이서를 형성하는 제 5 단계; 및 상기 기판 전면에 도전성 물질층을 증착하고 식각하여 상기 측벽 스페이서 위에서 상기 하부전극을 향하여 뾰족한 돌출부를 갖는 상부전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.
그리고, 상기 제조방법으로 제조된 저항성 메모리 소자는, 반도체 기판 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극; 상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창; 상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서; 및 상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부를 갖는 상부전극을 포함하여 구성된 것을 특징으로 한다.
본 발명은 각 셀의 저장 노드가 형성될 위치에 제 2 절연층의 측벽으로 둘러싸인 개방 창을 형성한 다음, 저항변화 물질을 증착하고 비등방성으로 식각하여 개방 창의 측벽에 저항변화 물질 스페이서가 형성되도록 하고, 이어 저항변화 물질 스페이서 상에 상부전극을 형성함으로써, 상부전극에 하나의 돌출부만 형성할 수 있게 되어, 동작전압의 산포 문제를 근본적으로 해결함은 물론, 공정조건을 조절함으로써, 상부전극의 돌출부와 하부전극 사이의 적정한 이격 거리를 확보할 수 있고, 상부전극의 돌출부에 의한 전계 집중 효과로 인해 포밍(forming) 전압을 낮출 수 있게 되고, 나아가 포밍 과정이 필요없는 소자 구현도 가능하게 된 효과가 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 의한 저항성 메모리 소자의 제조공정을 보여주는 공정 사시도이다.
도 13 및 도 14는 각각 도 12의 AA선 단면도, BB선 단면도이다.
도 13 및 도 14는 각각 도 12의 AA선 단면도, BB선 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
먼저, 도 1 내지 도 12를 참조하며, 본 발명의 일 실시예에 의한 저항성 메모리 소자의 제조방법에 대하여 설명한다.
우선, 도 1과 같이, 반도체 기판(10)을 준비한다(제 1 단계). 이때, 반도체 기판은 벌크 실리콘 기판일 수 있으나, 반드시 이에 한정되지 아니한다. 반도체 기판(10)에는 도면에 도시되지 않았으나, 각 셀마다 스위칭 소자(다이오드 또는 MOFET)가 먼저 형성될 수 있다.
다음, 도 2와 같이, 상기 반도체 기판(10) 상에 제 1 절연층(20)을 형성한다(제 2 단계). 여기서, 제 1 절연층(20)은 반도체 기판(10)과 후속 공정에서 형성될 하부전극 사이를 절연시키거나, 상기 반도체 기판(10)에 형성되는 스위칭 소자의 일측(예컨대, 스위칭 소자가 MOFET일 경우 소스 또는 드레인)과 하부전극이 연결되며 상하 이격되기 위한 층간절연층의 역할을 하기 위한 것이므로, 산화막(예컨대, TEOS oxide)이나 질화막(nitride) 등 절연성 물질이라면 어떤 것도 사용될 수 있다. 후자와 같이 저장 노드 하부에 스위칭 소자를 형성할 경우에는 상기 스위칭 소자의 일측과 차후 하부전극이 연결되도록 제 1 절연층(20)에 비아홀(미도시) 및 컨택 플러그(미도시)를 형성하고, 다음 단계를 진행한다.
이어, 도 3과 같이, 상기 제 1 절연층(20) 상에 도전성 물질층(30)을 증착하고, 도 4와 같이, 도전성 물질층(30) 상에 제 1 마스크 패턴(42)을 형성하고 이를 통해 식각하여, 도 5와 같이, 하부전극(32)을 형성한다(제 3 단계).
여기서, 하부전극(32)을 형성하기 위한 도전성 물질은 후술할 상부전극 물질과 마찬가지로, 공지의 RRAM 전극 물질, 예컨대 Pt, Ni, W, Au, Ag, Cu, Ti, Al, TiN, TaN 및 Zn로 이루어진 군 중 어느 하나로 형성할 수 있다.
그리고, 제 1 마스크 패턴(42)은, 도 4와 같이, 하부전극(32)이 어느 특정 방향(예컨대, x 방향)으로 형성되도록 함이 바람직하다.
이후, 도 6과 같이, 상기 기판 전면에 제 1 절연층(20)과 동일 또는 유사한 물질로 제 2 절연층(50)을 증착하고, 도 8과 같이, 식각하여 각 셀마다 상기 하부전극(32)이 드러나도록 측벽(51)으로 둘러싸인 개방 창(52)을 형성한다(제 4 단계).
여기서, 개방 창(52)은, 도 7과 같이, 제 2 절연층(50) 상에 제 2 마스크 패턴(44)을 형성하고, 이를 통해 하부전극(32)이 드러나도록 제 2 절연층(50)을 식각하여 형성한다(도 8 참조). 이때, 제 2 마스크 패턴(44) 및 개방 창(52)의 모양은, 도 7 및 도 8과 같이, 사각형일 수 있으나, 이에 제한되지 아니하고 원형 또는 다각형일 수도 있다.
그리고, 개방 창(52)의 개구 크기(원형일 경우 직경, 사각형일 경우 마주보는 변 사이 거리)는 측벽(51) 높이의 2배보다 작도록 하여, 후속 스페이서 형성 공정시 개방 창(52)의 바닥에 하부전극(32)이 드러나지 않도록 함이 바람직하다.
즉, 개방 창(52)의 개구 크기가 측벽(51) 높이의 2배보다 크게 되면, 후속공정에서 저항변화 물질 증착후 비등방성 식각시 개방 창(52)의 바닥에 하부전극(32)이 드러나게 되어 상부전극과 만나게 되는 문제점이 있다.
보다 구체적인 개방 창(52)의 개구 크기와 측벽(51) 높이 관계는 상부전극의 돌출부와 하부전극 사이의 바람직한 이격 거리, 식각 조건 및 소자 크기 등을 고려하여 결정될 수 있다.
그리고, 개방 창(52)의 개구 크기는 제 2 마스크 패턴(44)으로, 측벽(51) 높이는 제 2 절연층(50)의 증착 두께로 각각 조절할 수 있다.
이어, 도 9와 같이, 상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창(52)의 측벽(51)에 상기 저항변화 물질로 측벽 스페이서(60)를 형성한다(제 5 단계).
이때, 저항변화 물질은 개방 창(52) 상부에 일부 남아 있을 수도 있으나, 도 9와 같이, 개방 창(52) 내부만 측벽 스페이서(60)가 채워진 형태로 형성됨이 바람직하다. 그리고, 개방 창(52)의 개구 크기가 측벽(51) 높이의 2배보다 작도록 형성될 때, 상기 저항변화 물질의 증착은 상기 개방 창(52)의 측벽(51) 높이보다 두껍게 형성되도록 하여, 비등방 식각시, 도 9와 같이, 개방 창(52) 상부가 드러나더라도 개방 창(52) 바닥에 하부전극(32)이 드러나지 않도록 함이 바람직하다.
상기 저항변화 물질은, 공지로 알려진 바와 같이, SixOy, NbxOy, TixOy, VxOy, AlxOy, GexOy, ZnxOy, HfxOy 및 NiOx와 같은 2원계 산화물, SrTiOx 및 SrZrOx와 같은 3원계 산화물 또는 Pr1-XCrXMnO3(PCMO)와 같은 4원계 산화물로 형성할 수 있다.
상기와 같이, 제 2 절연층(50)을 식각하여 소정의 높이를 갖는 측벽(51)으로 둘러싸인 개방 창(52)을 형성하고, 기판 전면에 상기 저항변화 물질을 일정 두께로 증착하고 비등방성으로 식각 함으로써, 각 셀의 저장 노드마다 가운데 하나의 오목 홈을 갖는 저항변화층을 균일하게 형성할 수 있게 된다.
이후, 도 10과 같이, 상기 기판 전면에 도전성 물질층(70)을 증착하고, 도 11과 같이, 상기 제 1 마스크 패턴(42)과 수직한 방향(예컨대, y 축 방향)으로 제 3 마스크 패턴(46)을 형성한 다음, 이를 통해 도전성 물질층(70)을 식각하여, 도 12와 같이, 상기 측벽 스페이서(60) 위로 상부전극(72)을 형성한다(제 6 단계).
도 13은 도 12의 AA선 단면도를, 도 14는 도 12의 BB선 단면도를 각각 나타내는데, 이를 통해 알 수 있는 바와 같이, 상기 실시예에 의하여 제조된 저항성 메모리 소자는 반도체 기판(10) 상에 형성된 제 1 절연층(20); 상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극(32); 상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극(32)의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창(52); 상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서(60); 및 상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부(71)를 갖는 상부전극(72)을 포함하여 구성된다.
상기와 같이 구성됨으로써, 상부전극(72)의 돌출부에 전계가 집중되어 포밍(forming) 전압을 낮출 수 있고, 셀 간 및 스위칭시 동작전압의 산포 문제를 해결할 수 있음은 물론, 반복적인 쓰기/지우기를 하더라도 전류 경로가 상부전극(72)의 돌출부와 하부전극(32) 사이에 형성하게 되므로 소자의 신뢰성을 크게 개선할 수 있다.
10: 반도체 기판
20: 제 1 절연층
30, 70: 전도성 물질층
32: 하부전극
42, 44, 46: 식각 마스크 패턴
50: 제 2 절연층
51: 제 2 절연층으로 형성된 측벽
52: 개방 창
60: 저항변화 물질 스페이서
71: 돌출부
72: 상부전극
20: 제 1 절연층
30, 70: 전도성 물질층
32: 하부전극
42, 44, 46: 식각 마스크 패턴
50: 제 2 절연층
51: 제 2 절연층으로 형성된 측벽
52: 개방 창
60: 저항변화 물질 스페이서
71: 돌출부
72: 상부전극
Claims (9)
- 반도체 기판을 준비하는 제 1 단계;
상기 반도체 기판 상에 제 1 절연층을 형성하는 제 2 단계;
상기 제 1 절연층 상에 도전성 물질층을 증착하고 식각하여 하부전극을 형성하는 제 3 단계;
상기 기판 전면에 제 2 절연층을 증착하고 식각하여 각 셀마다 상기 하부전극이 드러나도록 측벽으로 둘러싸인 개방 창을 형성하는 제 4 단계;
상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창의 바닥에 상기 하부전극이 드러나지 않도록 하면서 상기 개방 창의 측벽에 상기 저항변화 물질로 측벽 스페이서를 형성하는 제 5 단계; 및
상기 기판 전면에 도전성 물질층을 증착하고 식각하여 상기 측벽 스페이서 위에서 상기 하부전극을 향하여 뾰족한 돌출부를 갖는 상부전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항에 있어서,
상기 반도체 기판은 벌크 실리콘 기판이고,
상기 제 1 절연층과 상기 제 2 절연층은 산화막 또는 질화막으로 형성되고,
상기 개방 창은 원형 또는 다각형 형상인 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 2 항에 있어서,
상기 상부전극은 상기 하부전극 상에서 서로 교차하도록 형성되고,
상기 상부전극과 상기 하부전극이 교차 되는 사이에 상기 측벽 스페이서가 형성되는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 개방 창의 크기는 상기 측벽 높이의 2배보다 작도록 형성되고,
상기 저항변화 물질의 증착은 상기 개방 창의 측벽 높이보다 두껍게 하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 4 항에 있어서,
상기 제 1 단계와 상기 제 2 단계 사이에는 상기 반도체 기판에 스위칭 소자를 형성하는 단계가 더 포함되고,
상기 제 2 단계와 상기 제 3 단계 사이에는 상기 스위칭 소자의 일측과 상기 하부전극이 연결되도록 상기 제 1 절연층에 비아홀 및 컨택 플러그를 형성하는 단계가 더 포함된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항의 제조방법으로 제조된 저항성 메모리 소자로서,
반도체 기판 상에 형성된 제 1 절연층;
상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극;
상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창;
상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서; 및
상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부를 갖는 상부전극을 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자.
- 제 6 항에 있어서,
상기 반도체 기판은 벌크 실리콘 기판이고,
상기 제 1 절연층과 상기 제 2 절연층은 산화막 또는 질화막으로 형성되고,
상기 개방 창은 원형 또는 다각형 형상인 것을 특징으로 하는 저항성 메모리 소자.
- 제 6 항 또는 제 7 항에 있어서,
상기 개방 창의 크기는 상기 측벽 높이의 2배보다 작은 것을 특징으로 하는 저항성 메모리 소자.
- 제 8 항에 있어서,
상기 저항변화 물질 스페이서는 상기 상부전극과 상기 하부전극이 교차 되는 사이에만 형성되는 것을 특징으로 하는 저항성 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110064390A KR101263309B1 (ko) | 2011-06-30 | 2011-06-30 | 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110064390A KR101263309B1 (ko) | 2011-06-30 | 2011-06-30 | 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130007210A KR20130007210A (ko) | 2013-01-18 |
| KR101263309B1 true KR101263309B1 (ko) | 2013-05-10 |
Family
ID=47837824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110064390A KR101263309B1 (ko) | 2011-06-30 | 2011-06-30 | 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101263309B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768381B2 (en) | 2014-10-14 | 2017-09-19 | Seoul National University R&Db Foundation | Resistive random access memory device having a nano-scale tip, memory array using the same and fabrication method thereof |
| US10902912B2 (en) | 2019-06-12 | 2021-01-26 | International Business Machines Corporation | Electrochemical switching device with protective encapsulation |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101757843B1 (ko) | 2015-06-12 | 2017-07-14 | 조재희 | 헤드폰용 유체 분사장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764343B1 (ko) * | 2006-09-22 | 2007-10-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
-
2011
- 2011-06-30 KR KR1020110064390A patent/KR101263309B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764343B1 (ko) * | 2006-09-22 | 2007-10-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768381B2 (en) | 2014-10-14 | 2017-09-19 | Seoul National University R&Db Foundation | Resistive random access memory device having a nano-scale tip, memory array using the same and fabrication method thereof |
| US10902912B2 (en) | 2019-06-12 | 2021-01-26 | International Business Machines Corporation | Electrochemical switching device with protective encapsulation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130007210A (ko) | 2013-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI743745B (zh) | 三維記憶體裝置之架構及其相關之方法 | |
| US10224372B2 (en) | Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof | |
| TWI750695B (zh) | 用於記憶體裝置之分割柱架構 | |
| US10290681B2 (en) | Array of hole-type surround gate vertical field effect transistors and method of making thereof | |
| KR101066733B1 (ko) | 메모리 디바이스들 및 그 형성 방법들 | |
| TWI748517B (zh) | 具有分裂的支柱架構之記憶體裝置 | |
| US9373664B2 (en) | Variable resistance memory devices and methods of manufacturing the same | |
| US11456333B2 (en) | Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof | |
| US20070295948A1 (en) | Nonvolatile memory cell with concentric phase change material formed around a pillar arrangement | |
| KR20150127603A (ko) | 트렌치 형상 하부 전극을 구비한 저항성 메모리 셀 | |
| KR101623854B1 (ko) | 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 | |
| CN104282833B (zh) | 阻变存储器件及其制造方法 | |
| KR101884063B1 (ko) | 전기 도금된 상 변화 스위치 | |
| US20240237365A1 (en) | Method for manufacturing a memory device and memory device manufactured through the same method | |
| CN103022348B (zh) | 相变存储器及其形成方法 | |
| KR101263309B1 (ko) | 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 | |
| US20160072059A1 (en) | Phase-change memory device having phase-change region divided into multi layers and operating method thereof | |
| CN111584495B (zh) | 电阻式随机存取存储器及其制造方法 | |
| KR20210087092A (ko) | 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 | |
| KR101375773B1 (ko) | 선택 소자가 필요없는 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| KR101418051B1 (ko) | 공통 선택소자를 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법 | |
| CN106960848B (zh) | 分离栅快闪存储单元互连的制作方法 | |
| CN112802870A (zh) | 电阻式随机存取存储器装置及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160128 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170421 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180425 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190902 Year of fee payment: 7 |