KR20130007210A - 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자 - Google Patents
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Abstract
본 발명은 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자에 관한 것으로, 더욱 상세하게는 각 셀당 상부전극이 하부전극을 향하여 하나의 뾰족한 돌출부를 갖도록 측벽 및 스페이서 공정을 이용하여 저항성 메모리 소자를 제조하는 방법과 이에 의하여 제조된 저항성 메모리 소자에 관한 것이다.
Description
본 발명은 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자에 관한 것으로, 더욱 상세하게는 각 셀당 상부전극이 하부전극을 향하여 하나의 뾰족한 돌출부를 갖도록 측벽 및 스페이서 공정을 이용하여 저항성 메모리 소자를 제조하는 방법과 이에 의하여 제조된 저항성 메모리 소자에 관한 것이다.
공정 기술의 발전이나 3차원 구조의 소자 개발을 통해 플래시 메모리 소자의 집적도 향상이 꾸준히 이어져 오고 있으나 물리적인 한계가 점점 나타나고 있다.
최근에는 꾸준한 집적도 증가를 위해 차세대 메모리 소자들이 후보군들로 각광을 받고 있다. 그 중에 저항성 메모리 소자(Resistive Random Access Memory device: RRAM)는 빠른 스위칭 속도, 낮은 전력 소모, 고집적화가 용이한 구조적인 특징 등이 있어 많은 연구가 진행되고 있는 상황이다.
저항성 메모리 소자는 상, 하부 전극 양단에 전압을 인가했을 때 사이에 있는 저항변화층의 저항이 바뀌는 성질을 이용하여 데이터를 저장하는데, 이러한 저항 변화는 전류가 잘 흐를 수 있는 길(Conductive Filament Path)을 만들었다가 다시 끊음으로써 일어난다. 하지만, 반복적으로 높은 저항 상태와 낮은 저항 상태로 변화시킬 때 균일한 산포를 가지면서 동작하는 것이 어렵기 때문에 데이터 저장 능력(retention), 반복적인 쓰기/지우기 능력(endurance)과 같은 신뢰성 문제가 야기되고 있다.
이러한 저항성 메모리 소자의 신뢰성 문제를 해결하고자 다양한 연구들이 진행되고 있는데, 그 중에 대한민국 공개특허 제10-2008-0048757호가 있다. 상기 공개특허에 의하면, 저항변화층의 입계(grain boundary)를 따라 홈이 형성되도록 하고 상기 홈을 채우며 상부전극을 형성하여 상부전극에 돌출부가 형성되도록 함으로써, 돌출부에 전계가 집중되도록 하여 재현성 있는 전류 경로가 형성되도록 하고, 이로써 소자의 신뢰성을 개선하고자 한다.
그러나, 상기 공개특허에서는 저항변화층의 표면을 화학적으로 식각하여 표면에 홈을 형성하므로, 표면으로 노출된 입계의 수만큼의 홈이 다수개 형성되어 상부전극에는 하부전극을 향하여 다수개의 돌출부를 갖게 되고, 이로 인해 동작전압의 산포 문제가 발생 되는 문제점이 있다. 또한, 홈이 3차원의 한 점으로 형성되는 것이 아니라, 2차원의 입계 면을 따라 형성되기 때문에 재현성 있는 전류 경로가 형성되지 않을 가능성이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 제안된 것으로, 측벽과 스페이서 형성 공정을 통하여 각 셀당 상부전극에 하나의 돌출부가 하부전극을 향하도록 형성하는 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저항성 메모리 소자의 제조방법은 반도체 기판을 준비하는 제 1 단계; 상기 반도체 기판 상에 제 1 절연층을 형성하는 제 2 단계; 상기 제 1 절연층 상에 도전성 물질층을 증착하고 식각하여 하부전극을 형성하는 제 3 단계; 상기 기판 전면에 제 2 절연층을 증착하고 식각하여 각 셀마다 상기 하부전극이 드러나도록 측벽으로 둘러싸인 개방 창을 형성하는 제 4 단계; 상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창의 측벽에 상기 저항변화 물질로 측벽 스페이서를 형성하는 제 5 단계; 및 상기 기판 전면에 도전성 물질층을 증착하고 식각하여 상기 측벽 스페이서 위로 상부전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 한다.
그리고, 상기 제조방법으로 제조된 저항성 메모리 소자는, 반도체 기판 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극; 상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창; 상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서; 및 상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부를 갖는 상부전극을 포함하여 구성된 것을 특징으로 한다.
본 발명은 각 셀의 저장 노드가 형성될 위치에 제 2 절연층의 측벽으로 둘러싸인 개방 창을 형성한 다음, 저항변화 물질을 증착하고 비등방성으로 식각하여 개방 창의 측벽에 저항변화 물질 스페이서가 형성되도록 하고, 이어 저항변화 물질 스페이서 상에 상부전극을 형성함으로써, 상부전극에 하나의 돌출부만 형성할 수 있게 되어, 동작전압의 산포 문제를 근본적으로 해결함은 물론, 공정조건을 조절함으로써, 상부전극의 돌출부와 하부전극 사이의 적정한 이격 거리를 확보할 수 있고, 상부전극의 돌출부에 의한 전계 집중 효과로 인해 포밍(forming) 전압을 낮출 수 있게 되고, 나아가 포밍 과정이 필요없는 소자 구현도 가능하게 된 효과가 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 의한 저항성 메모리 소자의 제조공정을 보여주는 공정 사시도이다.
도 13 및 도 14는 각각 도 12의 AA선 단면도, BB선 단면도이다.
도 13 및 도 14는 각각 도 12의 AA선 단면도, BB선 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
먼저, 도 1 내지 도 12를 참조하며, 본 발명의 일 실시예에 의한 저항성 메모리 소자의 제조방법에 대하여 설명한다.
우선, 도 1과 같이, 반도체 기판(10)을 준비한다(제 1 단계). 이때, 반도체 기판은 벌크 실리콘 기판일 수 있으나, 반드시 이에 한정되지 아니한다. 반도체 기판(10)에는 도면에 도시되지 않았으나, 각 셀마다 스위칭 소자(다이오드 또는 MOFET)가 먼저 형성될 수 있다.
다음, 도 2와 같이, 상기 반도체 기판(10) 상에 제 1 절연층(20)을 형성한다(제 2 단계). 여기서, 제 1 절연층(20)은 반도체 기판(10)과 후속 공정에서 형성될 하부전극 사이를 절연시키거나, 상기 반도체 기판(10)에 형성되는 스위칭 소자의 일측(예컨대, 스위칭 소자가 MOFET일 경우 소스 또는 드레인)과 하부전극이 연결되며 상하 이격되기 위한 층간절연층의 역할을 하기 위한 것이므로, 산화막(예컨대, TEOS oxide)이나 질화막(nitride) 등 절연성 물질이라면 어떤 것도 사용될 수 있다. 후자와 같이 저장 노드 하부에 스위칭 소자를 형성할 경우에는 상기 스위칭 소자의 일측과 차후 하부전극이 연결되도록 제 1 절연층(20)에 비아홀(미도시) 및 컨택 플러그(미도시)를 형성하고, 다음 단계를 진행한다.
이어, 도 3과 같이, 상기 제 1 절연층(20) 상에 도전성 물질층(30)을 증착하고, 도 4와 같이, 도전성 물질층(30) 상에 제 1 마스크 패턴(42)을 형성하고 이를 통해 식각하여, 도 5와 같이, 하부전극(32)을 형성한다(제 3 단계).
여기서, 하부전극(32)을 형성하기 위한 도전성 물질은 후술할 상부전극 물질과 마찬가지로, 공지의 RRAM 전극 물질, 예컨대 Pt, Ni, W, Au, Ag, Cu, Ti, Al, TiN, TaN 및 Zn로 이루어진 군 중 어느 하나로 형성할 수 있다.
그리고, 제 1 마스크 패턴(42)은, 도 4와 같이, 하부전극(32)이 어느 특정 방향(예컨대, x 방향)으로 형성되도록 함이 바람직하다.
이후, 도 6과 같이, 상기 기판 전면에 제 1 절연층(20)과 동일 또는 유사한 물질로 제 2 절연층(50)을 증착하고, 도 8과 같이, 식각하여 각 셀마다 상기 하부전극(32)이 드러나도록 측벽(51)으로 둘러싸인 개방 창(52)을 형성한다(제 4 단계).
여기서, 개방 창(52)은, 도 7과 같이, 제 2 절연층(50) 상에 제 2 마스크 패턴(44)을 형성하고, 이를 통해 하부전극(32)이 드러나도록 제 2 절연층(50)을 식각하여 형성한다(도 8 참조). 이때, 제 2 마스크 패턴(44) 및 개방 창(52)의 모양은, 도 7 및 도 8과 같이, 사각형일 수 있으나, 이에 제한되지 아니하고 원형 또는 다각형일 수도 있다.
그리고, 개방 창(52)의 개구 크기(원형일 경우 직경, 사각형일 경우 마주보는 변 사이 거리)는 측벽(51) 높이의 2배보다 작도록 하여, 후속 스페이서 형성 공정시 개방 창(52)의 바닥에 하부전극(32)이 드러나지 않도록 함이 바람직하다.
즉, 개방 창(52)의 개구 크기가 측벽(51) 높이의 2배보다 크게 되면, 후속공정에서 저항변화 물질 증착후 비등방성 식각시 개방 창(52)의 바닥에 하부전극(32)이 드러나게 되어 상부전극과 만나게 되는 문제점이 있다.
보다 구체적인 개방 창(52)의 개구 크기와 측벽(51) 높이 관계는 상부전극의 돌출부와 하부전극 사이의 바람직한 이격 거리, 식각 조건 및 소자 크기 등을 고려하여 결정될 수 있다.
그리고, 개방 창(52)의 개구 크기는 제 2 마스크 패턴(44)으로, 측벽(51) 높이는 제 2 절연층(50)의 증착 두께로 각각 조절할 수 있다.
이어, 도 9와 같이, 상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창(52)의 측벽(51)에 상기 저항변화 물질로 측벽 스페이서(60)를 형성한다(제 5 단계).
이때, 저항변화 물질은 개방 창(52) 상부에 일부 남아 있을 수도 있으나, 도 9와 같이, 개방 창(52) 내부만 측벽 스페이서(60)가 채워진 형태로 형성됨이 바람직하다. 그리고, 개방 창(52)의 개구 크기가 측벽(51) 높이의 2배보다 작도록 형성될 때, 상기 저항변화 물질의 증착은 상기 개방 창(52)의 측벽(51) 높이보다 두껍게 형성되도록 하여, 비등방 식각시, 도 9와 같이, 개방 창(52) 상부가 드러나더라도 개방 창(52) 바닥에 하부전극(32)이 드러나지 않도록 함이 바람직하다.
상기 저항변화 물질은, 공지로 알려진 바와 같이, SixOy, NbxOy, TixOy, VxOy, AlxOy, GexOy, ZnxOy, HfxOy 및 NiOx와 같은 2원계 산화물, SrTiOx 및 SrZrOx와 같은 3원계 산화물 또는 Pr1-XCrXMnO3(PCMO)와 같은 4원계 산화물로 형성할 수 있다.
상기와 같이, 제 2 절연층(50)을 식각하여 소정의 높이를 갖는 측벽(51)으로 둘러싸인 개방 창(52)을 형성하고, 기판 전면에 상기 저항변화 물질을 일정 두께로 증착하고 비등방성으로 식각 함으로써, 각 셀의 저장 노드마다 가운데 하나의 오목 홈을 갖는 저항변화층을 균일하게 형성할 수 있게 된다.
이후, 도 10과 같이, 상기 기판 전면에 도전성 물질층(70)을 증착하고, 도 11과 같이, 상기 제 1 마스크 패턴(42)과 수직한 방향(예컨대, y 축 방향)으로 제 3 마스크 패턴(46)을 형성한 다음, 이를 통해 도전성 물질층(70)을 식각하여, 도 12와 같이, 상기 측벽 스페이서(60) 위로 상부전극(72)을 형성한다(제 6 단계).
도 13은 도 12의 AA선 단면도를, 도 14는 도 12의 BB선 단면도를 각각 나타내는데, 이를 통해 알 수 있는 바와 같이, 상기 실시예에 의하여 제조된 저항성 메모리 소자는 반도체 기판(10) 상에 형성된 제 1 절연층(20); 상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극(32); 상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극(32)의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창(52); 상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서(60); 및 상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부(71)를 갖는 상부전극(72)을 포함하여 구성된다.
상기와 같이 구성됨으로써, 상부전극(72)의 돌출부에 전계가 집중되어 포밍(forming) 전압을 낮출 수 있고, 셀 간 및 스위칭시 동작전압의 산포 문제를 해결할 수 있음은 물론, 반복적인 쓰기/지우기를 하더라도 전류 경로가 상부전극(72)의 돌출부와 하부전극(32) 사이에 형성하게 되므로 소자의 신뢰성을 크게 개선할 수 있다.
10: 반도체 기판
20: 제 1 절연층
30, 70: 전도성 물질층
32: 하부전극
42, 44, 46: 식각 마스크 패턴
50: 제 2 절연층
51: 제 2 절연층으로 형성된 측벽
52: 개방 창
60: 저항변화 물질 스페이서
71: 돌출부
72: 상부전극
20: 제 1 절연층
30, 70: 전도성 물질층
32: 하부전극
42, 44, 46: 식각 마스크 패턴
50: 제 2 절연층
51: 제 2 절연층으로 형성된 측벽
52: 개방 창
60: 저항변화 물질 스페이서
71: 돌출부
72: 상부전극
Claims (9)
- 반도체 기판을 준비하는 제 1 단계;
상기 반도체 기판 상에 제 1 절연층을 형성하는 제 2 단계;
상기 제 1 절연층 상에 도전성 물질층을 증착하고 식각하여 하부전극을 형성하는 제 3 단계;
상기 기판 전면에 제 2 절연층을 증착하고 식각하여 각 셀마다 상기 하부전극이 드러나도록 측벽으로 둘러싸인 개방 창을 형성하는 제 4 단계;
상기 기판 전면에 저항변화 물질을 증착하고 비등방성으로 식각하여 상기 개방 창의 측벽에 상기 저항변화 물질로 측벽 스페이서를 형성하는 제 5 단계; 및
상기 기판 전면에 도전성 물질층을 증착하고 식각하여 상기 측벽 스페이서 위로 상부전극을 형성하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항에 있어서,
상기 반도체 기판은 벌크 실리콘 기판이고,
상기 제 1 절연층과 상기 제 2 절연층은 산화막 또는 질화막으로 형성되고,
상기 개방 창은 원형 또는 다각형 형상인 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 2 항에 있어서,
상기 상부전극은 상기 하부전극 상에서 서로 교차하도록 형성되고,
상기 상부전극과 상기 하부전극이 교차 되는 사이에 상기 측벽 스페이서가 형성되는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 개방 창의 크기는 상기 측벽 높이의 2배보다 작도록 형성되고,
상기 저항변화 물질의 증착은 상기 개방 창의 측벽 높이보다 두껍게 하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 4 항에 있어서,
상기 제 1 단계와 상기 제 2 단계 사이에는 상기 반도체 기판에 스위칭 소자를 형성하는 단계가 더 포함되고,
상기 제 2 단계와 상기 제 3 단계 사이에는 상기 스위칭 소자의 일측과 상기 하부전극이 연결되도록 상기 제 1 절연층에 비아홀 및 컨택 플러그를 형성하는 단계가 더 포함된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 1 항의 제조방법으로 제조된 저항성 메모리 소자로서,
반도체 기판 상에 형성된 제 1 절연층;
상기 제 1 절연층 상에 제 1 방향으로 형성된 하부전극;
상기 제 1 절연층 및 상기 하부전극 상에 제 2 절연층이 적층되고 식각되어 상기 하부전극의 일부가 드러나도록 소정의 측벽으로 둘러싸인 개방 창;
상기 개방 창을 채우며 상기 측벽에 형성된 저항변화 물질 스페이서; 및
상기 저항변화 물질 스페이서 상에 상기 하부전극과 교차하는 제 2 방향으로 형성되며 상기 하부전극을 향하여 점차 뾰족해지는 하나의 돌출부를 갖는 상부전극을 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자.
- 제 6 항에 있어서,
상기 반도체 기판은 벌크 실리콘 기판이고,
상기 제 1 절연층과 상기 제 2 절연층은 산화막 또는 질화막으로 형성되고,
상기 개방 창은 원형 또는 다각형 형상인 것을 특징으로 하는 저항성 메모리 소자.
- 제 6 항 또는 제 7 항에 있어서,
상기 개방 창의 크기는 상기 측벽 높이의 2배보다 작은 것을 특징으로 하는 저항성 메모리 소자.
- 제 8 항에 있어서,
상기 저항변화 물질 스페이서는 상기 상부전극과 상기 하부전극이 교차 되는 사이에만 형성되는 것을 특징으로 하는 저항성 메모리 소자.
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-
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