KR20010003654A - 계면 치밀화를 위한 실리콘질화막 형성방법 및 그를 이용한 메모리소자 제조방법 - Google Patents

Abstract

본 발명은 층간절연막 상에 글루층, 베리어메탈층 및 비트라인용 텅스텐층을 차례로 적층하는 제1단계; 상기 텅스텐층 상에 화학기상증착에 의해 제1실리콘질화막을 증착하되, 정조성(Stoichiometric Composition)에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제1실리콘질화막을 증착하는 제2단계; 포토리소그래피 및 식각 공정을 통해 상기 층간절연막 상에 적층된 박막들을 패터닝하는 제3단계; 상기 제3단계가 완료된 결과물 상에 화학기상증착에 의해 제2실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제2실리콘질화막을 증착하는 제4단계; 상기 제2실리콘질화막을 전면 건식 식각하는 제5단계; 및 상기 제5단계가 완료된 결과물을 질소를 포함하는 가스 분위기에서 열처리하여 상기 제1 및 제2 실리콘질화막을 정조성을 갖는 실리콘질화막으로 형성하는 제6단계를 포함하여 이루어짐을 특징으로 하는, 텅스텐 비트라인을 갖는 반도체메모리소자 제조방법에 관한 것으로, 본 발명은 실리콘질화막과 타물질간의 계면 특성 향상에 의해 산화 확산 통로의 발생을 억제시키므로써, 종래의 방법에서 나타나는 텅스텐 비트라인의 산화 및 리프팅 현상을 억제할 수 있다.

Description

계면 치밀화를 위한 실리콘질화막 형성방법 및 그를 이용한 메모리소자 제조방법{Method for forming silicon nitride layers and method for fabricating memory device using the same}

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 실리콘질화막 형성방법 및 그를 사용한 차세대 반도체메모리소자 제조방법에 관한 것이다.

잘 알려진 바와같이 256Mb(mega bit)급 이상의 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 같은 초고집적 반도체메모리소자에서는 회로선폭을 0.15㎛∼0.13㎛로 구현하는 것이 바람직한 바, 이를 위한 노력이 계속 진행중이며, 아울러 미세해지는 선폭에 의한 속도 지연을 방지하기 위하여 차세대 DRAM의 워드라인 및 비트라인등을 폴리실리콘막 대신에 금속막으로 구현하는 기술이 꾸준히 연구되고 있다.

도1a 내지 도1c는 이러한 요구사항에 따라 제안된 종래기술에 따른 텅스텐 비트라인 제조 공정을 나타내는 것이다.

후속 설명에서 상세하게 설명되겠지만, 텅스텐 비트라인을 적용하는 차세대 반도체소자 제조 공정에는 실리콘질화막(Si₃N₄)이 비트라인을 감싸는 구조를 갖는다. 이러한 실리콘질화막(Si₃N₄)은 반도체 제조 공정시, 소자분리공정시의 산화억제층, 노광공정시의 난방사방지층, 자기정렬콘택시의 식각정지층, 절연층 등 반도체소자 제조에 필요한 여러 공정에 널리 사용되고 있으나, 이러한 실리콘질화막은 다른 물질과의 열팽창계수 차이로 인해 그와 접하는 다른 물질과의 계면 특성이 매우 좋지 않다.

그럼, 도1a 내지 도1c를 참조하여 종래기술에 따른 텅스텐 비트라인 제조 공정을 간략히 살펴보고, 실리콘질화막과 타물질층 간의 계면 특성에 대해 살펴보도록 한다.

먼저, 도1a에 도시된 바와 같이, 예컨대 산화물과 같은 층간절연막(1) 상에 글루층(glue layer)인 타이타늄(Ti)층(2), 베리어메탈(barrier metal)층인 타이타늄질화물(TiN)층(3), 비트라인용 텅스텐(W)층(4), 그리고 난방사방지 등의 원활한 포토리소그래피(photolithography) 공정 및 식각 공정을 위한, 실리콘산화질화물(SiON)층(5) 및 실리콘질화물층(6)을 증착한다. 이어서, 도1b에 도시된 바와 같이, 포토리소그래피 및 식각 공정을 통해 비트라인 패턴을 형성한 다음, 스페이스용 실리콘질화물층(7)을 증착한다. 그리고, 도1c에 도시된 바와 같이, 실리콘질화물층(7)을 전면 건식 식각하여 비트라인 패턴 측벽에 스페이서를 형성하고 제2층간절연막(8) 형성 등 후속 공정을 진행한다.

이와 같이 실리콘질화물로 덮힌 스페이스형 비트라인 패턴이 형성 완료된 후, 후속 공정으로는 커패시터 제조 공정이 따르게 되는데, 특히 800℃ 이상의 열공정이 산소 분위기에서 진행될 경우, 텅스텐 비트라인의 산화와 패턴의 리프팅(Lifting) 현상이 일어나, 후속 공정 진행을 어렵게 한다.

이는 실리콘질화막과 다른 물질들간의 열팽창 계수 차이에 기인한 산소 확산 통로가 형성되고 그 통로를 통해서 확산된 산소가 텅스텐과 산화 반응을 일으킴으로써 발생하는 것이므로 이에 대한 대책이 요구되고 있는 실정이다. 특히 텅스텐으로의 산소 확산 통로는 텅스텐 상부의 실리콘질화물(6)과 텅스텐 측벽의 실리콘질화물(7) 사이의 계면(7a)과, 층간절연막(1)과 실리콘질화물(7) 바닥 사이의 계면(7b)이 된다.

이상에서 설명한 바와같이, 실리콘질화막은 타 물질과의 계면 특성이 매우 좋지 않기 때문에, 실리콘질화물을 적용한 반도체소자 제조 공정에서 여러문제가 나타나게 되는바, 실리콘질화막과 타 물질 간의 계면 치밀화를 위한 실리콘질화막 형성방법이 절실히 요구되고 있는 실정이며, 아울러 차세대 반도체메모리소자의 텅스텐 비트라인 제조 공정에 상기 실리콘질화막을 적용함에 있어 텅스텐 비트라인의 산화 또는 리프트 현상 등을 방지하기 위한 공정이 필요시 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 질화막과 타 물질층 간의 계면 특성 향상을 위한 질화막 형성방법을 제공하고자 하는데 그 목적이 있다.

또한 본 발명의 다른 목적은 상기 본 발명의 질화막 형성방법을 이용하여 텅스텐 비트라인의 산화 및 리프트 현상을 억제할 수 있는 차세대 메모리소자 제조방법을 제공하는데 있다.

도1a 내지 도1c는 종래기술에 따른 텅스텐 비트라인 구조의 반도체메모리소자 제조 공정을 보여주는 단면도,

도2a 내지 도2e는 본 발명의 일실시예에 따른 텅스텐 비트라인 구조의 반도체메모리소자 제조 공정을 보여주는 단면도.

* 도면의 주요부분에 대한 부호의 설명

21, 28 : 층간절연막 22 : 타이타늄층

23 : 타이타늄질화층 24 : 텅스텐층

25 : 실리콘산화질화층 26 : 실리콘질화층(SiN_x)

27 : 스페이서용실리콘질화층(SiN_x) 260, 270 : 실리콘질화층(Si₃N₄)

상기 목적을 달성하기 위하여 본 발명의 실리콘질화막 형성방법은, 반도체소자 제조공정에서의 실리콘질화막 형성방법에 있어서, 소정 공정이 완료된 결과물 상에 화학기상증착에 의해 실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 실리콘질화막을 증착하는 제1단계; 및 상기 제1단계가 완료된 결과물을 질소를 포함하는 가스 분위기에서 열처리하여 상기 실리콘질화막을 정조성을 갖는 실리콘질화막으로 형성하는 제2단계를 포함하여 이루어짐을 특징으로 한다.

또한, 상기 목적을 달성하기 위하여 본 발명의 반도체메모리소자 제조방법은, 층간절연막 상에 글루층, 베리어메탈층 및 비트라인용 텅스텐층을 차례로 적층하는 제1단계; 상기 텅스텐층 상에 화학기상증착에 의해 제1실리콘질화막을 증착하되, 정조성(Stoichiometric Composition)에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제1실리콘질화막을 증착하는 제2단계; 포토리소그래피 및 식각 공정을 통해 상기 층간절연막 상에 적층된 박막들을 패터닝하는 제3단계; 상기 제3단계가 완료된 결과물 상에 화학기상증착에 의해 제2실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제2실리콘질화막을 증착하는 제4단계; 상기 제2실리콘질화막을 전면 건식 식각하는 제5단계; 및 상기 제5단계가 완료된 결과물을 질소를 포함하는 가스 분위기에서 열처리하여 상기 제1 및 제2 실리콘질화막을 정조성을 갖는 실리콘질화막으로 형성하는 제6단계를 포함하여 이루어짐을 특징으로 한다.

상기 본 발명의 실리콘질화막 형성방법 및 반도체메모리소자제조방법의 각각에서, 바람직하게, 화학기상증착되는 실리콘질화막은 아래의 화학식1로 표현되는 것을 특징으로 하고, 열처리에 의해 형성되는 실리콘질화막은 Si₃N₄의 화학식으로 표현되는 것을 특징으로 한다.

SiN_x, 단 x는 0.5 내지 1.33

상술한 본 발명은 다음과 같은 특징적 작용효과를 갖는다.

본 발명의 실리콘질화막 형성방법에서는, 증착 및 열처리에 의해 실리콘질화막을 형성하므로써, 열처리시 실리콘질화막내의 여분 실리콘과 분위기 가스내의 질소가 반응하도록 하여 실리콘질화막을 정조성을 갖도록 하는 것뿐만 아니라 실리콘질화막과 타 물질층 간의 계면이 치밀해지도록 하여 실리콘질화막과 타 물질 간의 게면 특성을 향상시킨다.

아울러, 이러한 본 발명의 실리콘질화막 형성방법을 적용하여 텅스텐 비트라인을 갖는 반도체메모리소자를 제조할 경우, 계면 특성 향상에 의해 산화 확산 통로의 발생을 억제시키므로써, 종래의 방법에서 나타나는 텅스텐 비트라인의 산화 및 리프팅 현상을 억제할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명의 일실시예에 따른 텅스텐 비트라인 구조의 반도체메모리소자 제조 공정을 보여주는 단면도이다.

먼저, 도2a에 도시된 바와 같이, 예컨대 산화물과 같은 층간절연막(21) 상에 글루층(glue layer)인 타이타늄층(22), 베리어메탈(barrier metal)층인 타이타늄질화층(23), 비트라인용 텅스텐층(24), 그리고 난방사방지 등의 원활한 포토리소그래피 공정 및 식각 공정을 위한, 실리콘산화질화층(25) 및 실리콘질화물층(26)을 증착한다. 상기 실리콘산화질화층(25)은 생략이 가능하다.

이때, 실리콘질화물층(26)은 저압력화학기상증착(Low Pressure Chemical Vapor Deposition) 또는 플라즈마화학가상증착법(Plasma Chemical Vapor Deposition)에 의해 증착하되, 예컨대 상기 화학식1로 표현되도록 정조성(Stoichiometric Composition)에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 증착한다.

이어서, 도2b에 도시된 바와 같이, 포토리소그래피 및 식각 공정을 통해 비트라인 패턴을 형성한 다음, 스페이스용 실리콘질화층(27)을 증착한다.

이때 역시 상기 실리콘질화층(27)은 저압력화학기상증착 또는 플라즈마화학가상증착에 의해 증착하되, 예컨대 상기 화학식1로 표현되도록 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 증착한다.

그리고, 도2c에 도시된 바와 같이, 상기 실리콘질화층(27)을 전면 건식 식각하여 비트라인 패턴 측벽에 스페이서를 형성한다.

이어서, 도2d에 도시된 바와 같이 질소(N)를 포함하는 가스 분위기에서 열처리하여 상기 실리콘질화막(26, 27)을 각각 Si₃N₄의 화학식으로 표현되는 정조성을 갖는 실리콘질화막(260, 270)으로 형성하여, 실리콘질화막(260, 270)과 타 물질간의 계면을 치밀화시킨다.

이때, 상기 열처리는 노형(Furnace Type) 혹은 급속형(Rapid Thermal Type)으로 실시할 수 있으며, N₂, NH₃및 NF₃중 어느한 가스 분위기 또는 이들의 조합된 가스 분위기 하에서 그리고 500∼1000℃의 온도하에서 30초 내지 120분 동안 실시함이 바람직하다.

이어서, 도2e는 전면에 층간절연막(28)을 형성한 상태로서, 이후의 후속 공정을 진행한다.

후속 공정으로는 커패시터 제조 공정이 따르게 되는데, 특히 800℃ 이상의 열공정이 산소 분위기에서 진행되더라도, 실리콘질화막의 계면은 치밀화되어 있어 산화 확산 통로의 발생을 억제시키므로써, 종래의 방법에서 나타나는 텅스텐 비트라인의 산화 및 리프팅 현상을 억제할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은, 타물질과의 게면 특성이 향상된 실리콘질화막을 형성할 수 있으며, 이를 적용하여 텅스텐 비트라인 구조의 차세대 반도체메모리소자를 제조하면, 후속 산소 분위기의 열공정에서 발생하는 텅스텐 비트라인의 산화 및 리프팅 현상을 억제한다. 이로써 후속 공정을 원활하게 하여 텅스텐 비트라인을 사용하는 차세대 반도체 소자 개발을 가능하게 한다.

Claims (12)

1. 반도체소자 제조공정에서의 실리콘질화막 형성방법에 있어서,

   소정 공정이 완료된 결과물 상에 화학기상증착에 의해 실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 실리콘질화막을 증착하는 제1단계; 및

   상기 제1단계가 완료된 결과물을 질소를 포함하는 가스 분위기에서 열처리하여 상기 실리콘질화막을 정조성을 갖는 실리콘질화막으로 형성하는 제2단계

   를 포함하여 이루어진 실리콘질화막 형성방법.
2. 제1항에 있어서,

   상기 제1단계에서 증착되는 실리콘질화막은 아래의 화학식으로 표현되는 것을 특징으로 하는 실리콘질화막 형성방법.

   SiN_x, 단 x는 0.5 내지 1.33
3. 제1항 또는 제2항에 있어서,

   상기 제2단계에서 형성되는 실리콘질화막은 Si₃N₄의 화학식으로 표현되는 것을 특징으로 하는 실리콘질화막 형성방법.
4. 제1항에 있어서,

   상기 열처리는 N₂, NH₃및 NF₃중 어느한 가스 분위기 또는 또는 이들의 조합된 가스 분위기 하에서 이루어짐을 특징으로 하는 실리콘질화막 형성방법.
5. 제1항 또는 제4항에 있어서,

   열처리는 500∼1000℃의 온도에서 30초 내지 120분 동안 이루어짐을 특징으로 하는 실리콘질화막 형성방법.
6. 반도체메모리소자 제조방법에 있어서,

   층간절연막 상에 글루층, 베리어메탈층 및 비트라인용 텅스텐층을 차례로 적층하는 제1단계;

   상기 텅스텐층 상에 화학기상증착에 의해 제1실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제1실리콘질화막을 증착하는 제2단계;

   포토리소그래피 및 식각 공정을 통해 상기 층간절연막 상에 적층된 박막들을 패터닝하는 제3단계;

   상기 제3단계가 완료된 결과물 상에 화학기상증착에 의해 제2실리콘질화막을 증착하되, 정조성에서의 실리콘 함량보다 상대적으로 많은 실리콘 함량을 갖도록 상기 제2실리콘질화막을 증착하는 제4단계;

   상기 제2실리콘질화막을 전면 건식 식각하는 제5단계; 및

   상기 제5단계가 완료된 결과물을 질소를 포함하는 가스 분위기에서 열처리하여 상기 제1 및 제2 실리콘질화막을 정조성을 갖는 실리콘질화막으로 형성하는 제6단계

   를 포함하여 이루어진 반도체메모리소자 제조방법.
7. 제6항에 있어서,

   상기 제1 및 제2 실리콘질화막은 아래의 화학식으로 표현되는 것을 특징으로 하는 반도체메모리소자 제조방법.

   SiN_x, 단 x는 0.5 내지 1.33
8. 제6항 또는 제7항에 있어서,

   상기 제6단계에서 형성되는 실리콘질화막은 Si₃N₄의 화학식으로 표현되는 것을 특징으로 하는 반도체메모리소자 제조방법.
9. 제6항에 있어서,

   상기 열처리는 N₂, NH₃및 NF₃중 어느한 가스 분위기 또는 또는 이들의 조합된 가스 분위기 하에서 이루어짐을 특징으로 하는 반도체메모리소자 제조방법.
10. 제6항 또는 제9항에 있어서,

    열처리는 500∼1000℃의 온도에서 30초 내지 120분 동안 이루어짐을 특징으로 하는 반도체메모리소자 제조방법.
11. 제6항에 있어서,

    상기 제1 및 제2 실리콘질화막은 저압력화학기상증착(Low Pressure Chemical Vapor Deposition) 또는 플라즈마화학가상증착법(Plasma Chemical Vapor Deposition)에 의해 증착하는 것을 특징으로 하는 반도체메모리소자 제조방법.
12. 제6항에 있어서,

    상기 열처리는 노형(Furnace Type) 혹은 급속형(Rapid Thermal Type)으로 실시함을 특징으로 하는 반도체메모리소자 제조방법.