KR100310103B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 후속 열처리 공정에 대해 안정한 PE-SiN막을 사용하는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 새로운 PE-SiN(new PE-SiN)막이 증착 된다. 이때, 새로운 PE-SiN막은 바람직하게 SiH4의 유량(flow rate)이 60sccm 이하일 때 SiH4와 NH3의 유량비가 2 : 1 내지 1 : 3 범위를 갖도록 형성됨으로써, 고온에서 형성되는 LP-SiN막과 마찬가지로 Si-H 본딩(bonding)을 거의 갖지 않는 막질로 형성된다. 이때, 실리콘 질화막(SixNyHz) 중 수소(H)의 조성(z)이 0.35 이하가 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, Si-H 본딩(bonding)을 거의 갖지 않는 즉, 열적 스트레스(thermal stress) 변화가 최소화된 막질의 PE-SiN막을 형성함으로써, 후속 열처리시 PE-SiN막의 파핑(popping)을 방지할 수 있고, 실리콘 질화막이 반도체 기판 및 반도체 기판 상에 형성된 반도체 소자에 주는 스트레스를 최소화 할 수 있다. 또한, 트렌치 식각 마스크를 새로운 PE-SiN막으로 형성함으로써, 트렌치 식각 마스크로 인한 활성 영역이 받는 스트레스를 최소화할 수 있을 뿐아니라, 트렌치 식각 마스크와 LP-SiN막으로 형성되는 라이너의 식각률의 차이에 의해 라이너 덴트(liner dent)를 최소화할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 후속 열처리 공정에 대해 안정한 새로운 PE-SiN(PECVD silicon nitride)막을 사용하는 반도체 장치의 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래의 LP-SiN막을 이용한 게이트 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a 내지 도 1d를 참조하면, 종래의 LP-SiN(LPCVD silicon nitride)막을 이용한 텅스텐 실리사이드막(tungsten silicide layer)을 갖는 게이트 형성 방법은먼저, 반도체 기판(2) 상에 게이트 산화막(gate oxide layer)(도면에 미도시)이 형성된다.
상기 게이트 산화막 상에 게이트 도전막(4, 6)으로 폴리실리콘막(4) 및 폴리실리콘막보다 저항이 낮은 저저항(low resistance) 도전막인 텅스텐 실리사이드막(6)이 차례로 증착 된다. 그리고, 상기 텅스텐 실리사이드막(6) 상에 게이트 마스크층인 LP-SiN막(8), 산화막(10), 그리고 반사 방지막(anti-reflective layer)(도면에 미도시)이 차례로 증착 된다.
다음, 도 1e에서와 같이, 상기 반사 방지막 상에 게이트 패턴을 형성하기 위한 포토레지스트 패턴(12)이 형성된다. 상기 포토레지스트 패턴(12)을 마스크로 사용하여 상기 반사 방지막, 산화막(10), 그리고 LP-SiN막(8)이 차례로 식각된 후, 상기 포토레지스트 패턴(12)이 제거된다. 다음, 상기 LP-SiN막(8)을 마스크로 사용하여 상기 텅스텐 실리사이드막(6) 및 폴리실리콘막(4)이 차례로 식각 되어 도 1f에 도시된 바와 같이, 게이트(14)가 형성된다.
후속 공정으로, 게이트 스페이서 형성을 위한 막질 특히, 고온 산화막(HTO; high temperature oxide막) 증착 공정시, 산소에 의해 상기 텅스텐 실리사이드막(6)의 측벽에 험프(hump)가 발생되는 것을 방지하기 위해 이 분야에서 잘 알려진 험프 처리 공정 즉, 일종의 후속 열처리 공정이 수행되고, 이어서 게이트 폴리 산화 공정(gate poly oxidation process; GPox process)이 수행된다.
다음, 상기 게이트(14) 양측벽에 절연막 스페이서(spacer)(도면에 미도시)가 형성된다.
상기 절연막 스페이서는 HTO막 또는 LP-SiN막으로 형성된다.
한편, 소자가 고집적화 됨에 따라, 소자의 속도(speed)를 향상시키기 위한 목적으로 워드 라인(word line)과 비트 라인(bit line)에 사용되는 텅스텐 실리사이드막을 티타늄 실리사이드막(titanium silicide layer) 또는 텅스텐막(tungsten layer)으로 대체하는 연구가 진행되고 있다. 이것은 상기 티타늄 실리사이드막 또는 텅스텐막이 상기 텅스텐 실리사이드막보다 더 낮은 비저항(resistivity)을 갖기 때문이다.
그러나, 게이트 도전막(4, 6) 상에 증착 되는 LP-SiN막(8) 또는 상기 산화막(10)으로 주로 사용되는 HTO막 등의 형성에 의한 높은 써멀 버짓(high thermal budget)의 영향으로, 티타늄 실리사이드막 또는 텅스텐막이 변형되는 문제점이 발생된다. 따라서, 이들 막을 이용하는데 한계가 있게 된다.
좀 더 구체적으로, 예를 들어 게이트 도전막으로서 티타늄 실리사이드를 사용하고, 게이트 마스크층으로서 LP-SiN막을 사용하는 경우, LP-SiN막을 마스크로 사용하여 상기 티타늄 실리사이드막을 식각할 때 티타늄 실리사이드막이 부분적으로, 그리고 선택적으로 식각 되는 현상이 발생된다. 이것은 상기 LP-SiN막 형성 등에 따른 높은 써멀 버짓의 영향으로 티타늄 실리사이드막이 변형되었기 때문이다.
상기 티타늄 실리사이드막의 변형은 예를 들어, 티타늄 실리사이드막이 국부적으로 빙산처럼 솟아오르는 일종의 뭉침(agglomeration) 현상으로 나타난다.
그 결과, 게이트 도전막 식각 후 활성 영역(active region) 상에 반도체 기판이 식각 되어 발생되는 피팅(pitting) 현상 및 게이트 이외의 영역에 게이트 전극 물질이 식각 되지 않고 남는 잔류물(residue) 현상이 발생된다.
이러한 문제점을 해결하기 위해서, 상기 LP-SiN막 보다 저온에서 증착 되는 즉, 써멀 버짓이 낮은 PE-SiN막을 게이트 마스크층으로 사용하게 되었다.
그러나, 종래의 PE-SiN막을 게이트 마스크층으로 사용함에 있어서, PE-SiN막과 게이트 전극막 사이에 리프팅(lifting)이 발생된다. 상기 리프팅은 예를 들어, 상기 게이트 마스크층을 사용하여 게이트 도전막을 식각할 때 게이트 마스크층과 게이트 도전막의 계면 부위에 언더 컷이 발생된 상태에서 후속 세정 공정이 진행되었을 때 발생된다.
그러나 무엇보다도, 상기 종래 PE-SiN막을 사용하는 경우, 험프 처리 공정 내지 게이트 폴리 산화 공정 등의 후속 열처리 공정시 도 2에 도시된 바와 같이, 상기 PE-SiN막이 터지는 파핑(popping) 현상이 발생된다. 참조 번호 20은 PE-SiN막이 형성되었던 부분으로 PE-SiN막이 파핑 되어 군데군데 하부막이 노출됨을 볼 수 있다. 그리고, 참조 번호 21에서 보여주는 바와 같이, 파핑된 PE-SiN막의 부스러기가 PE-SiN막이 형성된 영역의 이웃한 영역에 산재되어 있음을 볼 수 있다. 이러한 파핑 현상이 발생되면 후속 공정이 불가능하게 된다.
도 3은 종래의 PE-SiN막의 후속 열처리에 대한 스트레스 변화를 보여주는 그래프로서, 이러한 종래의 PE-SiN막의 특성은 상기 파핑 현상의 원인이 된다. 도 3에 대한 설명은 본 발명의 실시예에서 도 6과 비교하여 상세히 서술하기로 한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 온도 변화에 따른 스트레스 변화가 작은 막질 특성의 새로운 PE-SiN막을 형성할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 온도 변화에 따른 스트레스 변화가 작은 막질 특성의 새로운 PE-SiN막으로 게이트 마스크층을 형성함으로써, 후속 열처리시 게이트 마스크층의 파핑을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 온도 변화에 따른 스트레스 변화가 작은 막질 특성의 새로운 PE-SiN막으로 트렌치 식각 마스크를 형성함으로써, 트렌치 격리막 치밀화 어닐링 공정시 트렌치 식각 마스크가 반도체 기판에 주는 스트레스를 최소화 할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.
도 1a 내지 도 1f는 종래의 LP-SiN막을 이용한 게이트 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2는 종래의 PE-SiN막을 사용했을 때 발생되는 파핑 현상을 갖는 주변회로 영역(periphery circuit region)을 보여주는 사진;
도 3은 종래의 PE-SiN막의 후속 열처리에 대한 스트레스 변화를 보여주는 그래프;
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 새로운 PE-SiN막을 이용한 게이트 형성 방법의 공정들을 순차적으로 보여주는 흐름도;
도 5는 종래의 방법에 의해 형성된 PE-SiN막과, 본 발명에 따라 형성된 새로운 PE-SiN막 내의 본딩(bonding)을 FTIR(Fourier Transform Infrared Spectroscopy)로 분석한 그래프;
도 6은 본 발명에 따른 새로운 PE-SiN막의 후속 열처리에 대한 스트레스 변화를 보여주는 그래프;
도 7은 본 발명의 제 1 실시예에 따른 새로운 PE-SiN막을 사용했을 때 파핑 현상을 갖지 않는 주변회로 영역을 보여주는 사진;
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 새로운 PE-SiN막을 식각마스크로 사용하는 트렌치 격리의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
2, 100, 200 : 반도체 기판4, 102 : 폴리실리콘막
6, 104 : 저저항 도전막8 : PE-SiN막
10, 108 : 마스크 산화막12, 110 : 포토레지스트 패턴
14, 112 : 게이트106 : 새로운 PE-SiN막
202 : 트렌치 식각 마스크204 : 트렌치
206 : 라이너208 : 트렌치 격리막
210 : 트렌치 격리
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 실리콘, 질소 및 수소를 함유하고 이들의 조성비가 각각 x, y 및 z인 실리콘 질화막(SixNyHz) 증착 공정을 포함하는 반도체 장치의 제조 방법은, 상기 실리콘 질화막을 PECVD(plasma enhanced CVD) 방법으로 증착하되, 실리콘 질화막 내의 수소(H)의 조성(z)이 0.35 이하가 되도록 하여 후속 열처리에 대한 실리콘 질화막의 스트레스 변화를 최소화시킨다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 실리콘, 질소 및 수소를 함유하고 이들의 조성비가 각각 x, y 및 z인 실리콘 질화막(SixNyHz) 마스크를 사용하여 상기 실리콘 질화막 마스크에 의해 노출된 물질막을 식각하는 반도체 장치의 제조 방법에 있어서, 상기 실리콘 질화막 마스크는, PECVD(plasma enhanced CVD) 방법으로 실리콘 질화막(SixNyHz)을 증착 및 패터닝하여 형성되고, 상기 실리콘 질화막은 실리콘 질화막 내의 수소(H)의 조성(z)이 0.35 이하가 되도록 하여 후속 열처리에 대한 실리콘 질화막의 스트레스 변화를 최소화시킨다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리를 갖는 반도체 장치의 제조 방법은, 제 1 실리콘 질화막으로 형성된 마스크를 사용하여 반도체 기판을 식각하여 형성된 트렌치와, 트렌치 내벽에 제 2 실리콘 질화막으로 형성된 라이너(liner)를 포함하는 트렌치 격리를 갖는 반도체 장치의 제조 방법에 있어서, 상기 제 1 실리콘 질화막(SixNyHz)은 PECVD 방법으로 증착하되, 제 1 실리콘 질화막 내의 수소(H)의 조성(z)이 0.35 이하가 되도록 하여 후속 열처리에 대한 제 1 실리콘 질화막의 스트레스 변화를 최소화시킨다.
(작용)
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, Si-H 본딩(bonding)을 거의 갖지 않는 즉, 열적 스트레스 변화가 최소화된 막질의 PE-SiN막을 형성한다. 이때, 새로운 PE-SiN막(SixNyHz)은 수소(H)의 조성(z)이 0.35 이하가 된다. 이로써, 후속 열처리시 PE-SiN막의 파핑(popping)을 방지할 수 있고, 실리콘 질화막이 반도체 기판 및 반도체 기판 상에 형성된 반도체 소자에 주는 스트레스를 최소화 할 수 있다. 또한, 트렌치 식각 마스크를 새로운 PE-SiN막으로 형성함으로써, 트렌치 식각 마스크로 인한 활성 영역이 받는 스트레스를 최소화할 수 있을 뿐아니라, 트렌치 식각 마스크와 LP-SiN막으로 형성되는 라이너의 식각률의 차이에 의해 라이너 덴트(liner dent)를 최소화 할 수 있다.
이하, 도 4 내지 도 8을 참조하여 본 발명의 실시예를 상세히 설명한다.
(실시예 1)
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 새로운 PE-SiN막을 이용한 게이트 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
본 발명에 따른 게이트 마스크층인 새로운 PE-SiN막은 종래의 PE-SiN막과 달리, Si-H 본딩(bonding)을 거의 갖지 않는 막질로 형성된다.
도 4a 및 도 4b를 참조하면, 본 발명의 제 1 실시예에 따른 PE-SiN막(106)을 이용한 게이트 형성 방법은 먼저, 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)이 형성된다. 상기 게이트 산화막은 실리콘 산화막(silicon oxide) 형성 방법 내지 질화 산화막(nitrided oxide) 형성 방법으로 형성된다.
상기 게이트 산화막 상에 게이트 전극막(102, 104) 즉, 폴리실리콘막(102) 및 저저항 도전막(104)이 차례로 증착 된다. 상기 저저항 도전막(104)은 예를 들어, 내화금속(refractory metal), 내화금속 실리사이드(refractory metal silicide), 또는 내화금속 질화물(refractory metal nitride) 등이 사용될 수 있다.
상기 내화금속으로는 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 티타늄(Ti), 그리고 코발트(Co) 등이 있고, 상기 내화금속 실리사이드로는 텅스텐 실리사이드(WSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 티타늄 실리사이드(TiSi2), 그리고 코발트 실리사이드(CoSi2) 등이 있다. 그리고, 상기 내화금속 질화물로는 텅스텐 질화막(WN), 탄탈륨 질화막(TaN), 그리고 티타늄 질화막(TiN) 등이 있다.
도 4c에 있어서, 상기 저저항 도전막(104) 상에 게이트 마스크층인 새로운 PE-SiN막(106)이 증착 된다.
상기 새로운 PE-SiN막(106)은 다음과 같은 조건으로 증착 된다. 상기 새로운 PE-SiN막(106)을 형성하기 위한 실리콘 소오스 가스로는 SiH4및 SiH2Cl2중 적어도 하나 이상이 사용되고, 질소 소오스 가스는 NH3및 N2중 적어도 하나 이상이 사용된다.
이와 같이, 수소(H)를 포함하는 실리콘 소오스 가스 또는 질소 소오스 가스를 사용함에 따라, 결과적으로 형성되는 PE-SiN막은 수소(H) 성분을 포함하게 된다.
상기 새로운 PE-SiN막(106)은 예를 들어, SiH4, NH3, 그리고 N2가스를 사용하여 형성된다. 이때, 상기 SiH4는 20sccm 내지 100sccm의 유량(flow rate) 범위 내로 사용되고, 상기 NH3은 20sccm 내지 300sccm의 유량 범위 내로 사용되며, 상기 N2는 1000sccm 내지 6000sccm의 유량 범위 내로 사용된다. 여기서, 상기 sccm은 유량 단위로서, standard cubic centimeters per minute의 약자이다.
바람직하게, 상기 SiH4는 60sccm 이하의 유량 예를 들어, 45sccm의 유량으로 사용되고, 상기 NH3은 45sccm 이하의 유량으로 사용되며, 상기 N2는 5000sccm의 유량으로 사용된다. 상기 SiH4가스가 60sccm 이하일 때, 상기 SiH4와 NH3의 비는 2 : 1 내지 1 : 3의 범위를 갖도록 한다. 여기서, 상기 N2가스는 반응 가스로도 사용되나, 주로 반응 가스를 운반하는 캐리어 가스(carrier gas)로 사용된다.
이때, 상기 새로운 PE-SiN막(106)을 증착하기 위한 파우어(power) 조건은 300W 내지 800W 바람직하게, 400W 내지 500W의 범위 내이고, 압력(pressure) 조건은 5torr 내지 7torr 바람직하게, 6torr 이며, 온도 조건은 300℃ 내지 600℃ 바람직하게, 400℃ 내지 550℃의 범위 내이다.
특히, 상기 SiH4가스의 유량 및 파우어는 종래(SiH4: 300sccm, 파우어 : 800W)에 비해 감소된 것이다.
좀 더 구체적으로, 상기 새로운 PE-SiN막(106)은 45sccm의 SiH4가스, 30sccm의 NH3가스, 6.0Torr의 압력, 410W의 rf(radio frequency) 전력, 및 400℃의 온도 하에서 형성한다. 이와 같은 조건 하에서 증착된 새로운 PE-SiN막(106)은 Si3N3.75H0.25의 조성을 갖는다.한편, 종래의 PE-SiN막은 300sccm의 SiH4가스, 120sccm의 NH3가스, 4.7Torr의 압력, 800W의 rf(radio frequency) 전력, 및 400℃의 온도 하에서 형성한다. 이와 같은 조건 하에서 증착된 종래의 PE-SiN막은 본 발명에 따른 PE-SiN막(106)보다 수소(H)의 조성이 큰 Si3N3.33H0.67의 조성을 갖는다.한편, LP-SiN막은 700℃ 이상의 고온에서 형성되어 소오스 가스가 완전 분해되므로 Si3N4의 조성을 갖는다.
상술한 조건 하에서, 상기 새로운 PE-SiN막(106)은 1500Å/min 이하의 증착률, 즉 1023Å/min의 증착률을 보였고, 종래의 PE-SiN막은 6500Å/min의 증착률을 보였다. 결과적으로, 본 발명에 따른 PE-SiN막(106)의 증착률은 종래의 PE-SiN막의 증착률의 1/5 정도로 감소된 것이다.
도 4d에 있어서, 상기 새로운 PE-SiN막(106) 상에 산화막(108)이 증착 된다.상기 산화막(108)은 HTO막, PE-SiH4 산화막, 그리고 PE-TEOS 산화막 중 어느 하나로 형성된다.
상기 산화막(108) 상에 반사 방지막, 예를 들어 실리콘 옥시나이트라이드막(SiON; 도면에 미도시)이 형성된 후, 상기 반사 방지막 상에 게이트를 패터닝 하기 위한 포토레지스트 패턴(110)이 형성된다(도 4e). 상기 포토레지스트 패턴(110)을 마스크로 사용하여 상기 반사 방지막, 산화막(108), 그리고 새로운 PE-SiN막(106)이 차례로 식각된 후, 상기 포토레지스트 패턴(110)이 제거된다. 다음, 상기 새로운 PE-SiN막(106)을 마스크로 사용하여 상기 게이트 전극막(102, 104)이 식각 된다. 그 결과, 도 4f에 도시된 바와 같이, 게이트(112)가 형성된다.
후속 공정으로, 종래와 마찬가지로, 험프 처리 공정 및 게이트 폴리 산화 공정이 차례로 수행된다. 상기 험프 처리 공정 및 게이트 폴리 산화 공정은 각각 예를 들어, 650℃ 및 900℃ 에서 수행된다. 이어서, 게이트 양측벽에 절연막 스페이서(도면에 미도시)가 형성된다.
이때, 상기 절연막 스페이서는 스텝 커버리지가 우수한 HTO막 또는 LP-SiN막 등으로 형성될 수 있으나, 본 발명에 따른 새로운 PE-SiN막으로 형성하는 것도 가능하다.
도 5는 종래의 방법에 의해 형성된 PE-SiN막과, 본 발명에 따라 형성된 새로운 PE-SiN막 내의 본딩(bonding)을 FTIR(Fourier Transform Infrared Spectroscopy)로 분석한 그래프이다. 여기서, 종래의 방법은 상술한 바와 같이 300sccm의 SiH4가스, 120sccm의 NH3가스, 4.7Torr의 압력, 800W의 rf(radio frequency) 전력, 및 400℃의 온도 하에서 실시하였다. 또한, 본 발명에 따른 PE-SiN막은 상술한 바와 같이 45sccm의 SiH4가스, 30sccm의 NH3가스, 6.0Torr의 압력, 410W의 rf(radio frequency) 전력, 및 400℃의 온도 하에서 실시하였다.상기 FTIR은 이 분야에서 잘 알려진 샘플(sample) 내의 화학적 본드(chemical bonds)를 분석하는 방법으로서, 입사 적외선 복사(incident infrared radiation)가 샘플 내에 존재하는 화학적 본드에 따라 선택적으로 흡수되는 것을 이용한 분석 방법이다.
도 5를 참조하면, 먼저 종래 PE-SiN막의 경우, Si-H 본딩이 확연히 존재함을 알 수 있고(참조 번호 122), 본 발명에 따른 새로운 PE-SiN막의 경우, 상기 Si-H 본딩이 거의 존재하지 않음을 알 수 있다.(참조 번호 124)
한편, 도 5에 도시된 종래 LP-SiN막의 경우(참조 번호 120)도 Si-H 본딩이 거의 존재하지 않지만, 종래 기술에서 상술한 바와 같이 LP-SiN막이 고온에서 형성됨에 따라 하부 도전막에 좋지 않은 영향을 주는 단점을 갖는다.
도 3 및 도 6은 각각 종래의 PE-SiN막과 본 발명에 따른 새로운 PE-SiN막의 후속 열처리에 대한 스트레스 변화를 보여주는 그래프이다.
도 3을 참조하면, 종래 PE-SiN막에 대해 온도를 점차 증가시킨 경우(heating)의 스트레스 변화 그래프(참조 번호 126)는 증착 온도인 400℃ 부근에서 압축 응력(compressive stress)에서 인장 응력(tensile stress)으로 변화됨을 보여준다. 또한, 온도가 증가함에 따라 인장 응력이 급격히 증가되어 850℃일 때 약 1.00E+10 dyne/cm2의 인장 응력을 갖게 됨을 보여준다.
반대로, 상기 PE-SiN막에 대해 온도를 점차 감소시킨 경우(cooling)의 스트레스 변화 그래프(참조 번호 128)는 약 650℃에서부터 인장 응력이 변화됨과 동시에 그 응력이 증가되어 약 550℃일 때 약 1.30E+10 dyne/cm2의 인장 응력을 갖게 됨을 보여준다.
도 6에 있어서, 본 발명에 따른 새로운 PE-SiN막에 대해 온도를 점차 증가시킨 경우의 스트레스 변화 그래프(참조 번호 130)는 500℃ 부근에서 인장 응력이 변화되기 시작하나 급격히 변화되지 않고, 850℃일 때 종래 보다 매우 낮은 약 5.00E+09 dyne/cm2의 인장 응력을 갖게 됨을 보여준다.
반대로, 상기 새로운 PE-SiN막에 대해 온도를 점차 감소시킨 경우의 스트레스 변화 그래프(참조 번호 132)는 600℃에서부터 인장 응력이 변화됨과 동시에 그 응력이 증가되나 500℃에서 약 6.00E+09 dyne/cm2로 크게 증가되지 않음을 보여준다.
그러나, 무엇보다도 본 발명에 있어서, 온도를 점차 증가시킨 경우와 점차 감소시킨 경우의 새로운 PE-SiN막의 스트레스 변화 폭(△S2, 400℃)은 종래의 PE-SiN막의 스트레스 변화 폭(△S1, 400℃)에 비해 상당히 작음을 알 수 있다. 이것은 새로운 PE-SiN막이 종래 PE-SiN막에 비해 후속 열처리 공정에 대해 더 안정적임을 나타낸다.
새로운 PE-SiN막의 증착 온도를 400℃ 내지 550℃의 범위 내로 설정하고 막질의 변화를 살펴본 결과, 증착 온도가 증가될수록 스트레스 측면에서 안정적이었으며, 분석 결과 큰 차이는 없었으나 N-H 본딩이 감소됨을 확인하였다. 또한, 상기 400℃ 내지 550℃ 범위 내의 모든 조건에 대해 각각 650℃ 및 900℃의 열처리를 수행한 결과, 종래와 같은 PE-SiN막이 터지는 현상인 파핑 현상은 없었다. 여기서, 상기 650℃는 험프 처리 공정 온도이고, 상기 900℃는 게이트 폴리 산화 공정 온도이다.
요약하면, 새로운 PE-SiN막이 종래 PE-SiN막에 비해 후속 열처리 공정에 대해 더 안정적이며, 이는 새로운 PE-SiN막 내부의 Si-H 본딩이 거의 존재하지 않기 때문이다.
도 7은 본 발명의 제 1 실시예에 따른 새로운 PE-SiN막을 사용했을 때 파핑 현상을 갖지 않는 주변회로 영역(periphery circuit region)을 보여주는 사진이다.
종래의 PE-SiN막을 사용했을 때 도 2에서와 같이, 후속 고온 열처리 즉, 험프 처리 공정( 650℃) 내지 게이트 폴리 산화 공정(950℃)에 의해 상기 PE-SiN막이 파핑 되는 현상이 발생되나, 본 발명에 따른 새로운 PE-SiN막을 사용했을 때는 도 7에서와 같이, 파핑 현상이 발생되지 않음을 알 수 있다.이에 더하여, 본 발명의 효과를 얻기 위한 새로운 PE-SiN막의 공정조건에 대한 범위를 구하기 위하여 중요한 공정변수, 예컨대 SiH4가스의 유량 및 NH3가스의 유량을 변화시킨 결과 다음의 [표1] 및 [표2]와 같은 결과를 얻을 수 있었다. 여기서, 압력, rf 전력 및 공정온도는 각각 6.0Torr, 410W 및 400℃로 고정시키었고, 캐리어 가스로서 4500sccm의 질소 가스를 사용하였다. 또한, 상기한 여러가지의 공정조건에서 형성된 PE-SiN막에 대한 신뢰성을 확인하기 위하여, 후속 열처리 공정으로서 950℃의 고온에서 열산화 공정을 실시한 후 단위 면적당 발생한 파핑 부위의 개수를 측정하였다.[표 1]SiH4가스의 유량 변화에 대한 파핑 발생 부위 개수
공정조건 1 2 3 4 5
SiH4가스유량(sccm) 30 45 60 75 90
NH3가스유량(sccm) 30
파핑 발생부위개수(/㎠) 0 0 0 101 304
공정조건 6 7 8 9 10
SiH4가스유량(sccm) 60
NH3가스유량(sccm) 15 30 45 60 180
파핑 발생부위개수(/㎠) 0 0 0 0 0
상기 [표 1] 및 [표 2]로부터 PE-SiN막의 파핑 현상은 NH3가스의 유량보다는 오히려 SiH4의 유량에 직접적으로 영향을 받음을 알 수 있었다. 즉, SiH4의 유량이 30sccm 내지 60sccm 인 경우에는 파핑 현상이 전혀 발생하지 않았다. 또한, 상기한 여러가지의 공정조건들중 공정조건 '2'에 의해 형성된 PE-SiN막은 앞서 설명한 바와 같이 0.25의 수소의 조성비를 보였고, 공정조건 '1'에 의해 형성된 PE-SiN막은 0.15의 수소의 조성비를 보였다. 이에 더하여, 공정조건 '8'에 의해 형성된 PE-SiN막은 0.35의 수소의 조성비를 보였다. 결과적으로, 수소의 조성비가 0.15 내지 0.35인 경우에는 파핑 현상이 전혀 발생하지 않음을 알 수 있었다. 또한, PE-SiN막질 내의 수소의 조성비 역시 NH3가스의 유량보다는 SiH4가스의 유량의 변화에 영향을 받았다.
(실시예 2)
도 8a 내지 도 8c는 본 발명의 제 2 실시예에 따른 새로운 PE-SiN막을 식각 마스크로 사용하는 트렌치 격리의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 8a를 참조하면, 본 발명의 제 2 실시예에 따른 새로운 PE-SiN막을 식각 마스크로 사용하는 트렌치 격리의 제조 방법은 먼저, 패드 산화막(pad oxide)(도면에 미도시)이 형성된 반도체 기판(200) 상에 트렌치 형성을 위해 활성 영역이 가려지도록 식각 마스크(202)가 형성된다. 이때, 상기 식각 마스크(202)는 본 발명에 따른 새로운 PE-SiN막으로 형성된다.
상기 새로운 PE-SiN막은 제 1 실시예에서 서술한 바와 같은 막질로 형성되고, 여기서는 새로운 PE-SiN막에 대한 상세한 언급은 중복을 피하기 위해 생략한다.
상기 식각 마스크(202)를 사용하여 반도체 기판(200)이 식각 되어 트렌치(204)가 형성된다. 다음, 트렌치 식각에 따라 발생된 기판 손상을 제거하기 위해 산화 공정이 수행되어 트렌치 내벽에 실리콘 산화막(도면에 미도시)이 형성된다.
상기 트렌치 내벽을 포함하여 식각 마스크(202) 상에 트렌치 내벽의 산화를 방지하는 것을 주목적으로 하는 라이너(206)가 형성된다. 상기 라이너(206)는, 상기 식각 마스크(202)와 서로 다른 식각률을 갖는 LP-SiN막으로 형성된다.
상기 라이너(206) 상에 상기 트렌치(204)가 완전히 채워지도록 트렌치 격리막(208)이 증착 된다. 상기 트렌치 격리막(208)은 예를 들어, USG(Undoped Silicate Glass)막 및 USG막의 스트레스(stress)를 완화시키기 위한 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막이 차례로 적층된 다층막으로 형성된다. 상기 트렌치 격리막(208)을 치밀화(densification)하는 열처리 공정이 수행된 후 도 8b에서와 같이, 상기 식각 마스크(202)의 상부가 노출되도록 트렌치 격리막(208)이 CMP(chemical mechanical polishing) 공정 등으로 평탄화 식각 된다.
이때, 상기 식각 마스크(202)를 새로운 PE-SiN막으로 형성함에 따라, 상기 열처리 공정 수행시 식각 마스크(202)에 의한 활성 영역이 받는 스트레스가 최소화된다. 이것은 새로운 PE-SiN막의 온도 변화에 따른 스트레스 변화가 종래 PE-SiN막 보다 상대적으로 적기 때문이다.
마지막으로, 상기 식각 마스크(202)가 인산 스트립(phosphoric acid) 공정으로 제거되면 도 8c에 도시된 바와 같이, 트렌치 격리(trench isolation)(210)가 완성된다.
상기 새로운 PE-SiN막은 활성 영역이 받는 스트레스를 최소화 할 뿐아니라, 상기 인산 스트립 공정시 상기 새로운 PE-SiN막에 의한 식각 마스크(202)가 LP-SiN막에 의한 라이너(206) 보다 더 빨리 식각 되므로, 트렌치 격리 형성시 문제점으로 잘 알려진 라이너 덴트(liner dent) 현상이 최소화된다.
상기 새로운 PE-SiN막의 인산에 대한 식각률은 120Å/min 이고, 상기 LP-SiN막의 식각률은 45Å/min 이다. 이때, 종래의 PE-SiN막의 식각률은 상기 새로운 PE-SiN막과 LP-SiN막의 식각률의 중간 정도가 된다.
본 발명은 상술한 바와 같은 제 1 및 제 2 실시예 외에도 PECVD 방법으로 증착 되는 실리콘 질화막 형성 공정을 포함하는 모든 반도체 장치의 제조 방법에 적용되며, 특히 실리콘 질화막 형성 후 후속 고온 열처리 공정이 수행되는 모든 반도체 장치의 제조 방법에 적용 된다.
본 발명은 PE-SiN막을 바람직하게 SiH4가 60sccm 이하일 때 SiH4와 NH3의 비가 2 : 1 내지 1 : 3 범위를 갖도록 형성함으로써, Si-H 본딩(bonding)을 거의 갖지 않는 즉, 열적 스트레스 변화가 최소화된 막질의 PE-SiN막을 형성한다. 이때,실리콘 질화막(SixNyHz)의 수소(H)의 조성(z)이 0.35 이하가 된다. 이로써, 후속 열처리시 PE-SiN막의 파핑(popping)을 방지할 수 있고, 실리콘 질화막이 반도체 기판 및 반도체 기판 상에 형성된 반도체 소자에 주는 스트레스를 최소화 할 수 있는 효과가 있다.
또한, 트렌치 식각 마스크를 새로운 PE-SiN막으로 형성함으로써, 트렌치 식각 마스크로 인한 활성 영역이 받는 스트레스를 최소화할 수 있을 뿐아니라, 트렌치 식각 마스크와 LP-SiN막으로 형성되는 라이너의 식각률의 차이에 의해 라이너 덴트(liner dent)를 최소화할 수 있는 효과가 있다.

Claims (23)

  1. 실리콘, 질소 및 수소를 함유하고 이들의 조성비가 각각 x, y 및 z인 실리콘 질화막(SixNyHz) 증착 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 실리콘 질화막을 PECVD(plasma enhanced CVD) 방법으로 증착하되, 상기 실리콘 질화막 내의 수소(H)의 조성(z)이 0.15 내지 0.35의 값을 갖도록 형성하여 후속 열처리에 대한 실리콘 질화막의 스트레스 변화를 최소화시키는 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 질화막을 형성하기 위한 실리콘 소오스 가스는 SiH4및 SiH2Cl2중 적어도 하나 이상이고, 질소 소오스 가스는 NH3및 N2중 적어도 하나 이상인 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 질화막은 SiH4, NH3, 그리고 N2가스를 사용하여 형성되고, 상기 SiH4와 NH3의 유량비가 2 : 1 내지 1 : 3의 범위를 갖는 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제 4 항에 있어서,
    상기 SiH4는 35sccm 내지 60sccm의 유량으로 주입되는 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 실리콘 질화막 형성을 위한 파우어(power), 압력, 그리고 온도는, 각각 300W 내지 800W의 범위, 5torr 내지 7torr의 범위, 그리고 300℃ 내지 600℃의 범위를 갖는 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 질화막은 1500Å/min 이하의 증착률(deposition rate)을 갖는 것을 특징으로 하는 실리콘 질화막 증착 공정을 포함하는 반도체 장치의 제조 방법.
  7. 실리콘, 질소 및 수소를 함유하고 이들의 조성비가 각각 x, y 및 z인 실리콘 질화막(SixNyHz) 마스크를 사용하여 상기 실리콘 질화막 마스크에 의해 노출된 물질막을 식각하는 반도체 장치의 제조 방법에 있어서,
    상기 실리콘 질화막(SixNyHz) 마스크는, PECVD(plasma enhanced CVD) 방법으로 증착 및 패터닝하여 형성되고, 상기 실리콘 질화막(SixNyHz) 마스크 내의 수소(H)의 조성(z)이 0.15 내지 0.35의 값을 갖도록 형성하여 후속 열처리에 대한 상기 실리콘 질화막 마스크의 스트레스 변화를 최소화시키는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  8. 제 9 항에 있어서,
    상기 물질막은, 내화금속(refractory metal), 내화금속 실리사이드(refractory metal silicide), 그리고 내화금속 질화물(refractory metal nitride)중 어느 하나로 형성되는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  9. 제 11 항에 있어서,
    상기 물질막은, 텅스텐(W), 탄탈륨(Ta), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 텅스텐 실리사이드(WSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 텅스텐 질화막(WN), 탄타륨 질화막(TaN), 그리고 티타늄 질화막(TiN) 중 어느 하나인 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 실리콘 질화막 마스크 상에 산화막(oxide)이 더 형성되는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  11. 제 13 항에 있어서,
    상기 산화막은, HTO막, PE-SiH4산화막, 그리고 PE-TEOS 산화막 중 어느 하나인 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  12. 제 13 항에 있어서,
    상기 산화막 상에 반사 방지막(anti-reflective layer)이 더 형성되는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 실리콘 질화막을 형성하기 위한 실리콘 소오스 가스는 SiH4및 SiH2Cl2중 적어도 하나 이상이고, 질소 소오스 가스는 NH3및 N2중 적어도 하나 이상인 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 실리콘 질화막은 SiH4, NH3, 그리고 N2가스를 사용하여 형성되고, 상기 SiH4와 NH3의 유량비가 2 : 1 내지 1 : 3의 범위를 갖는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  15. 제 17 항에 있어서,
    상기 SiH4는 35sccm 내지 60sccm의 유량으로 주입되는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  16. 제 9 항에 있어서,
    상기 실리콘 질화막 형성을 위한 파우어, 압력, 그리고 온도는, 각각 300W내지 800W의 범위, 5torr 내지 7torr의 범위, 그리고 300℃ 내지 600℃의 범위를 갖는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  17. 제 9 항에 있어서,
    상기 물질막의 식각 결과로 형성되는 물질막 패턴의 양측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  18. 제 21 항에 있어서,
    상기 절연막 스페이서는, LP-SiN막 및 HTO막 중 어느 하나에 의해 형성되는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  19. 제 21 항에 있어서,
    상기 절연막 스페이서는 상기 실리콘 질화막 마스크과 동일한 물질막으로 형성하는 것을 특징으로 하는 실리콘 질화막 마스크를 사용하는 반도체 장치의 제조 방법.
  20. 실리콘, 질소 및 수소를 함유하고 이들의 조성비가 각각 x, y 및 z인 제 1 실리콘 질화막(SixNyHz)으로 형성된 마스크를 사용하여 반도체 기판을 식각하여 형성된 트렌치와, 상기 트렌치 내벽에 제 2 실리콘 질화막으로 형성된 라이너(liner)를 포함하는 트렌치 격리를 갖는 반도체 장치의 제조 방법에 있어서,
    상기 제 1 실리콘 질화막(SixNyHz)은 PECVD 방법으로 증착하되, 상기 제 1 실리콘 질화막 내의 수소(H)의 조성(z)이 0.15 내지 0.35의 값을 갖도록 형성하여 후속 열처리에 대한 상기 제 1 실리콘 질화막의 스트레스 변화를 최소화시키는 것을 특징으로 하는 트렌치 격리를 갖는 반도체 장치의 제조 방법.
  21. 제 24 항에 있어서,
    상기 제 1 실리콘 질화막은 SiH4, NH3, 그리고 N2가스를 사용하여 형성되고, 상기 SiH4와 NH3의 유량비가 2 : 1 내지 1 : 3의 범위를 갖는 것을 특징으로 하는 트렌치 격리를 갖는 반도체 장치의 제조 방법.
  22. 제 26 항에 있어서,
    상기 SiH4는 35sccm 내지 60sccm의 범위 내의 유량비로 주입되는 것을 특징으로 하는 트렌치 격리를 갖는 반도체 장치의 제조 방법.
  23. 제 24 항에 있어서,
    상기 제 2 실리콘 질화막은 LPCVD 방법으로 증착 되는 것을 특징으로 하는 트렌치 격리를 갖는 반도체 장치의 제조 방법.
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