JP2000208509A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000208509A JP2000208509A JP11348486A JP34848699A JP2000208509A JP 2000208509 A JP2000208509 A JP 2000208509A JP 11348486 A JP11348486 A JP 11348486A JP 34848699 A JP34848699 A JP 34848699A JP 2000208509 A JP2000208509 A JP 2000208509A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- film
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 79
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 79
- 239000007789 gas Substances 0.000 claims abstract description 22
- 239000000203 mixture Substances 0.000 claims abstract description 20
- 239000001257 hydrogen Substances 0.000 claims abstract description 18
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims abstract 9
- 238000000034 method Methods 0.000 claims description 92
- 238000005530 etching Methods 0.000 claims description 36
- 238000010438 heat treatment Methods 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 12
- 239000003870 refractory metal Substances 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- -1 tungsten nitride Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 229910003818 SiH2Cl2 Inorganic materials 0.000 abstract 1
- 230000035882 stress Effects 0.000 description 37
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 150000002431 hydrogen Chemical group 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000005033 Fourier transform infrared spectroscopy Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 229910004156 TaNx Inorganic materials 0.000 description 1
- 229910010421 TiNx Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/34—Nitrides
- C23C16/345—Silicon nitride
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
えるストレスを最小化できる半導体装置の製造方法を提
供する。 【解決手段】 半導体基板上に新しいPE−SiN膜が
蒸着される。PE−SiN膜は望ましくはSiH4の流
量が6.0×10-5m3/min以下である時にSiH4
とNH3との流量比が2:1〜1:3の範囲を有するよ
うに形成されることにより、高温で形成されるLP−S
iN膜と同一にSi−Hボンディングをほとんど有しな
い膜質で形成される。このようにして熱的ストレス変化
が最小化された膜質のPE−SiN膜を形成することに
より、後続熱処理時PE−SiN膜のポピングが防止で
き、シリコン窒化膜が半導体基板及び半導体基板上に形
成された半導体素子に与えるストレスを最小化できる。
又、トレンチエッチングマスクとLP−SiN膜で形成
されるライナーのエッチング率の差によりライナーデン
トを最小化できる。
Description
方法に関するものであり、より詳しくは後続熱処理工程
に対して安定な新しいPE−SiN(PECVD Si
licon Nitride)膜を使用する半導体装置
の製造方法に関するものである。
用いたゲート形成方法の工程を順次に示す断面図であ
る。図1〜図4を参照すると、従来のLP−SiN(L
PCVD SiliconNitride)膜を用いた
タングステンシリサイド膜(TungstenSili
cide layer)を有するゲート形成方法は先
ず、半導体基板2上にゲート酸化膜(gate oxi
de layer)(図示せず)が形成される。
って、ポリシリコン膜4及びポリシリコン膜より抵抗が
低い低抵抗(low resistance)導電膜の
タングステンシリサイド膜6が順次に蒸着される。そし
て、タングステンシリサイド膜6上にゲートマスク層の
LP−SiN膜8、酸化膜10、及び反射防止膜(an
ti−reflective layer)(図示せ
ず)が順次に蒸着される。
ゲートパターンを形成するためのフォトレジストパター
ン12が形成される。フォトレジストパターン12をマ
スクとして使用して反射防止膜、酸化膜10、及びLP
−SiN膜8が順次にエッチングされた後、フォトレジ
ストパターン12が除去される。その後、LP−SiN
膜8をマスクとして使用してタングステンシリサイド膜
6及びポリシリコン膜4が順次にエッチングされて図6
に示すように、ゲート14が形成される。
膜質特に、高温酸化膜(HTO;high tempe
rature oxide膜)蒸着工程時、酸素により
タングステンシリサイド膜6の側壁にハンプ(hum
p)が発生することを防止するためこの分野でよく知ら
れたハンプ処理工程即ち、一種の後続熱処理工程が遂行
され、続いてゲートポリ酸化工程(gate poly
oxidationprocess;GPox pr
ocess)が遂行される。
サ(spacer)(図示せず)が形成される。
N膜で形成される。
素子の速度(speed)を向上させるための目的でワ
ードライン(word line)とビットライン(b
itline)とに使用されるタングステンシリサイド
膜をチタンシリサイド膜(Titanium Sili
cide layer)又はタングステン膜(tung
sten layer)で代替する研究が進行されてい
る。これはチタンシリサイド膜又はタングステン膜がタ
ングステンシリサイド膜よりさらに低い比抵抗(res
istivity)を有するからである。
るLP−SiN膜8又は酸化膜10として主に使用され
るHTO膜等の形成による高いサーマルバジット(hi
ghthermal budget)の影響で、チタン
シリサイド膜又はタングステン膜が変形される問題点が
発生される。従って、これら膜を用いることには限界が
ある。
チタンシリサイドを使用し、ゲートマスク層としてLP
−SiN膜を使用する場合、LP−SiN膜をマスクと
して使用してチタンシリサイド膜をエッチングする時チ
タンシリサイド膜が部分的に、そして選択的にエッチン
グされる現象が発生する。これはLP−SiN膜形成等
による高いサーマルバジットの影響でチタンシリサイド
膜が変形されたからである。
ンシリサイド膜が局部的に氷山のように上がる一種のア
グロメレーション(agglomeration)現象
に現れる。
領域(active region)上に半導体基板が
エッチングされて発生されるピッチング(pittin
g)現象及びゲート以外の領域にゲート電極物質がエッ
チングされずに残る残留物(residue)現象が発
生される
−SiN膜より低温で蒸着される即ち、サーマルバジッ
トが低いPE−SiN膜をゲートマスク層として使用し
た。
スク層として使用することにおいて、PE−SiN膜と
ゲート電極膜との間にリフティング(lifting)
が発生される。リフティングは例えば、ゲートマスク層
を使用してゲート導電膜をエッチングする時ゲートマス
ク層とゲート導電膜との界面部位にアンダーカットが発
生された状態で後続洗浄工程が進行された時発生され
る。
用する場合、ハンプ処理工程〜ゲートポリ酸化工程等の
後続熱処理工程時図7に示すように、PE−SiN膜が
張り裂けるポピング(popping)現象が発生され
る。参照番号20はPE−SiN膜が形成された部分で
PE−SiN膜がポピングされて所々下部膜が露出され
ることを見られる。そして、参照番号21に示したよう
に、ポピングされたPE−SiN膜の屑がPE−SiN
膜の形成された領域と隣接した領域に散在されているこ
とを見られる。このようなポピング現象が発生すると後
続工程が不可能である。
理に対するストレス変化を示すグラフであって、このよ
うな従来のPE−SiN膜の特性はポピング現象の原因
になる。図8に対する説明は本発明の実施形態で図16
と比較して詳細に叙述しようとする。
変化によるストレス変化が小さい膜質特性の新しいPE
−SiN膜が形成できる半導体装置の製造方法を提供す
ることにある。本発明の他の目的は、温度変化によるス
トレス変化が小さい膜質特性の新しいPE−SiN膜で
ゲートマスク層を形成することにより、後続熱処理時ゲ
ートマスク層のポピングが防止できる半導体装置の製造
方法を提供することにある。本発明のさらに他の目的
は、温度変化によるストレス変化が小さい膜質特性の新
しいPE−SiN膜でトレンチエッチングマスクを形成
することにより、トレンチ隔離膜緻密化アニーリング工
程時トレンチエッチングマスクが半導体基板に与えるス
トレスが最小化できる半導体装置の製造方法を提供する
ことにある。
ための本発明によると、シリコン窒化膜蒸着工程を含む
半導体装置の製造方法は、シリコン窒化膜(SixNy
Hz)蒸着工程を含む半導体装置の製造方法において、
シリコン窒化膜をPECVD(PlasmaEnhan
ced CVD)方法で蒸着し、シリコン窒化膜内の水
素(H)の組成(z)を所定値以下になるようにして後
続熱処理に対するシリコン窒化膜のストレス変化を最小
化させる。
ると、シリコン窒化膜マスクを使用する半導体装置の製
造方法は、シリコン窒化膜マスクを使用してシリコン窒
化膜マスク下部の物質膜をエッチングする半導体装置の
製造方法において、シリコン窒化膜マスクは、PECV
D(Plasma Enhanced CVD)方法で
シリコン窒化膜(SixNyHz)を蒸着及びパターニ
ングして形成され、シリコン窒化膜はシリコン窒化膜内
の水素(H)の組成(z)を所定値以下になるようにし
て後続熱処理に対するシリコン窒化膜のストレス変化を
最小化させる。
ると、トレンチ隔離を有する半導体装置の製造方法は、
第1シリコン窒化膜で形成されたマスクを使用して半導
体基板をエッチングして形成されたトレンチと、トレン
チ内壁に第2シリコン窒化膜で形成されたライナー(l
iner)を含むトレンチ隔離を有する半導体装置の製
造方法において、第1シリコン窒化膜(SixNyH
z)はPECVD方法で蒸着し、第1シリコン窒化膜内
の水素(H)の組成(z)を所定値以下になるようにし
て後続熱処理に対する第1シリコン窒化膜のストレス変
化を最小化させる。
実施形態による新たな半導体装置の製造方法は、Si−
Hボンディング(bonding)をほとんど有しない
即ち、熱的ストレス変化が最小化された膜質のPE−S
iN膜を形成する。この際、新しいPE−SiN膜(S
ixNyHz)は水素(H)の組成(z)が0.35以
下になる。これで、後続熱処理時PE−SiN膜のポピ
ングが防止でき、シリコン窒化膜が半導体基板及び半導
体基板上に形成された半導体素子に与えるストレスが最
小化できる。又、トレンチエッチングマスクを新しいP
E−SiN膜で形成することにより、トレンチエッチン
グマスクによる活性領域が受けるストレスが最小化でき
るだけではなく、トレンチエッチングマスクとLP−S
iN膜で形成されるライナーのエッチング率の差により
ライナーデント(liner dent)が最小化でき
る。
明の実施例を詳細に説明する。 (第1実施例)図9〜図14は本発明の第1実施例によ
る新しいPE−SiN膜を用いたゲート形成方法の工程
を順次に示す断面図である。本発明によるゲートマスク
層の新しいPE−SiN膜は従来のPE−SiN膜と違
って、Si−Hボンディングをほとんど有しない膜質で
形成される。図9及び図10を参照すると、本発明の第
1実施例によるPE−SiN膜106を用いたゲート形
成方法は先ず、半導体基板100上にゲート酸化膜(図
示せず)が形成される。ゲート酸化膜はシリコン酸化膜
(silicon oxide)形成方法〜窒化酸化膜
(nitrided oxide)形成方法で形成され
る。
04即ち、ポリシリコン膜102及び低抵抗導電膜10
4が順次に蒸着される。低抵抗導電膜104は例えば、
耐火金属(refractory metal)、耐火
金属シリサイド(refractory metal
silicide)、又は耐火金属窒化物(refra
ctory metal nitride)等が使用で
きる。
ンタル(Ta)、モリブデン(Mo)、チタン(T
i)、及びコバルト(Co)等があり、耐火金属シリサ
イドとしてはタングステンシリサイド(WSix)、タ
ンタルシリサイド(TaSix)、モリブデンシリサイ
ド(MoSix)、チタンシリサイド(TiSix)、
及びコバルトシリサイド(CoSix)等がある。そし
て、耐火金属窒化物としてはタングステン窒化膜(WN
x)、タンタル窒化膜(TaNx)、及びチタン窒化膜
(TiNx)等がある。
ゲートマスク層の新しいPE−SiN膜106が蒸着さ
れる。新しいPE−SiN膜106は次のような条件で
蒸着される。新しいPE−SiN膜106を形成するた
めのシリコンソースガスとしてはSiH4及びSiH2C
l2のうち、少なくとも一つ以上が使用され、窒素ソー
スガスはNH3及びN2のうち、少なくとも一つ以上が使
用される。
ースガス又は窒素ソースガスを使用することにより、結
果的に形成されるPE−SiN膜は水素(H)成分を含
む。
iH4、NH3、及びN2ガスを使用して形成される。こ
の際、SiH4は2.0×10-5m3/min(20sc
cm)〜1.0×10-4m3/min(100scc
m)の流量(flow rate)範囲内で使用され、
NH3は2.0×10-5m3/min〜3.0×10-5m
3/min(20sccm〜300sccm)の流量範
囲内で使用され、N2は1.0×10-3m3/min〜
6.0×10-3m3/mi(1000sccm〜600
0sccm)の流量範囲内で使用される。ここで、sc
cmは流量単位で、standard cubic c
entimeters per minuteの略字で
ある。
/min(60sccm)以下の流量例えば、4.5×
10-5m3/min(45sccm)の流量として使用
され、NH3は4.5×10-5m3/min(45scc
m)以下の流量として使用され、N2は5.0×10-3
m3/min(5000sccm)の流量として使用さ
れる。SiH4ガスが6.0×10-5m3/min(60
sccm)以下である時、SiH4とNH3との比は2:
1〜1:3の範囲を有するようにする。ここで、N2ガ
スは反応ガスとしても使用されるが、主に反応ガスを運
搬するキャリヤーガス(carrier gas)とし
て使用される。
着するためのパワー(power)条件は300W〜8
00Wで、望ましくは400W〜500Wの範囲内であ
り、圧力(pressure)条件は667Pa〜93
3Pa(5torr〜7torr)、望ましくは、80
0Pa(6torr)であり、温度条件は300℃〜6
00℃、望ましくは400℃〜550℃の範囲内であ
る。
来(SiH4:3.0×10-4m3/min(300sc
cm)、パワー:800W)に比べて減少されたことで
ある。
膜106はSixNyHzの組成を有する膜であって、
この際水素(H)の組成(z)は0.35以下であり望
ましくは0.25以下になる。新しいPE−SiN膜1
06は例えば、Si3N3.75H0.25の組成を有する膜で
ある。一方、従来方法により形成されたPE−SiN膜
は水素(H)の組成(z)が0.35より大きくなり、
例えば、Si3N3.33H0.67の組成を有する膜である。
一方、LP−SiN膜は700℃以上の高温で形成され
てソースガスが完全分解されるのでSi3N4の組成を有
する。
06は1500Å/min以下の蒸着率であり、望まし
くは1100Å/minの蒸着率を有するように形成さ
れる。これは従来PE−SiN膜の蒸着率の1/5程度
で減少されたことである。
06上に酸化膜108が蒸着される。酸化膜108はH
TO膜、PE−SiH4酸化膜、またはPE−TEOS
酸化膜のうち、いずれか一つで形成される。
ixOyNz)(図示せず)が形成された後、反射防止
膜上にゲートをパターニングするためのフォトレジスト
パターン110が形成される。(図13)フォトレジス
トパターン110をマスクとして使用して反射防止膜、
酸化膜108、及び新しいPE−SiN膜106が順次
にエッチングされた後、フォトレジストパターン110
が除去される。その後、新しいPE−SiN膜106を
マスクとして使用してゲート電極膜102、104がエ
ッチングされる。その結果、図14に示すように、ゲー
ト112が形成される。
程及びゲートポリ酸化工程が順次に遂行される。ハンプ
処理工程及びゲートポリ酸化工程は各々例えば、650
℃及び900℃で遂行される。続いて、ゲート両側壁に
絶縁膜スペーサ(図示せず)が形成される。
ージが優秀なHTO膜又はLP−SiN膜等で形成でき
るが、本発明による新しいPE−SiN膜で形成するこ
とも可能である。
E−SiN膜と、本発明により形成された新しいPE−
SiN膜内のボンディングをFTIR(Fourier
Transform Infrared Spect
roscopy)で分析したグラフである。
プル(sample)内の化学的ボンド(chemic
al bonds)を分析する方法で、入射赤外線輻射
(incident infrared radiat
ion)がサンプル内に存在する化学的ボンドにより選
択的に吸収されることを用いた分析方法である。
N膜の場合、Si−Hボンディングが確然存在すること
が分かり(参照番号122)、本発明による新しいPE
−SiN膜の場合、Si−Hボンディングがほとんど存
在しないことが分かる。(参照番号124)
の場合(参照番号120)もSi−Hボンディングがほ
とんど存在しないものの、従来技術で前述したようにL
P−SiN膜が高温で形成されることにより下部導電膜
に良くない影響を与える短所を有する。
N膜と本発明による新しいPE−SiN膜の後続熱処理
に対するストレス変化を示すグラフである。図8を参照
すると、従来PE−SiN膜に対して温度を次第に増加
させた場合(heating)のストレス変化グラフ
(参照番号126)は蒸着温度の400℃付近で圧縮応
力(compressive stress)から引張
応力(tensile stress)へ変化されるこ
とを示す。又、温度が増加することにより引張応力が急
激に大きくなって850℃である時、約1.00×10
9Pa(1.00E+10dyne/cm2)の引張応力
を有することを示す。
に減少させる場合(cooling)のストレス変化グ
ラフ(参照番号128)は約650℃から引張応力が変
化されることと同時にその応力が大きくなって約550
℃である時、約約1.30×109Pa(1.30E+
10dyne/cm2)の引張応力を有することを示
す。
−SiN膜に対して温度を次第に増加させた場合のスト
レス変化グラフ(参照番号130)は500℃付近で引
張応力が変化され始めるが、急激に変化されずに、85
0℃である時従来に比べて非常に低い約5.00×10
8Pa(5.00E+09dyne/cm2)の引張応力
を有することを示す。
を次第に減少させた場合のストレス変化グラフ(参照番
号132)は600℃から引張応力が変化されることと
同時にその応力が大きくなるものの、500℃で約6.
00×108Pa(6.00E+09dyne/cm2)
に非常に大きくはならないことを示す。
次第に増加させた場合と次第に減少させた場合の新しい
PE−SiN膜のストレス変化幅(△S2、400℃)
は従来のPE−SiN膜のストレス変化幅(△S1、4
00℃)に比べて相当に縮まることが分かる。これは新
しいPE−SiN膜が従来PE−SiN膜に比べて後続
熱処理工程に対してさらに安定的なことを示す。
℃〜550℃の範囲内で設定して膜質の変化を調べた結
果、蒸着温度が増加されば増加されるほどストレス側面
で安定的であり、分析結果大きな差はなかったが、N−
Hボンディングが減少されることを確認した。又、40
0℃〜550℃範囲内の全ての条件に対して各々650
℃及び900℃の熱処理を遂行した結果、従来のような
PE−SiN膜が張り裂ける現象のポピング現象はなか
った。ここで、650℃はハンプ処理工程温度であり、
900℃はゲートポリ酸化工程温度である。
PE−SiN膜に比べて後続熱処理工程に対してさらに
安定的であり、これは新しいPE−SiN膜内部のSi
−Hボンディングがほとんど存在しないからである。
いPE−SiN膜を使用した時ポピング現象を有しない
周辺回路領域(periphery circuit
region)を示す写真である。
のように、後続高温熱処理即ち、ハンプ処理工程(65
0℃)〜ゲートポリ酸化工程(950℃)によりPE−
SiN膜がポピングされる現象が発生されるものの、本
発明による新しいPE−SiN膜を使用した時は図17
でのように、ポピング現象が発生されないことが分か
る。
の第2実施例による新しいPE−SiN膜をエッチング
マスクとして使用するトレンチ隔離の製造方法の工程を
順次に示す断面図である。図18を参照すると、本発明
の第2実施例による新しいPE−SiN膜をエッチング
マスクとして使用するトレンチ隔離の製造方法は先ず、
図示しないパッド酸化膜(pad oxide)が形成
された半導体基板200上にトレンチ形成のため活性領
域が遮られるエッチングマスク202が形成される。こ
の際、エッチングマスク202は本発明による新しいP
E−SiN膜で形成される。
述したような膜質で形成され、ここでは新しいPE−S
iN膜に対する詳細な言及は重複を避けるため略する。
基板200がエッチングされてトレンチ204が形成さ
れる。その後、トレンチエッチングにより発生した基板
損傷を除去するため酸化工程が遂行されてトレンチ内壁
にシリコン酸化膜(図示せず)が形成される。
02上にトレンチ内壁の酸化を防止することを主目的に
するライナー206が形成される。ライナー206は、
エッチングマスク202と相異なるエッチング率を有す
るLP−SiN膜で形成される。
に充填されるようにトレンチ隔離膜208が蒸着され
る。トレンチ隔離膜208は例えば、USG(Undo
pedSilicate Glass)膜及びUSG膜
のストレス(stress)を緩和させるためのPE−
TEOS(Plasma Enhanced Tetr
a Ethyl Ortho Silicate)酸化
膜が順次に積層された多層膜で形成される。トレンチ隔
離膜208を緻密化(densification)す
る熱処理工程が遂行された後図19でのように、エッチ
ングマスク202の上部が露出されるようにトレンチ隔
離膜208がCMP(chemicalmechani
cal polishing)工程等で平坦化エッチン
グされる。
PE−SiN膜で形成することにより、熱処理工程遂行
時エッチングマスク202による活性領域が受けるスト
レスは最小化される。これは新しいPE−SiN膜の温
度変化によるストレス変化が従来PE−SiN膜より相
対的に小さいからである。
トリップ(phosphoricacid)工程で除去
されると、図20に示すように、トレンチ隔離(tre
nch isolation)210が完成される。
るストレスを最小化するだけではなく、燐酸ストリップ
工程時新しいPE−SiN膜によるエッチングマスク2
02がLP−SiN膜によるライナー206よりさらに
早くエッチングされるので、トレンチ隔離形成時問題点
によく知られたライナーデント現象が最小化される。
チング率は120Å/minであり、LP−SiN膜の
エッチング率は45Å/minである。この際従来のP
E−SiN膜のエッチング率は新しいPE−SiN膜と
LP−SiN膜とのエッチング率の中間程度になる。
施例以外にもPECVD方法で蒸着されるシリコン窒化
膜形成工程を含む全ての半導体装置の製造方法に適用さ
れ、特にシリコン窒化膜形成後、後続高温熱処理工程が
遂行される全ての半導体装置の製造方法に適用される。
はSiH4が6.0×10-5m3/min(60scc
m)以下である時にSiH4とNH3との比が2:1〜
1:3の範囲を有するように形成することにより、Si
−Hボンディングをほとんど有しない即ち、熱的ストレ
ス変化が最小化された膜質のPE−SiN膜を形成す
る。この際、シリコン窒化膜(SixNyHz)の水素
(H)の組成(z)が0.35以下になる。これで、後
続の熱処理時にPE−SiN膜のポピングが防止でき、
シリコン窒化膜が半導体基板及び半導体基板上に形成さ
れた半導体素子に与えるストレスを最小化できる効果が
ある。又、トレンチエッチングマスクを新しいPE−S
iN膜で形成することにより、トレンチエッチングマス
クによる活性領域が受けるストレスを最小化できるだけ
ではなく、トレンチエッチングマスクとLP−SiN膜
で形成されるライナーのエッチング率の差によりライナ
ーデントを最小化できる効果がある。
の工程を順次に示す断面図である。
の工程を順次に示す断面図である。
の工程を順次に示す断面図である。
の工程を順次に示す断面図である。
の工程を順次に示す断面図である。
の工程を順次に示す断面図である。
ポピング現象を有する周辺回路領域を示す写真代用図で
ある。
トレス変化を示すグラフである。
膜を用いたゲート形成方法の工程を順次に示す断面図で
ある。
N膜を用いたゲート形成方法の工程を順次に示す断面図
である。
N膜を用いたゲート形成方法の工程を順次に示す断面図
である。
N膜を用いたゲート形成方法の工程を順次に示す断面図
である。
N膜を用いたゲート形成方法の工程を順次に示す断面図
である。
N膜を用いたゲート形成方法の工程を順次に示す断面図
である。
と、本発明により形成された新しいPE−SiN膜内の
ボンディングをFTIRで分析したグラフである。
処理に対するストレス変化を示すグラフである。
N膜を使用した時ポピング現象を有しない周辺回路領域
を示す写真代用図である。
N膜をエッチングマスクとして使用するトレンチ隔離の
製造方法の工程を順次に示す断面図である。
N膜をエッチングマスクとして使用するトレンチ隔離の
製造方法の工程を順次に示す断面図である。
N膜をエッチングマスクとして使用するトレンチ隔離の
製造方法の工程を順次に示す断面図である。
Claims (28)
- 【請求項1】 シリコン窒化膜蒸着工程を含む半導体装
置の製造方法において、 前記シリコン窒化膜をPECVD方法で蒸着し、シリコ
ン窒化膜内の水素の組成を所定値以下になるようにして
後続熱処理に対するシリコン窒化膜のストレス変化を最
小化させることを特徴とするシリコン窒化膜蒸着工程を
含む半導体装置の製造方法。 - 【請求項2】 前記シリコン窒化膜内の水素の組成が
0.35以下であることを特徴とする請求項1に記載の
シリコン窒化膜蒸着工程を含む半導体装置の製造方法。 - 【請求項3】 前記シリコン窒化膜を形成するためのシ
リコンソースガスはSiH4及びSiH2Cl2のうち、
少なくとも一つ以上であり、窒素ソースガスはNH3及
びN2のうち、少なくとも一つ以上であることを特徴と
する請求項1に記載のシリコン窒化膜蒸着工程を含む半
導体装置の製造方法。 - 【請求項4】 前記シリコン窒化膜は、SiH4、N
H3、及びN2ガスを使用して形成され、前記SiH4と
NH3との比が2:1〜1:3の範囲を有することを特
徴とする請求項1に記載のシリコン窒化膜蒸着工程を含
む半導体装置の製造方法。 - 【請求項5】 前記SiH4は、3.5×10-5m3/m
in〜6.0×10 -5m3/minの範囲内で使用され
ることを特徴とする請求項4に記載のシリコン窒化膜蒸
着工程を含む半導体装置の製造方法。 - 【請求項6】 前記シリコン窒化膜形成のためのパワ
ー、圧力、及び温度は、各々300W〜800Wの範
囲、667Pa〜933Paの範囲、及び300℃〜6
00℃の範囲を有することを特徴とする請求項1に記載
のシリコン窒化膜蒸着工程を含む半導体装置の製造方
法。 - 【請求項7】 前記シリコン窒化膜を形成するためのシ
リコンソースガス及び窒素ソースガスは、各々SiH4
及びNH3であり、SiH4とNH3との各々は2.0×
10-5m3/min〜1.0×10-4m3/min及び
2.0×10-5m 3/min〜3.0×10-4m3/mi
nの流量範囲内で使用され、この際シリコン窒化膜を形
成するためのパワーは、300W〜800Wの範囲を有
することを特徴とする請求項1に記載のシリコン窒化膜
蒸着工程を含む半導体装置の製造方法。 - 【請求項8】 前記シリコン窒化膜は、1500Å/m
in以下の蒸着率を有することを特徴とする請求項1に
記載のシリコン窒化膜蒸着工程を含む半導体装置の製造
方法。 - 【請求項9】 シリコン窒化膜マスクを使用してシリコ
ン窒化膜マスク下部の物質膜をエッチングする半導体装
置の製造方法において、 前記シリコン窒化膜マスクは、PECVD方法でシリコ
ン窒化膜を蒸着及びパターニングして形成され、前記シ
リコン窒化膜はシリコン窒化膜内の水素の組成を所定値
以下になるようにして後続熱処理に対するシリコン窒化
膜のストレス変化を最小化させることを特徴とするシリ
コン窒化膜マスクを使用する半導体装置の製造方法。 - 【請求項10】 前記シリコン窒化膜内の水素の組成が
0.35以下であることを特徴とする請求項9に記載の
シリコン窒化膜マスクを使用する半導体装置の製造方
法。 - 【請求項11】 前記物質膜は、耐火金属、耐火金属シ
リサイド、または耐火金属窒化物のうち、いずれか一つ
で形成されることを特徴とする請求項9に記載のシリコ
ン窒化膜マスクを使用する半導体装置の製造方法。 - 【請求項12】 前記物質膜は、タングステン、タンタ
ル、モリブデン、チタン、コバルト、タングステンシリ
サイド、タンタルシリサイド、モリブデンシリサイド、
チタンシリサイド、コバルトシリサイド、タングステン
窒化膜、タンタル窒化膜、またはチタン窒化膜のうち、
いずれか一つであることを特徴とする請求項11に記載
のシリコン窒化膜マスクを使用する半導体装置の製造方
法。 - 【請求項13】 前記シリコン窒化膜マスク上に酸化膜
が付加的に形成されることを特徴とする請求項9に記載
のシリコン窒化膜マスクを使用する半導体装置の製造方
法。 - 【請求項14】 前記酸化膜は、HTO膜、PE−Si
H4酸化膜、またはPE−TEOS酸化膜のうち、いず
れか一つであることを特徴とする請求項13に記載のシ
リコン窒化膜マスクを使用する半導体装置の製造方法。 - 【請求項15】 前記酸化膜上に反射防止膜が付加的に
形成されることを特徴とする請求項13に記載のシリコ
ン窒化膜マスクを使用する半導体装置の製造方法。 - 【請求項16】 前記シリコン窒化膜を形成するための
シリコンソースガスは、SiH4及びSiH2Cl2のう
ち、少なくとも一つ以上であり、窒素ソースガスは、N
H3及びN2のうち、少なくとも一つ以上であることを特
徴とする請求項9に記載のシリコン窒化膜マスクを使用
する半導体装置の製造方法。 - 【請求項17】 前記シリコン窒化膜は、SiH4、N
H3、及びN2ガスを使用して形成され、前記SiH4と
NH3との比が2:1〜1:3の範囲を有することを特
徴とする請求項9に記載のシリコン窒化膜マスクを使用
する半導体装置の製造方法。 - 【請求項18】 前記SiH4は、3.5×10-5m3/
min〜6.0×10-5m3/minの範囲内で使用さ
れることを特徴とする請求項17に記載のシリコン窒化
膜マスクを使用する半導体装置の製造方法。 - 【請求項19】 前記シリコン窒化膜形成のためのパワ
ー、圧力、及び温度は、各々300W〜800Wの範
囲、667Pa〜933Paの範囲、及び300℃〜6
00℃の範囲を有することを特徴とする請求項9に記載
のシリコン窒化膜マスクを使用する半導体装置の製造方
法。 - 【請求項20】 前記シリコン窒化膜を形成するための
シリコンソースガス及び窒素ソースガスは、各々SiH
4及びNH3であり、SiH4とNH3との各々は2.0×
10-5m3/min〜1.0×10-4m3/min及び
2.0×10-5m3/min〜3.0×10-4m3/mi
nの流量範囲内で使用され、この際シリコン窒化膜を形
成するためのパワーは、300W〜800Wの範囲を有
することを特徴とする請求項9に記載のシリコン窒化膜
マスクを使用する半導体装置の製造方法。 - 【請求項21】 前記物質膜のエッチング結果で形成さ
れる物質膜パターンの両側壁に絶縁膜スペーサを形成す
る段階を付加的に含むことを特徴とする請求項9に記載
のシリコン窒化膜マスクを使用する半導体装置の製造方
法。 - 【請求項22】 前記絶縁膜スペーサは、LP−SiN
膜及びHTO膜のうち、いずれか一つにより形成される
ことを特徴とする請求項21に記載のシリコン窒化膜マ
スクを使用する半導体装置の製造方法。 - 【請求項23】 前記絶縁膜スペーサは、PECVD方
法によるシリコン窒化膜で形成され、このシリコン窒化
膜内の水素の組成は0.35以下であることを特徴とす
る請求項21に記載のシリコン窒化膜マスクを使用する
半導体装置の製造方法。 - 【請求項24】 第1シリコン窒化膜で形成されたマス
クを使用して半導体基板をエッチングして形成されたト
レンチと、トレンチ内壁に第2シリコン窒化膜で形成さ
れたライナーとを含むトレンチ隔離を有する半導体装置
の製造方法に置いて、 前記第1シリコン窒化膜はPECVD方法で蒸着し、第
1シリコン窒化膜内の水素の組成を所定値以下になるよ
うにして後続熱処理に対する第1シリコン窒化膜のスト
レス変化を最小化させることを特徴とするトレンチ隔離
を有する半導体装置の製造方法。 - 【請求項25】 前記第1シリコン窒化膜内の水素の組
成が0.35以下であることを特徴とする請求項24に
記載のトレンチ隔離を有する半導体装置の製造方法。 - 【請求項26】 前記第1シリコン窒化膜は、Si
H4、NH3、及びN2ガスを使用して形成され、前記S
iH4とNH3との比が2:1〜1:3の範囲を有するこ
とを特徴とする請求項24に記載のトレンチ隔離を有す
る半導体装置の製造方法。 - 【請求項27】 前記SiH4は、3.5×10-5m3/
min〜6.0×10-5m3/minの範囲内で使用さ
れることを特徴とする請求項26に記載のトレンチ隔離
を有する半導体装置の製造方法。 - 【請求項28】 前記第2シリコン窒化膜は、LPCV
D方法で蒸着されることを特徴とする請求項24に記載
のトレンチ隔離を有する半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990000063A KR100310103B1 (ko) | 1999-01-05 | 1999-01-05 | 반도체 장치의 제조 방법 |
KR1999P63 | 1999-01-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000208509A true JP2000208509A (ja) | 2000-07-28 |
Family
ID=19570713
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11348486A Pending JP2000208509A (ja) | 1999-01-05 | 1999-12-08 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6372672B1 (ja) |
JP (1) | JP2000208509A (ja) |
KR (1) | KR100310103B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012151261A (ja) * | 2011-01-19 | 2012-08-09 | Mitsubishi Heavy Ind Ltd | 半導体発光素子、半導体発光素子の保護膜及びその作製方法 |
CN107507762A (zh) * | 2017-09-04 | 2017-12-22 | 常州亿晶光电科技有限公司 | 一种提高氮化硅薄膜富含氢的技术 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002198526A (ja) * | 2000-12-27 | 2002-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
US6468863B2 (en) * | 2001-01-16 | 2002-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd | Split gate field effect transistor (FET) device employing dielectric barrier layer and method for fabrication thereof |
KR20030051016A (ko) * | 2001-12-20 | 2003-06-25 | 동부전자 주식회사 | 반도체 소자의 게이트 전극 형성방법 |
US8080453B1 (en) * | 2002-06-28 | 2011-12-20 | Cypress Semiconductor Corporation | Gate stack having nitride layer |
US7256083B1 (en) | 2002-06-28 | 2007-08-14 | Cypress Semiconductor Corporation | Nitride layer on a gate stack |
US7371629B2 (en) * | 2002-12-09 | 2008-05-13 | Taiwan Semiconductor Manufacturing Company | N/PMOS saturation current, HCE, and Vt stability by contact etch stop film modifications |
US20050215005A1 (en) * | 2003-03-06 | 2005-09-29 | Lsi Logic Corporation | Capacitor with stoichiometrically adjusted dielectric and method of fabricating same |
US7371637B2 (en) * | 2003-09-26 | 2008-05-13 | Cypress Semiconductor Corporation | Oxide-nitride stack gate dielectric |
KR100668970B1 (ko) * | 2003-11-05 | 2007-01-12 | 동부일렉트로닉스 주식회사 | 플라즈마 처리장치 및 이를 사용한 질화막 형성 방법 |
US20050170104A1 (en) * | 2004-01-29 | 2005-08-04 | Applied Materials, Inc. | Stress-tuned, single-layer silicon nitride film |
US20060105106A1 (en) * | 2004-11-16 | 2006-05-18 | Applied Materials, Inc. | Tensile and compressive stressed materials for semiconductors |
TWI263265B (en) * | 2005-02-13 | 2006-10-01 | United Microelectronics Corp | Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof |
US7247582B2 (en) * | 2005-05-23 | 2007-07-24 | Applied Materials, Inc. | Deposition of tensile and compressive stressed materials |
US7790561B2 (en) * | 2005-07-01 | 2010-09-07 | Texas Instruments Incorporated | Gate sidewall spacer and method of manufacture therefor |
KR100738836B1 (ko) * | 2005-12-05 | 2007-07-12 | 한국전자통신연구원 | 수소 흡착부를 이용한 급속 열처리 리모트 플라즈마 질화막 형성 장치 |
US8138103B2 (en) | 2006-05-31 | 2012-03-20 | Tokyo Electron Limited | Plasma CVD method, method for forming silicon nitride film and method for manufacturing semiconductor device |
US8252640B1 (en) | 2006-11-02 | 2012-08-28 | Kapre Ravindra M | Polycrystalline silicon activation RTA |
TWI345836B (en) * | 2007-06-12 | 2011-07-21 | Au Optronics Corp | Dielectric layer and thin film transistor,display planel,and electro-optical apparatus |
US8563095B2 (en) * | 2010-03-15 | 2013-10-22 | Applied Materials, Inc. | Silicon nitride passivation layer for covering high aspect ratio features |
DE102013210092A1 (de) | 2013-05-29 | 2014-12-04 | Robert Bosch Gmbh | Verfahren zur Herstellung einer Solarzelle |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4563367A (en) * | 1984-05-29 | 1986-01-07 | Applied Materials, Inc. | Apparatus and method for high rate deposition and etching |
KR100222897B1 (ko) * | 1995-08-18 | 1999-10-01 | 김영환 | 반도체 소자의 보호막 형성방법 |
US5731238A (en) * | 1996-08-05 | 1998-03-24 | Motorola Inc. | Integrated circuit having a jet vapor deposition silicon nitride film and method of making the same |
-
1999
- 1999-01-05 KR KR1019990000063A patent/KR100310103B1/ko not_active IP Right Cessation
- 1999-12-08 JP JP11348486A patent/JP2000208509A/ja active Pending
-
2000
- 2000-01-05 US US09/478,064 patent/US6372672B1/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012151261A (ja) * | 2011-01-19 | 2012-08-09 | Mitsubishi Heavy Ind Ltd | 半導体発光素子、半導体発光素子の保護膜及びその作製方法 |
CN107507762A (zh) * | 2017-09-04 | 2017-12-22 | 常州亿晶光电科技有限公司 | 一种提高氮化硅薄膜富含氢的技术 |
CN107507762B (zh) * | 2017-09-04 | 2019-05-03 | 常州亿晶光电科技有限公司 | 一种提高氮化硅薄膜富含氢的方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100310103B1 (ko) | 2001-10-17 |
US6372672B1 (en) | 2002-04-16 |
KR20000050308A (ko) | 2000-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000208509A (ja) | 半導体装置の製造方法 | |
US7465617B2 (en) | Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer | |
US20070111545A1 (en) | Methods of forming silicon dioxide layers using atomic layer deposition | |
JP3175721B2 (ja) | 半導体装置の製造方法 | |
JPH10209077A (ja) | 半導体装置の製造方法 | |
JP2006179860A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
JP2002025944A (ja) | 半導体素子の製造方法 | |
JP3003608B2 (ja) | 半導体装置の製造方法 | |
US20070164390A1 (en) | Silicon nitride passivation layers having oxidized interface | |
JPH10209278A (ja) | 半導体装置およびその製造方法 | |
JPH1032248A (ja) | タングステン膜形成法 | |
US6087259A (en) | Method for forming bit lines of semiconductor devices | |
JP2001168098A (ja) | 半導体装置及びパターンデータ作成方法 | |
US5946599A (en) | Method of manufacturing a semiconductor IC device | |
KR100623612B1 (ko) | 반도체소자의 금속배선 형성방법 | |
KR100332122B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JPH05144951A (ja) | 配線形成方法 | |
KR20080002548A (ko) | 메탈전극의 이상 산화를 방지할 수 있는 반도체소자의 제조방법 | |
TW457684B (en) | Manufacturing method of tungsten plug | |
KR100585011B1 (ko) | 반도체 소자의 게이트전극 형성 방법 | |
KR100329752B1 (ko) | 계면 치밀화를 위한 실리콘질화막 형성방법 및 그를 이용한 메모리소자 제조방법 | |
WO1999035675A1 (fr) | Procede pour former un film de titane par d.c.p.v. | |
KR20050002052A (ko) | 반도체 소자의 트렌치 갭필 방법 | |
JPH053170A (ja) | ブランケツトタングステンプラグ形成法 | |
KR100437619B1 (ko) | 반도체 소자의 캐패시터 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040611 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040910 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040915 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041209 |