KR100808537B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100808537B1
KR100808537B1 KR1020070041927A KR20070041927A KR100808537B1 KR 100808537 B1 KR100808537 B1 KR 100808537B1 KR 1020070041927 A KR1020070041927 A KR 1020070041927A KR 20070041927 A KR20070041927 A KR 20070041927A KR 100808537 B1 KR100808537 B1 KR 100808537B1
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요이치 오키타
주니치 와타나베
나오야 사시다
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 강유전체막의 열화를 높은 효율로 회복할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 강유전체 커패시터를 덮는 Al2O3막(6)을 스퍼터법에 의해 형성한다. Al2O3막(6)의 두께는 강유전체 커패시터에 요구되는 잔류 분극량 및 피로 내성에 따라 최적화하는 것이 바람직하며, 예컨대 10 ㎚ 내지 100 ㎚으로 한다. 계속해서, 산소 분위기에서 열처리를 행함으로써, Al2O3막(6)을 통해 산소를 PZT막(4)에 공급한다. 이 결과, PZT막(4)중의 산소 결손이 보전된다. 이 때, PZT막(4)중의 Pb의 증발은 Al2O3막(6)에 의해 억제되며, Pb량 감소에 민감한 피로 내성의 열화가 억제된다. 다음에, 후 공정에서의 열화 요인에 대한 제2 보호막으로서 Al2O3막(7)을 스퍼터법에 의해 형성한다. Al2O3막(7)의 두께는 그 후의 배선 공정에 있어서의 열화 요인으로부터 강유전체 커패시터를 충분히 보호할 수 있는 두께로 하는 것이 바람직하다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 강유전체 커패시터를 구비한 강유전체 메모리의 제조 방법을 도시하는 단면도.
도 2a 내지 도 2c는 도 1에 후속한 제1 실시예에 따른 강유전체 메모리의 제조 방법을 도시한 단면도.
도 3a 및 도 3b는 강유전체 메모리의 메모리 셀의 구조를 도시한 단면도.
도 4는 전극간의 관계를 도시한 레이아웃도.
도 5는 강유전체 메모리의 구성을 도시한 등가 회로도.
도 6은 Al2O3막의 두께와 잔류 분극량(2Pr)과의 관계를 도시한 그래프.
도 7은 Al2O3막의 두께와 피로에 의한 분극 열화량과의 관계를 도시한 그래프.
도 8a 내지 도 8c는 본 발명의 제2 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 9a 내지 도 9c는 도 8에 후속한 제2 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 10a 내지 도 10c는 도 9에 후속한 제2 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 11a 내지 도 11c는 도 10에 후속한 제2 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 12a 내지 도 12c는 본 발명의 제3 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 13a 내지 도 13c는 도 12에 후속한 제3 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 14a 내지 도 14c는 도 13에 후속한 제3 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 도시한 단면도.
도 15는 제2 및 제3 실시예의 인프린트 특성을 종래 기술의 인프린트 특성과 비교하여 도시한 그래프.
도 16a 내지 도 16c는 종래의 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제1 예(제1 종래예)를 공정 순으로 도시한 단면도.
도 17a 내지 도 17c는 종래의 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제2 예(제2 종래예)를 공정 순으로 도시한 단면도.
도 18a 내지 도 18c는 종래의 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제3 예(제3 종래예)를 공정 순으로 도시한 단면도.
도 19a 내지 도 19c는 종래의 강유전체 커패시터를 구비한 반도체 장치의 제조 방법 중, 주로 층간 절연막의 형성에 관한 부분을 공정 순으로 도시한 단면도.
도 20a 내지 도 20c는 도 19에 후속한 종래의 제조 방법을 공정 순으로 도시 한 단면도.
도 21a 및 도21b는 도 20에 후속한 종래의 제조 방법을 공정 순으로 도시한 단면도.
도 22a 및 도 22b는 도 21에 후속한 종래의 제조 방법을 공정 순으로 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1, 2, 53, 54, 61 : 층간 절연막
3 : 하부 전극막
4 : PZT막
5 : 강유전체막
6, 7, 51, 52 : Al2O3막
8, 55 : 컨택트 플러그(W 플러그)
9 : 배선
10 : 비트 배선
56 : SiON막
57 : Al 배선
본 발명은 강유전체 메모리에 적합한 반도체 장치의 제조 방법에 관한 것이다.
강유전체 메모리 등에 사용되는 강유전체 커패시터의 형성에 있어서는 강유전체막의 손상을 회복시키기 위한 어닐링이 필요로 되고 있다.
도 16a 내지 도 16c는 종래 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제1 예(제1 종래예)를 공정 순으로 도시한 단면도이다. 이 제1 종래예에서는, 도 16a에 도시한 바와 같이, 층간 절연막(101)상에 하부 전극(103), PZT막(104) 및 상부 전극(105)으로 이루어진 강유전체 커패시터를 패터닝 등에 의해 형성한다.
그 후, 산소 분위기 속에서 커패시터 회복 어닐링을 행한다. 이 때, 도 16b에 도시한 바와 같이, PZT막(104)이 노출되고 있는 부분(측면)으로부터 산소가 공급되어 PZT막(104)중의 산소 결손이 보충되기 때문에, 커패시터의 특성이 회복된다. 그러나, 이것과 동시에, PZT막(104)중의 Pb가 외부로 확산되어 증발해 버려 커패시터의 특성이 나빠진다.
계속해서, 도 16c에 도시한 바와 같이, 나중의 배선 공정(배선을 형성하는 공정)에서의 수소 및/수분의 침입에 따른 열화를 방지하기 위한 알루미나 보호막(106)을 형성하고, 층간 절연막(102) 및 배선(도시하지 않음) 등을 형성한다.
이와 같이 하여 제조된 반도체 장치에 있어서는, PZT막(104)의 Pb가 감소하여 특성이 나빠진 부분은 그대로 남는다. 이 때문에, 충분한 특성을 얻을 수 없다.
그래서, 강유전체 커패시터를 형성한 후에 비교적 얇은 커패시터 보호막을 형성하는 방법도 취해지고 있다. 도 17a 내지 도 17c는 종래 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제2 예(제2 종래예)를 공정 순으로 도시한 단면도이다. 이 제2 종래예에서는 도 17a에 도시한 바와 같이, 층간 절연막(101)상에 하부 전극(103), PZT막(104) 및 상부 전극(105)으로 이루어진 강유전체 커패시터를 패터닝 등에 의해 형성한 후, 비교적 얇은 알루미나 보호막(106)을 형성한다.
그 후, 산소 분위기 속에서 커패시터 회복 어닐링을 행한다. 이 때, 도 17b에 도시한 바와 같이, PZT막(104)이 노출되고 있는 부분(측면)으로부터 산소가 공급되어 PZT막(104)중의 산소 결손이 보충되기 때문에, 커패시터의 특성이 회복된다. 이 때, 제1 종래예와는 달리, Pb의 외부로의 확산은 생기지 않는다.
계속해서, 도 17c에 도시한 바와 같이, 층간 절연막(102)을 형성하고, 추가로, 배선(도시하지 않음) 등을 형성한다. 그러나, 제2 종래예에서는, 층간 절연막(102)의 형성시나 그 후의 다른 층간 절연막의 형성시 등에, 알루미나 보호막(106)을 투과하여 수소 및/수분이 PZT막(104)중으로 침입하여, 충분한 특성을 얻을 수 없다. 이것은 알루미나 보호막(106)의 두께가 불충분하기 때문이다.
또한, 강유전체 커패시터를 형성한 후에 두꺼운 커패시터 보호막을 형성하는 방법도 생각할 수 있다. 도 18a 내지 도 18c는 종래 강유전체 커패시터를 구비한 반도체 장치의 제조 방법의 제3 예(제3 종래예)를 공정 순으로 도시한 단면도이다. 이 제3 종래예에서는, 도 18a에 도시한 바와 같이, 층간 절연막(101)상에 하부 전극(103), PZT막(104) 및 상부 전극(105)으로 이루어진 강유전체 커패시터를 패터닝 등에 의해 형성한 후, 커패시터의 보호에 관하여 충분히 두꺼운 알루미나 보호막(106)을 형성한다.
그 후, 산소 분위기 속에서 커패시터 회복 어닐링을 행한다. 이 때, 도 18b에 도시한 바와 같이, 제1 종래예와는 달리, Pb의 외부로의 확산은 생기지 않는다. 그러나, PZT막(104)이 노출되고 있는 부분(측면)으로부터의 산소 공급도 차단되어 버려 산소 결손이 보충되지 않는다.
계속해서, 도 17c에 도시한 바와 같이, 층간 절연막(102)을 형성하고, 추가로, 배선(도시하지 않음) 등을 형성한다.
이와 같이 하여 제조된 반도체 장치에 있어서는, PZT막(104)의 산소 결손은 그대로 남은 상태이다. 이 때문에, 충분한 특성을 얻을 수 없다.
강유전체 커패시터를 덮는 알루미나막 등의 보호막은 성막에 의한 강유전체막의 열화가 적은 프로세스로 성막된다. 강유전체막의 열화는 성막 분위기 속에 수소 및/또는 수분이 강유전체막을 환원함으로써 야기된다. 특히, 웨이퍼에 열이 걸리는 경우가 많은 CVD법에서는 강유전체막의 열화는 현저하다.
강유전체막을 열화시키지 않고 보호막으로서 알루미나막을 성막하는 방법으로서, Ar 가스 분위기 속에서의 알루미나 타겟을 사용한 스퍼터법 및 산소를 함유한 분위기 속에서의 알루미늄 타겟을 사용한 반응성 스퍼터법을 들 수 있다. 이들 방법에서는, 환원성의 분위기가 존재하지 않기 때문에, 강유전체막을 열화시키지 않고 보호막의 성막이 행해진다.
그러나, 미세화가 진행함에 따라 커패시터의 측벽 형상이 급경사가 되어, 스 퍼터법으로는 보호막의 충분한 커버리지를 얻을 수 없는 경우가 있다. 충분한 커버리지를 얻고자 하는 경우에는, CVD법을 채용할 필요가 있다. 그러나, CVD법을 채용하는 경우, 상술한 바와 같이, 강유전체막이 열화하기 쉽다.
그래서, 특허 문헌 1(특허 공개 2002-100742호 공보)에 ALD(Atomic layer deposition)법을 채용하여 알루미나막을 성막하는 방법이 기재되어 있다. 이 방법에서는, 보호막으로서 주로 원자층 기상 성장(Atomic layer deposition) 알루미나가 이용된다. 일반적으로, 원자층 기상 성장 알루미나의 형성시에는 성막 분위기 속에 다량의 수분이 존재하기 때문에, 성막중에 수분이 강유전체막 속에 흡수되기 쉽다. 이 때문에, 이 수분은 그 후의 열처리 등에 의해 강유전체막을 열화시킨다. 즉, ALD법에서는, 재료의 TMA(트리메틸알루미늄: tri-methyl-aluminum)의 산화제로서 물이 이용되고 있는 경우가 많고, 이 수분이 성막 중 또는 후 공정 중에서 수소 발생원이 되어, 강유전체막이 열화하기 때문이다. 그래서, 특허 문헌 1에 기재된 방법에서는, 매우 얇은 제1 보호막(1 ㎚∼1.5 ㎚)을 성막한 후, 제1 보호막의 형성시에 강유전체막 속에 흡수된 수분을 제거하기 위해서 어닐링을 행하고 있다. 그리고, 그 후의 배선 공정에서의 열화 요인에 대한 제2 보호막을 비교적 두껍게 형성하고 있다.
그러나, 특허 문헌 1에 기재된 방법에서는, 제1 보호막이 매우 얇기 때문에, 열처리에 의한 PZT로의 산소 보전을 행하는 것은 가능하지만, PZT중의 Pb의 증발을 충분히 억제할 수 없다.
더욱이, 종래, 강유전체 커패시터를 형성한 다음 Si계의 층간 절연막(102)을 형성한 후에는 벌크 컨택트로서 W 플러그를 형성하고, 추가로, W 플러그의 산화를 방지하기 위해서 질소가 혼입된 절연막을 형성하며, 그 후, 상부 전극까지 도달하는 컨택트 홀 및 하부 전극까지 도달하는 컨택트 홀을 형성하고 있다. 그리고, 500℃ 이상의 고온으로 열처리를 행함으로써, 컨택트 홀로부터 산소를 공급하여 커패시터가 받은 대미지(공정 열화)를 회복시키고 있다.
그러나, 종래의 방법에서는, 이 어닐링에 의한 회복의 효율도 충분하다고는 말할 수 없다.
또한, 알루미나 보호막을 형성한 후에는 층간 절연막 및 배선 등을 형성하지만, 층간 절연막을 형성할 때에도 강유전체막에 손상이 생기기 쉽다. 도 19 내지 도 22는 종래의 강유전체 커패시터를 구비한 반도체 장치의 제조 방법 중, 주로 층간 절연막의 형성에 관한 부분을 공정 순으로 도시한 단면도이다.
우선, 전계 효과 트랜지스터를 반도체 기판상에 형성한 후에, 도 19a에 도시한 바와 같이, 층간 절연막(101)을 형성한다.
다음에, 도 19b에 도시한 바와 같이, 층간 절연막(101)상에 하부 전극막(103) 및 PZT막(104)을 순차 형성한다. 계속해서, PZT막(104)의 결정화 어닐링을 행한다. 그 후, PZT막(104)상에 상부 전극막(105)을 형성한다.
계속해서, 도 19c에 도시한 바와 같이, 에칭을 이용한 상부 전극막(105)의 패터닝을 행함으로써, 상부 전극을 형성한다. 다음에, 에칭을 이용한 패터닝에 의한 손상을 회복시키기 위한 산소 어닐링을 행한다. 더욱이, PZT막(104)의 패터닝 을 행함으로써, 용량 절연막을 형성한다. 보호막으로서 Al2O3막(151)을 스퍼터법으로써 전면에 형성한다. 다음에, Al2O3막(151) 및 하부 전극막(103)의 패터닝을 행함으로써, 하부 전극을 형성한다. 그 후, 보호막으로서 Al2O3막(152)을 스퍼터법으로써 전면에 형성한다.
다음에, 도 20a에 도시한 바와 같이, 층간 절연막(154)을 전면에 형성하고, CMP(화학 기계적 연마)법에 의해 층간 절연막(154)의 평탄화를 행한다. 층간 절연막(154)의 두께는 1.5 ㎛ 정도이다.
계속해서, 도 20b에 도시한 바와 같이, 트랜지스터의 고농도 확산층(도시하지 않음)까지 도달하는 구멍을 층간 절연막(154) 등에 형성한다. 그 후, 스퍼터법에 의해 Ti막 및 TiN막을 연속하여 구멍 내에 형성함으로써, 배리어 메탈막(도시하지 않음)을 형성한다. 계속해서, 추가로, 구멍 내에 CVD(화학 기상 성장)법으로써 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써 W 플러그(155)를 형성한다.
다음에, 도 20c에 도시한 바와 같이, W 플러그(155)의 산화 방지막으로서 SiON막(156)을 형성한다.
계속해서, 도 21a에 도시한 바와 같이, 상부 전극막(105)까지 도달하는 구멍 및 하부 전극막(103)까지 도달하는 구멍을 SiON막(156) 등에 형성한다.
그 후, 도 21b에 도시한 바와 같이, 손상을 회복시키기 위해서 산소 어닐링을 행한다. 이 산소 어닐링 시에는, 산소가 상부 전극막(105)을 통해 PZT막(104) 까지 도달하는 동시에, 층간 절연막(154) 및 Al2O3막(152, 151)을 통해 상부 전극막(105)과 PZT막(104)과의 계면 근방에서부터 PZT막(104)까지 도달한다.
계속해서, 도 22a에 도시한 바와 같이, SiON막(156)을 에치 백에 의해 전면에 걸쳐 제거함으로써, W 플러그(155)의 표면을 노출시킨다.
다음에, 도 2b에 도시한 바와 같이, 상부 전극막(105)의 표면 일부, 하부 전극막(103)의 표면 일부 및 W 플러그(155)의 표면이 노출된 상태에서, Al막을 형성하고, 이 Al막의 패터닝을 행함으로써 Al 배선(157)을 형성한다.
그 후, 추가로, 층간 절연막의 형성, 컨택트 플러그의 형성 및 밑에서부터 제2 층째 이후의 배선 형성 등을 행한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어진 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
그러나, 이 방법으로 반도체 장치를 제조한 경우에는, 층간 절연막(154)의 형성시에 수소 및/또는 수분이 PZT막(104)까지 도달하기 쉬워 특성이 나빠지게 된다.
[특허 문헌 1]
특허 공개 2002-100742호 공보
본 발명은 강유전체막의 열화를 높은 효율로 회복할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 상기 과제를 해결하기 위해 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 가지 실시예에 도달하였다.
본 발명에 따른 제1 반도체 장치의 제조 방법에서는, 하부 전극막, 강유전체막 및 상부 전극막을 형성한 후, 상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝한다. 다음에, 상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 제1 보호막을 형성한다. 계속해서, 산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 보호막을 통해 상기 강유전체막에 산소를 공급한다. 그 후, 상기 제1 보호막을 덮는 제2 보호막을 형성한다. 그리고, 이 제1 반도체 장치의 제조 방법에서는, 상기 제1 보호막의 두께는 상기 강유전체막의 구성 원소가 실질적으로 투과하지 않고, 산소가 투과하는 두께로 하며, 상기 제2 보호막의 두께는 수소 및 수분이 실질적으로 투과하지 않는 두께로 한다.
본 발명에 따른 제2 반도체 장치의 제조 방법에서는, 하부 전극막, 강유전체막 및 상부 전극막을 형성한 후, 상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝한다. 다음에, 상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 제3 보호막을 형성한다. 계속해서, 상기 제3 보호막상에 제1 층간 절연막을 형성한다. 그 후, 산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제3 보호막을 통해 상기 강유전체막에 산소를 공급한다. 그리고, 상기 제1 층간 절연막상에 제2 층간 절연막을 형성한다.
이하, 본 발명의 실시예에 대해서 첨부의 도면을 참조하여 구체적으로 설명 한다. 도 1 내지 도 2는 본 발명의 제1 실시예에 따른 강유전체 커패시터를 구비한 강유전체 메모리(반도체 장치)의 제조 방법을 도시하는 단면도이다. 또한, 도 3a 및 도 3b은 강유전체 메모리의 메모리 셀의 구조를 도시하는 단면도이다. 도 4는 전극간의 관계를 도시하는 레이아웃도이며, 도 3a 및 도 3b은 각각 도 4의 선 I-I 및 선 II-II에 따른 단면을 도시하는 단면도에 해당한다.
본 실시예에서는, 메모리 셀로서, 1T1C(1 트랜지스터 1 커패시터)형 플래너형 강유전체 메모리 셀이 어레이형으로 배치된 강유전체 메모리를 제조한다. 또한, 이하의 설명에서는, 메모리 셀 어레이중의 워드선이 연장되는 방향을 행 방향이라고 하고, 이것에 직교하는 방향을 열 방향이라고 한다.
우선, 각 메모리 셀의 스위칭 소자로서, 전계 효과 트랜지스터(41; 도 7b 참조)를 반도체 기판(40; 도 3a 및 도 3b 참조)의 표면에 형성한다. 다음에, 각 트랜지스터(41)를 덮는 층간 절연막(베이스 막; 1)을 형성한다.
계속해서, 도 1a에 도시한 바와 같이, 층간 절연막(1) 위에 하부 전극막(3), PZT(Pb(Zr, Ti)O3)막(4; 강유전체막) 및 상부 전극막(5)을 순차 형성한다. Pt막(3), PZT막(4) 및 IrO2막(5)의 두께는 각각 예컨대 150 ㎚, 200 ㎚, 250 ㎚이다. 그 후, 도 1b에 도시한 바와 같이, 상부 전극막(5)을 상부 전극의 평면 형상으로 패터닝에 의해 가공한다. 더욱이, 도 1c에 도시한 바와 같이, PZT막(4) 및 하부 전극막(3)을 각각 용량 절연막 및 하부 전극의 평면 형상으로 패터닝에 의해 순차 가공한다.
이와 같이 하여, IrO2막 등의 상부 전극막(5)으로 이루어진 상부 전극, PZT막(4)으로 이루어진 용량 절연막, Pt막 등의 하부 전극막(3)으로 이루어진 하부 전극을 구비한 강유전체 커패시터가 제작된다. 하부 전극은 후술한 바와 같이, 플레이트선으로서도 기능한다.
그 후, 도 2a에 도시한 바와 같이, 강유전체 커패시터를 덮는 Al2O3막(6)을 제1 보호막으로서 스퍼터 프로세스에 의해 형성한다. Al2O3막(6)의 두께는 강유전체 커패시터에 요구되는 잔류 분극량 및 피로 내성에 따라 최적화하는 것이 바람직하고, 예컨대, 10 ㎚ 내지 100 ㎚로 한다. Al2O3막(6)은 예컨대 성막 가스로서 TMA(트리메틸알루미늄: tri-methyl-aluminum)을 이용하고, 산화제로서 오존 또는 NO 등의 수소를 함유하지 않는 가스를 이용한 ALD법에 의해 성막되는 CVD 알루미나막, 또는, 성막 가스로서 알루미늄·트리·세컨더리·부톡시드(Al(O-sec-C4H9)3) 또는 알루미늄·트리·이소·프록시드(Al(O-i-C3H7)3)를 이용하며, 산화제로서 산소를 함유하는 것을 이용한 플라즈마 CVD법에 의해 성막되는 CVD 알루미나막이지만, 다른 알루미나막이어도 좋다. 즉, PZT막(4)을 열화시키지 않는 조건 하에서 Al2O3막(6)을 형성하는 것이 바람직하다.
계속해서, 산소 분위기에서 열처리를 행함으로써, Al2O3막(6)을 통해 산소를 PZT막(4)에 공급한다. 이 결과, PZT막(4)중의 산소 결손이 보전된다. 이 때의 온도는 예컨대 550℃ 내지 750℃, 보다 바람직하게는 600℃ 내지 750℃로 한다. 이 때, PZT막(4)중의 Pb의 증발은 도 2b에 도시한 바와 같이, Al2O3막(6)에 의해 억제되고, Pb량 감소에 민감한 피로 내성의 열화가 억제된다.
다음에, 도 2c에 도시한 바와 같이, 후 공정에서의 열화 요인에 대한 제2 보호막으로서 Al2O3막(7)을 스퍼터 프로세스에 의해 형성한다. Al2O3막(7)의 두께는 그 후의 배선 공정에 있어서의 열화 요인으로부터 강유전체 커패시터를 충분히 보호할 수 있는 두께로 하는 것이 바람직하며, 예컨대 20 ㎚ 이상으로 한다. Al2O3막(7)은 예컨대 성막 가스로서 TMA를 이용하고, 산화제로서 오존 또는 NO 등의 수소를 함유하지 않는 가스를 이용한 ALD법에 의해 성막되는 CVD 알루미나막, 또는, 가스로서 알루미늄·트리·세컨더리·부톡시드(Al(O-sec-C4H9)3) 또는 알루미늄·트리·이소·프록시드(Al(O-i-C3H7)3)를 이용하며, 산화제로서 산소를 이용한 플라즈마 CVD법에 의해 성막되는 CVD 알루미나막이지만, 다른 알루미나막이어도 좋다. 즉, PZT막(4)을 열화시키지 않는 조건 하에서 Al2O3막(7)을 형성하는 것이 바람직하다.
계속해서, 도 3a 및 도 3b에 도시한 바와 같이, 전면에 층간 절연막(2)을 형성한다. 또, 본 실시예에서는, Al2O3막(6, 7)의 적층체가 제3 보호막에 해당한다.
그 후, 층간 절연막(2), Al2O3막(6, 7) 및 층간 절연막(1)에 트랜지스터(41)의 고농도 소스·드레인 확산층(35)까지 도달하는 컨택트 홀을 형성한다. 그리고, 이 컨택트 홀 내에 컨택트 플러그(8)를 매립한다. 또한, 층간 절연막(2) 및 Al2O3막(6, 7)에 상부 전극막(5)까지 도달하는 배선용 컨택트 홀을 형성한다. 그리고, 이 컨택트 홀을 통해 상부 전극막(5)에 접속되는 동시에, 컨택트 플러그(8)에 접속되는 배선(9) 및 비트 배선(10)을 형성한다.
더욱이, 도 4에 도시한 바와 같이, 층간 절연막(2) 등에 하부 전극막(3)까지 도달하는 플레이트선용 컨택트 홀을 형성하고, 이 컨택트 홀 내에 컨택트 플러그(15)를 매립하며, 그 상층에, 플레이트선(하부 전극막(3))에 일정 전압을 공급하는 정전압원에 접속된 배선을 형성하고, 이 배선과 컨택트 플러그(15)를 접속한다.
그리고, 보호막 등을 형성하여 강유전체 메모리를 완성시킨다.
또, 반도체 기판(40)의 표면에 형성한 전계 효과 트랜지스터(41)에는 도 3a 및 도 3b에 도시한 바와 같이, 게이트 절연막(31), 게이트 전극(32), 캡막(33), 측벽 절연막(34), 고농도 소스·드레인 확산층(35) 및 저농도 소스·드레인 확산층(36)이 설치되어 있다. 또한, 전계 효과 트랜지스터가 형성된 소자 활성 영역은 소자 분리 절연막(37)에 의해 구획되어 있다.
도 5는 상술한 바와 같이 하여 제조한 강유전체 메모리의 구성을 도시하는 등가 회로도이다. 도 5중의 강유전체 커패시터(21)는 하부 전극막(3), PZT막(4) 및 상부 전극막(5)을 구비한 강유전체 커패시터에 해당한다. MOS 트랜지스터(22)는 전계 효과 트랜지스터(41)에 해당한다. 비트선(23)은 비트 배선(10)에 해당한다. 워드선(24)은 게이트 전극(32)에 해당한다. 플레이트선(25)은 하부 전극 막(3)에 해당한다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(21)에 설치된 강유전체막(PZT막(4))의 분극 상태에 따라 데이터가 기억된다.
이러한 제1 실시예에 따르면, Al2O3막(6; 제1 보호막)의 두께가 나중의 산소 분위기에서의 열처리에 의해 산소가 충분히 투과하여 PZT막(4)의 산소 결손을 보전할 수 있고, 또한 PZT막(4)중의 Pb의 증발이 충분히 억제될 정도로 설정되어 있다. 이 때문에, 높은 잔류 분극량을 확보하면서, 피로 열화를 억제할 수 있다.
여기서, 실제로, 제1 실시예에 관해서 본원 발명자가 행한 잔류 분극량 및 피로 특성에 관한 실험 결과에 대해서 설명한다. 우선, Pt으로 이루어진 하부 전극, PZT로 이루어진 용량 절연막 및 IrO2로 이루어진 상부 전극을 구비한 강유전체 커패시터를 제작하였다. 다음에, 스퍼터 프로세스에 의해 각종 막 두께(20 ㎚, 50 ㎚, 100 ㎚)의 Al2O3막(알루미나막)을 성막하였다. 계속해서, 산소 분위기 속에서 650℃의 어닐링(커패시터 회복 어닐링)을 1시간 행함으로써, PZT의 산소 결손을 보전하였다. 그 후, 상부 전극까지 도달하는 개구부 및 하부 전극까지 도달하는 개구부를 형성하였다. 그리고, 각 시료에 대해 잔류 분극량(2Pr) 및 분극 열화량의 측정을 행하였다.
도 6은 Al2O3막(알루미나막)의 두께와 잔류 분극량(2Pr)과의 관계를 도시한 그래프이다. 도 6에 도시한 바와 같이, 보호막으로서 형성되어 있는 Al2O3막의 두께가 20 ㎚ 또는 50 ㎚이면, 잔류 분극량(2Pr)은 높게 유지되어 있지만, 두께가 100 ㎚가 되면, 잔류 분극량(2Pr)이 저하되었다. 이것은 100 ㎚에서는, Al2O3막이 지나치게 두껍기 때문에, 커패시터 회복 어닐링시의 산소의 투과성이 저하되고, PZT에 충분한 산소가 공급되지 않아, PZT중의 산소 결손의 보전이 부족되기 때문이라고 생각된다.
도 7은 Al2O3막(알루미나막)의 두께와 피로에 의한 분극 열화량과의 관계를 도시하는 그래프이다. 분극 열화량은 피로 펄스 인가전의 분극량을 기준으로 하여 피로 펄스(7 V, 1 μ초 폭 구형 펄스, 2×109 사이클) 인가후의 분극량이 열화한 정도(%)를 나타낸다. PZT를 용량 절연막으로 하는 강유전체 커패시터에는 PZT중의 Pb량이 감소하면 피로 열화가 현저해지는 경향이 있다. 즉, 도 7에 도시하는 그래프는 PZT중의 Pb가 알루미나 보호막(Al2O3막) 너머로 증발함에 따른 영향이 알루미나 보호막의 두께에 따라 어떻게 변화하는지를 나타내고 있다. 그리고, 도 7에 도시한 바와 같이, 알루미나 보호막이 두꺼울수록 분극 열화량(피로)이 감소하고, 알루미나 보호막이 PZT중의 Pb의 증발을 억제하고 있는 것을 알 수 있다.
이상과 같이, 산소 투과성과 Pb 증발 블록성과는 서로 트레이드 오프의 관계에 있고, 최적의 알루미나 보호막의 두께는 사용하는 강유전체 재료, 회복 어닐링 온도 및 디바이스 구조에 의존한다. 또한, 필요로 되는 잔류 분극량 및 피로 열화 내성에 따라서도 최적화가 필요하다. 그러나, 이들 데이터에 표시되는 바와 같이, 알루미나 보호막의 두께는 10 ㎚ 내지 100 ㎚인 것이 바람직하다.
또한, 본 실시예에서는, Al2O3막(7; 제2 보호막)의 두께가, 그 후의 배선 공정(배선을 형성하는 공정)에 있어서의 열화 요인, 예컨대 수소 및/또는 수분의 확산으로부터 커패시터를 충분히 보호할 수 있는 정도로 설정되어 있다. 이 때문에, Al2O3막(6)만으로는 부족한 강유전체 커패시터의 열화를 방지할 수 있다. Al2O3막(7)의 두께는 20 ㎚ 이상으로 하는 것이 바람직하다.
다음에, 본 발명의 제2 실시예에 따른 강유전체 커패시터를 구비한 강유전체 메모리(반도체 장치)의 제조 방법에 대해서 설명한다. 도 8 내지 도 11은 본 발명의 제2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시하는 단면도이다.
본 실시예에 있어서는, 우선, 도 8a에 도시한 바와 같이, 제1 실시예와 마찬가지로 전계 효과 트랜지스터의 제작에서부터 층간 절연막(1) 형성까지의 공정을 행한다.
다음에, 도 8b에 도시한 바와 같이, 층간 절연막(1)상에 하부 전극막(3) 및 PZT막(4)을 순차 형성한다. 계속해서, PZT막(4)의 결정화 어닐링을 행한다. 그 후, PZT막(4)상에 상부 전극막(5)을 형성한다.
계속해서, 도 8c에 도시한 바와 같이, 에칭을 이용한 상부 전극막(5)의 패터닝을 행함으로써, 상부 전극을 형성한다. 다음에, 에칭을 이용한 패터닝에 의한 손상을 회복시키기 위한 산소 어닐링을 행한다. 더욱이, PZT막(4)의 패터닝을 행함으로써, 용량 절연막을 형성한다. 계속해서, 박리 방지용 산소 어닐링을 행한다. 그 후, 보호막으로서 Al2O3막(51)을 스퍼터법으로써 전면에 형성한다. 계속해서, 스퍼터링에 의한 손상을 완화하기 위해서 산소 어닐링을 행한다. 다음에, Al2O3막(51) 및 하부 전극막(3)의 패터닝을 행함으로써, 하부 전극을 형성한다. 계속해서, 박리 방지용 산소 어닐링을 행한다. 그 후, 보호막으로서 Al2O3막(52)을 스퍼터법으로써 전면에 형성한다. 계속해서, 커패시터 누설을 저감시키기 위해서 산소 어닐링을 행한다. 본 실시예에서는, Al2O3막(51, 52)의 적층체가 제3 보호막에 해당한다.
다음에, 도 9a에 도시한 바와 같이, 층간 절연막(제1 층간 절연막; 53)을 전면에 형성한다. 층간 절연막(53)은 예컨대 Si계 절연막으로서, 그 두께는 예컨대 10 ㎚ 내지 200 ㎚ 정도이다. 또한, 층간 절연막(53)은 예컨대 상압 CVD법 또는 감압 CVD법 등에 의해 형성할 수 있다.
계속해서, 도 9b에 도시한 바와 같이, 예컨대 350℃ 이상으로 산소 어닐링을 행함으로써, 층간 절연막(53)의 형성시에 PZT막(4)에 생긴 손상을 회복시킨다. 이 때, Al2O3막(51, 52)의 막 두께는 커버리지의 영향에 의해 상부 전극의 위 부분보다도 상부 전극의 측방 부분 쪽이 얇아지고, 또한, 상부 전극과 용량 절연막과의 계면 근방 및 용량 절연막과 하부 전극과의 계면 근방에서, 다른 부위보다도 얇게 되 어 있다. 이 때문에, 층간 절연막(53)중을 확산해 온 산소는 상부 전극과 용량 절연막과의 계면 근방에서 용이하게 PZT막(4; 용량 절연막)까지 확산한다. 또, 이 산소 어닐링은 플라즈마를 이용하지 않고서 행하는 것이 바람직하다.
그 후, 도 9c에 도시한 바와 같이, 층간 절연막(제2 층간 절연막; 54)을 전면에 형성하고, CMP(화학 기계적 연마)법에 의해 층간 절연막(54)의 평탄화를 행한다. 층간 절연막(54)은 예컨대 Si계 절연막으로서, 그 두께는 예컨대 1300 ㎚ 내지 1500 ㎚ 정도이다. 또한, 층간 절연막(54)은 예컨대 상압 CVD법 또는 감압 CVD법 등에 의해 형성할 수 있다.
계속해서, 도 10a에 도시한 바와 같이, 트랜지스터의 고농도 확산층(도시하지 않음)까지 도달하는 구멍을 층간 절연막(54, 53), Al2O3막(52) 및 층간 절연막(1)에 형성한다. 그 후, 스퍼터법에 의해 Ti막 및 TiN막을 연속하여 구멍 내에 형성함으로써, 배리어 메탈막(도시하지 않음)을 형성한다. 계속해서, 추가로, 구멍 내에 CVD(화학 기상 성장)법으로써 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(55)를 형성한다.
다음에, 도 10b에 도시한 바와 같이, W 플러그(55)의 산화 방지막으로서 SiON막(56)을 예컨대 플라즈마 증속 CVD법에 의해 형성한다.
계속해서, 도 10c에 도시한 바와 같이, 상부 전극막(5)까지 도달하는 구멍 및 하부 전극막(3)까지 도달하는 구멍을 SiON막(56), 층간 절연막(54, 53) 및 Al2O3막(52, 51)에 형성한다.
그 후, 도 11a에 도시한 바와 같이, 손상을 회복시키기 위해서 산소 어닐링을 행한다. 이 산소 어닐링시에는 산소가 상부 전극막(5)을 통해 PZT막(4)까지 도달하는 동시에, 층간 절연막(54, 53) 및 Al2O3막(52, 51)을 통해 상부 전극막(5)과 PZT막(4)과의 계면 근방에서부터 PZT막(4)까지 도달한다.
계속해서, 도 11b에 도시한 바와 같이, SiON막(56)을 에치 백에 의해 전면에 걸쳐 제거함으로써, W 플러그(55)의 표면을 노출시킨다.
다음에, 도 11c에 도시한 바와 같이, 상부 전극막(5)의 표면 일부, 하부 전극막(3)의 표면 일부 및 W 플러그(55)의 표면이 노출된 상태로, Al막을 형성하고, 이 Al막의 패터닝을 행함으로써, Al 배선(57)을 형성한다. 이 때, 예컨대, W 플러그(55)와 상부 전극막(5) 또는 하부 전극막(3)을 Al 배선(57)으로 서로 접속한다.
그 후, 추가로, 층간 절연막의 형성, 컨택트 플러그의 형성 및 밑에서부터 제2 층째 이후의 배선 형성 등을 행한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어진 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 제2 실시예에서는, 층간 절연막(53)의 형성시에는 막대한 손상이 PZT막(4)에 생기지만, 두꺼운 층간 절연막(54)의 형성전에, 산소 어닐링에 의해 상부 전극막(5)과 PZT막(4)과의 계면 근방을 통해 산소를 PZT막(4)중에 공급하고 있기 때문에, 용이하게, 또한 확실하게 PZT막(4)의 산소 결손 등의 손상을 회복시킬 수 있다.
즉, 제2 실시예에서는, 비교적 얇은 층간 절연막(53)을 형성한 후에, 두꺼운 층간 절연막(54)을 형성하기 전에, 산소 어닐링을 행하고 있기 때문에, PZT막(4)의 손상을 보다 높은 효율로 회복시킬 수 있다. 또한, 본 실시예에서는, 상부 전극과 용량 절연막과의 계면 근방에서, 알루미나막의 두께가 다른 부위보다도 얇게 되어 있다고 하는 점에서도, 산소 결손이 보다 보충되기 쉽다. 이것은 상부 전극을 통한 산소의 공급보다도, 상기한 얇게 되어 있는 부분으로부터의 산소의 공급 쪽이 PZT막(4)까지의 산소 확산이 용이하고 효율이 높기 때문이다.
다음에, 본 발명의 제3 실시예에 따른 강유전체 커패시터를 구비한 강유전체 메모리(반도체 장치)의 제조 방법에 대해서 설명한다. 도 12 내지 도 14는 본 발명의 제3 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정 순으로 도시하는 단면도이다.
본 실시예에 있어서는, 우선, 제2 실시예와 마찬가지로, 전계 효과 트랜지스터의 제작에서부터 층간 절연막(53) 형성까지의 공정을 행하고, 그 후, 도 12a에 도시한 바와 같이, 산소 어닐링을 행함으로써, 층간 절연막(53)의 형성시에 PZT막(4)에 생긴 손상을 회복시킨다.
다음에, 도 12b에 도시한 바와 같이, 층간 절연막(53)상에 Al2O3막(61)을 제4 보호막으로서 형성한다.
그 후, 도 12c에 도시한 바와 같이, 층간 절연막(54)을 전면에 형성하고, CMP(화학 기계적 연마)법에 의해 층간 절연막(54)의 평탄화를 행한다.
계속해서, 도 13a에 도시한 바와 같이, 제2 실시예와 마찬가지로 하여 트랜지스터의 고농도 확산층(도시하지 않음)까지 도달하는 구멍을 형성한 후, W 플러그(55)를 형성한다.
다음에, 도 13b에 도시한 바와 같이, W 플러그(55)의 산화 방지막으로서 SiON막(56)을 예컨대 플라즈마 증속 CVD법에 의해 형성한다.
계속해서, 도 13c에 도시한 바와 같이, 상부 전극막(5)까지 도달하는 구멍 및 하부 전극막(3)까지 도달하는 구멍을 형성한다.
그 후, 도 14a에 도시한 바와 같이, 손상을 회복시키기 위해서 산소 어닐링을 행한다. 이 산소 어닐링시에는 산소가 상부 전극막(5)을 통해 PZT막(4)까지 도달하지만, 제2 실시예와는 달리, 상부 전극막(5)과 PZT막(4)과의 계면 근방으로부터의 공급은 거의 생기지 않는다.
계속해서, 도 14b에 도시한 바와 같이, SiON막(56)을 에치 백에 의해 전면에 걸쳐 제거함으로써, W 플러그(55)의 표면을 노출시킨다.
다음에, 도 14c에 도시한 바와 같이, 상부 전극막(5)의 표면 일부, 하부 전극막(3)의 표면 일부 및 W 플러그(55)의 표면이 노출된 상태로, Al막을 형성하고, 이 Al막의 패터닝을 행함으로써, Al 배선(57)을 형성한다. 이 때, 예컨대, W 플러그(55)와 상부 전극막(5) 또는 하부 전극막(3)을 Al 배선(57)으로 서로 접속한다.
그 후, 추가로, 층간 절연막의 형성, 컨택트 플러그의 형성 및 밑에서부터 제2 층째 이후의 배선의 형성 등을 행한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어진 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완 성시킨다.
이러한 제3 실시예에서는, 층간 절연막(54)을 형성하기 전에 Al2O3막(61)을 형성하고 있기 때문에, 층간 절연막(54)의 형성시에 수소 및/또는 수분의 강유전체 커패시터로의 확산이 더욱 더 억제된다. 이 때문에, 인프린트 특성 등의 커패시터 특성에 관하여, 높은 값을 얻을 수 있다.
여기서, 실제로, 제2 및 제3 실시예에 관해서 본원 발명자가 행한 인프린트 특성에 관한 실험 결과에 대해서 설명한다. 도 15는 제2 및 제3 실시예의 인프린트 특성을 종래 기술의 인프린트 특성과 비교하여 도시하는 그래프이다. 도 15중의 좌측 종축(Q3(88)@ 3 V: 막대그래프)은 3 V로 데이터를 기록하고 나서 88시간 경과했을 때의 분극량을 나타내고, 우측의 종축(Q3rate: 꺾은선 그래프)은 3 V로 데이터를 기록하고 나서 88시간 경과할 때까지의 분극량의 변화를 나타내고 있다. 분극량(좌측 종축)은 그 값이 높을수록 인프린트하기 어려운 것을 의미하며, 분극량의 변화(우측 종축)는 그 값이 O에 가까울수록 인프린트 특성이 변화되기 어려운 것을 의미하는 동시에, 그 값이 마이너스이면서 그 절대치가 높을수록 인프린트 특성이 열화하고 있는 것을 의미한다.
도 15에 도시한 바와 같이, 제2 및 제3 실시예에 따르면, 종래 기술보다도 양호한 인프린트 특성을 얻을 수 있었다. 또한, 제3 실시예에서는, 층간 절연막(53)과 층간 절연막(54) 사이에 Al2O3막(61)을 형성하고 있기 때문에, PZT막(4)의 열화가 한층 더 억제되어, 제2 실시예보다도 양호한 결과를 얻을 수 있었다.
또, 전술한 실시예에서는 플래너형 강유전체 커패시터를 제작하고 있지만, 본 발명을 스택형 강유전체 커패시터에 적용하여도 좋다. 이 경우, MOSFET 등의 트랜지스터에 접속된 W 플러그 등의 컨택트 플러그는 강유전체 커패시터의 하부 전극에 접속된다.
또한, 제1 실시예와 제2 또는 제3 실시예를 조합하여도 좋다.
이하, 본 발명의 여러 가지 형태를 부기로서 정리하여 기재한다.
(부기 1)
하부 전극막, 강유전체막 및 상부 전극막을 형성하는 공정과,
상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝하는 공정과,
상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 제1 보호막을 형성하는 공정과,
산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
상기 제1 보호막을 덮는 제2 보호막을 형성하는 공정을 가지며,
상기 제1 보호막의 두께는 상기 강유전체막의 구성 원소가 실질적으로 투과하지 않고, 산소가 투과하는 두께로 하며,
상기 제2 보호막의 두께는 수소 및 수분이 실질적으로 투과하지 않는 두께로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 강유전체막은 Pb를 함유하는 것을 특징으로 하는 부기 1에 기재한 반도 체 장치의 제조 방법.
(부기 3)
상기 제1 및 제2 보호막을, 상기 강유전체막을 열화시키지 않는 조건 하에서 형성하는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 장치의 제조 방법.
(부기 4)
상기 제1 및 제2 보호막을 스퍼터법에 의해 형성하는 것을 특징으로 하는 부기 1 내지 3 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 5)
상기 제1 및 제2 보호막으로서, 알루미나막을 형성하는 것을 특징으로 하는 부기 1 내지 4 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 6)
상기 알루미나막을, 트리메틸알루미늄을 함유하는 성막 가스와, 수소를 함유하지 않는 산화제를 이용한 원자층 기상 성장법에 의해 형성하는 것을 특징으로 하는 부기 5에 기재한 반도체 장치의 제조 방법.
(부기 7)
상기 알루미나막을, 알루미늄·트리·세컨더리·부톡시드 또는 알루미늄·트리·이소·프록시드를 함유하는 성막 가스와, 산소를 함유하는 산화제를 이용한 플라즈마 CVD법에 의해 형성하는 것을 특징으로 하는 부기 5에 기재한 반도체 장치의 제조 방법.
(부기 8)
상기 제1 보호막의 두께를 10 ㎚ 내지 100 ㎚로 하는 것을 특징으로 하는 부기 1 내지 7 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 9)
상기 산소를 함유하는 분위기 속에서의 어닐링을 600℃ 내지 750℃의 온도 범위에서 행하는 것을 특징으로 하는 부기 1 내지 8 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 10)
상기 제2 보호막을 형성한 후에,
상기 제2 보호막상에 제1 층간 절연막을 형성하는 공정과,
산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 및 제2 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
상기 제1 층간 절연막상에 제2 층간 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 9 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 11)
하부 전극막, 강유전체막 및 상부 전극막을 형성하는 공정과,
상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝하는 공정과,
상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 제3 보호막을 형성하는 공정과,
상기 제3 보호막상에, 제1 층간 절연막을 형성하는 공정과,
산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제3 보호막을 통 해 상기 강유전체막에 산소를 공급하는 공정과,
상기 제1 층간 절연막상에, 제2 층간 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
상기 제3 보호막의 두께에 관한 것으로, 상기 상부 전극막의 위 부분보다도 상기 상부 전극막의 측방 부분을 얇게 하는 것을 특징으로 하는 부기 11에 기재한 반도체 장치의 제조 방법.
(부기 13)
상기 산소를 함유하는 분위기 속에서 어닐링을 행하는 공정과 상기 제2 층간 절연막을 형성하는 공정 사이에, 제4 보호막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 10 내지 12 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 14)
상기 제1 층간 절연막의 두께를 10 ㎚ 내지 200 ㎚로 하는 것을 특징으로 하는 부기 10 내지 13 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 15)
상기 제1 및 제2 층간 절연막으로서, Si계 절연막을 형성하는 것을 특징으로 하는 부기 10 내지 14 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 16)
상기 제1 및 제2 층간 절연막을, 수소를 함유하는 원료를 이용하여 상압 CVD법 또는 감압 CVD법에 의해 형성하는 것을 특징으로 하는 부기 10 내지 15 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 17)
상기 제3 보호막을 형성하는 공정과 상기 제1 층간 절연막을 형성하는 공정 사이에,
산소를 함유하는 분위기 속에서 350℃ 이상의 어닐링을 행함으로써, 상기 제3 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정을 갖는 것을 특징으로 하는 부기 11 내지 16 중 어느 1항에 기재한 반도체 장치의 제조 방법.
(부기 18)
상기 350℃ 이상의 어닐링을, 플라즈마를 이용하지 않고서 행하는 것을 특징으로 하는 부기 17에 기재한 반도체 장치의 제조 방법.
본 발명에 따르면, 제조 공정 중에 강유전체막에 생긴 손상을 보다 높은 효율로 보충할 수 있다. 즉, 제1 제조 방법에서는, 제1 및 제2 보호막의 두께를 적절히 규정하고 있기 때문에, 불필요한 확산을 억제하면서, 산소를 충분히 공급할 수 있다. 또한, 제2 제조 방법에서는, 강유전체막에 손상이 생기기 쉬운 층간 절연막의 형성에 관해서 적절한 어닐링을 행하고 있기 때문에, 층간 절연막의 형성시에 생기는 손상을 회복할 수 있다.

Claims (10)

  1. 하부 전극막, Pb를 함유하는 강유전체막 및 상부 전극막을 형성하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 알루미나막을 제1 보호막으로서 형성하는 공정과,
    산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
    상기 제1 보호막을 덮는 알루미나막을 제2 보호막으로서 형성하는 공정
    을 포함하며,
    상기 제1 보호막의 두께는 상기 강유전체막 내의 Pb가 실질적으로 투과하지 않고, 산소가 투과하는 두께로 하며,
    상기 제2 보호막의 두께는 수소 및 수분이 실질적으로 투과하지 않는 두께로 하고,
    상기 제1 및 제2 보호막을 알루미늄·트리·세컨더리·부톡시드 또는 알루미늄·트리·이소·프록시드를 함유하는 성막가스와, 산소를 함유하는 산화제를 이용한 플라즈마 CVD법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 보호막의 두께를 10 ㎚ 내지 100 ㎚로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 보호막의 두께를 20 ㎚ 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 산소를 함유하는 분위기 속에서의 어닐링을 600℃ 내지 750℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 보호막을 형성한 후에,
    상기 제2 보호막 상에 제1 층간 절연막을 형성하는 공정과,
    산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 및 제2 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
    상기 제1 층간 절연막상에 제2 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 하부 전극막, 강유전체막 및 상부 전극막을 형성하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 제3 보호막을 형성하는 공정과,
    상기 제3 보호막 상에 제1 층간 절연막을 형성하는 공정과,
    산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제3 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 공정과,
    상기 제2 층간 절연막, 제1 층간 절연막, 및 제3 보호막에, 상기 상부 전극막에 도달하는 컨택홀 및 상기 하부 전극막에 도달하는 컨택홀을 형성하는 공정과,
    상기 각 컨택홀 내에 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 하부 전극막, Pb를 함유하는 강유전체막 및 상부 전극막을 형성하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 각각 패터닝하는 공정과,
    상기 상부 전극막, 강유전체막 및 하부 전극막을 덮는 알루미나막을 제1 보호막으로서 형성하는 공정과,
    산소를 함유하는 분위기 속에서 어닐링을 행함으로써, 상기 제1 보호막을 통해 상기 강유전체막에 산소를 공급하는 공정과,
    상기 제1 보호막을 덮는 알루미나막을 제2 보호막으로서 형성하는 공정
    을 포함하고,
    상기 제1 보호막의 두께는 상기 강유전체막 내의 Pb가 실질적으로 투과하지 않고, 산소가 투과하는 두께로 하며,
    상기 제2 보호막의 두께는 수소 및 수분이 실질적으로 투과하지 않는 두께로 하고,
    상기 제1 및 제2 보호막을 트리메틸알루미늄을 함유하는 성막가스와, 수소를 함유하지 않는 산화제를 이용한 원자층 기상 성장법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 보호막의 두께를 10 ㎚ 내지 100 ㎚로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제2 보호막의 두께를 20 ㎚ 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서, 상기 산소를 함유하는 분위기 속에서의 어닐링을 600℃ 내지 750℃의 온도 범위에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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