JP2009259903A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した強誘電体メモリ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に層間絶縁膜６を形成する工程と、層間絶縁膜６を貫通し半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ１０及び第２のプラグ１０を形成する工程と、層間絶縁膜６上に第１のプラグ１０と接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタＣを形成する工程と、キャパシタＣ、層間絶縁膜６、及び第２のプラグ１０を覆うように少なくとも１つのＡｌＯＮ層を有する水素バリア膜２０を形成する工程と、を備える。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関するものである。
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。
ＰＺＴ等の強誘電体は酸化物であるため、水素を主としたガスが侵入すると還元されて結晶特性が崩れ、強誘電体特性が劣化する。キャパシタサイズの微小化に伴い、水素による影響はより大きくなる。半導体装置の製造工程では水素を含んだ雰囲気中での処理が多いため、強誘電体膜への水素の侵入を防止する必要がある。
このような問題を解決するため、キャパシタをアルミナ（Ａｌ２Ｏ３）膜で覆うことで、水素の侵入を防止するＦｅＲＡＭが提案されている（例えば特許文献１、２参照）。キャパシタを覆うアルミナ膜の膜厚を厚くすることで、水素ダメージからの保護効果は大きくなる。
しかし、キャパシタを覆うアルミナ膜の膜厚が厚いと、スイッチングトランジスタの拡散層へのコンタクトホールやキャパシタ上部電極へのコンタクトホールの開口が困難になり、コンタクトイールド（歩留まり）が低下するという問題を有していた。
また、厚いアルミナ膜に含まれる多量の酸素が、キャパシタ下部電極の下側部分に形成されるバリアメタル膜へ拡散し、バリアメタル膜の酸化や剥がれが生じ、キャパシタ特性の劣化が生じるという問題を有していた。
米国特許第７，０２９，９２５号明細書 国際公開第２００４／０９５５７８号パンフレット
本発明はコンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通するように形成されたホール内に埋め込まれた第１のプラグ及び第２のプラグと、前記第１の層間絶縁膜上に前記第１のプラグに接続するように形成された導電性バリア膜と、前記導電性バリア膜上に順に積層された下部電極、誘電体膜、及び上部電極と、を有するキャパシタと、前記キャパシタ、前記第１の層間絶縁膜、及び前記第２のプラグを覆うように形成され、少なくとも１つのアルミニウム酸窒化物層を有する水素バリア膜と、前記水素バリア膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜及び前記水素バリア膜を貫通し、前記上部電極の上面を露出するように形成されたホール内に埋め込まれた第３のプラグと、前記第２の層間絶縁膜及び前記水素バリア膜を貫通し、前記第２のプラグの上面を露出するように形成されたホール内に埋め込まれた第４のプラグと、前記第２の層間絶縁膜上に、前記第３のプラグ及び前記第４のプラグに接続するように形成された配線層と、を備えるものである。
本発明の一態様による半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し前記半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、前記第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ及び第２のプラグを形成する工程と、前記層間絶縁膜上に前記第１のプラグと接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタを形成する工程と、前記キャパシタ、前記層間絶縁膜、及び前記第２のプラグを覆うように少なくとも１つのアルミニウム酸窒化物層を有する水素バリア膜を形成する工程と、を備えるものである。
本発明によれば、コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上する。
以下、本発明の実施の形態を図面に基づいて説明する。
本発明の実施形態に係る半導体装置の製造方法を図１〜図５の工程断面図を用いて説明する。各図において（ａ）はスイッチングトランジスタのワード線に直交する方向に沿った縦断面、（ｂ）はワード線方向に沿った縦断面を示す。
図１に示すように、公知のプロセスで半導体基板１にトランジスタＴを形成する。トランジスタＴはゲート絶縁膜２、ワード線となるゲート電極３、ゲートキャップ膜及びゲート側壁膜４、及びソース・ドレイン拡散層５によって形成される。
拡散層５は深い拡散層５ａ、浅い拡散層５ｂ、及びシリサイド層５ｃを有するＬＤＤ（Lightly Doped Drain）構造となっている。
そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜を堆積、平坦化し、層間絶縁膜６を形成する。
続いて、後の工程で形成されるＦｅＲＡＭのキャパシタ部とトランジスタＴのアクティブエリア（ソース、ドレイン）との接続を行うプラグ１０を形成する。プラグ１０はタングステンからなる。プラグ１０の形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
そして、層間絶縁膜６及びプラグ１０上にＴｉＡｌＮ膜１１、Ｉｒ膜１２、ＰＺＴ膜１３、ＳＲＯ（ＳｒＲｕＯ３）膜１４、及びＩｒＯ２膜１５を順に形成する。
ＴｉＡｌＮ膜１１は例えばスパッタ法により膜厚３０ｎｍに形成する。Ｉｒ膜１２は例えばスパッタ法により膜厚１２０ｎｍに形成する。ＴｉＡｌＮ膜１１はバリアメタル膜（導電性バリア膜）、Ｉｒ膜１２はキャパシタの下部電極膜となる。
ＰＺＴ膜１３は例えばスパッタ法により膜厚１００ｎｍに形成する。温度６００℃のＣＶＤ法で形成してもよい。
ＳＲＯ膜１４は例えばスパッタ法により膜厚１０ｎｍに形成する。ＩｒＯ２膜１５は例えばスパッタ法により膜厚７０ｎｍに形成する。ＳＲＯ膜１４及びＩｒＯ２膜１５はキャパシタの上部電極膜となる。
図１（ｂ）は図１（ａ）におけるＡ−Ａ’線での断面に相当し、図１（ａ）は図１（ｂ）におけるＢ−Ｂ’線での断面に相当する。
図２に示すように、ＩｒＯ２膜１５上に膜厚１００ｎｍのＡｌＯＮ膜１６及び膜厚５００ｎｍのＳｉＯ２膜１７を形成する。さらにＳｉＯ２膜１７上にレジスト１８を形成し、キャパシタ加工のマスクとなるようにパターニングする。
図３に示すように、レジスト１８をマスクとしてＳｉＯ２膜１７をＲＩＥ（反応性イオンエッチング）でエッチング除去する。レジスト１８の除去後、ＳｉＯ２膜１７をマスクとしてＡｌＯＮ膜１６、ＩｒＯ２膜１５、ＳＲＯ膜１４、ＰＺＴ膜１３、Ｉｒ膜１２、及びＴｉＡｌＮ膜１１をＲＩＥでエッチング除去し、キャパシタＣの加工を行う。
ＳｉＯ２膜１７及びＡｌＯＮ膜１６はキャパシタ加工のハードマスクの役割を果たす。ここでＲＩＥは２００℃異常の高温ＲＩＥが好適である。
また、この時、キャパシタ（ハードマスク）間隔が広い領域Ｓ１では層間絶縁膜６及びプラグ１０が一部除去され、プラグ１０上部が露出される。
キャパシタ加工後、ハードマスク（ＳｉＯ２膜１７及びＡｌＯＮ膜１６）は除去しても良いし、残しても良い。本実施形態ではＳｉＯ２膜１７のみ除去し、ＡｌＯＮ膜１６を残す。ＡｌＯＮ膜１６が後工程での上部電極膜を介したＰＺＴ膜１３への水素ダメージ等を抑制するためである。
図４に示すように、キャパシタＣ、層間絶縁膜６、及びプラグ１０を覆うように膜厚５０ｎｍのアルミニウム酸窒化膜（ＡｌＯｘＮｙ膜：例えばＡｌＯＮ膜）２０をＡＬＤ（Atomic Layer Deposition）法で形成する。ＡＬＤ法でなくプラズマＣＶＤ法やスパッタ法を用いてもよい。アルミニウム酸窒化膜２０は後の多層工程におけるキャパシタＣへの水素ダメージ等を抑制するダメージブロック膜（水素バリア膜）として機能する。
図５に示すように、ＡｌＯＮ膜２０上にシリコン酸化膜を堆積、平坦化し、層間絶縁膜２１を形成する。そして、所定領域の層間絶縁膜２１、アルミニウム酸窒化膜２０、１６を除去してＩｒＯ２膜１５の上面が露出するコンタクトホールを開口する。このコンタクトホールにアルミニウムを埋め込んでプラグ２２を形成する。
また、プラグ１０の上面が露出するように層間絶縁膜２１及びアルミニウム酸窒化膜２０を除去してコンタクトホールを開口する。このコンタクトホールにタングステンを埋め込んでプラグ２３を形成する。そして、プラグ２２、２３と接続するメタル配線２４を形成する。
（比較例）比較例による半導体装置の製造方法について説明する。図３に示す工程までは上記実施形態と同様であるため、説明を省略する。図６に示すように、キャパシタＣ、層間絶縁膜６、及びプラグ１０を覆うようにＡｌ２Ｏ３膜３０を形成する。Ａｌ２Ｏ３膜３０は後の多層工程におけるキャパシタＣへの水素ダメージ等を抑制するダメージブロック膜として機能する。十分な水素ダメージ等抑制効果を得るために、Ａｌ２Ｏ３膜３０の膜厚は１５０ｎｍとした。
図７に示すように、Ａｌ２Ｏ３膜３０上にシリコン酸化膜を堆積、平坦化し、層間絶縁膜３１を形成する。そして、ＩｒＯ２膜１５とコンタクトするプラグ３２及びプラグ１０とコンタクトするプラグ３３を形成する。続いて、プラグ３２、３３と接続するメタル配線３４等の形成を行う。
ここで、ダメージブロック膜であるＡｌ２Ｏ３膜３０の膜厚が１５０ｎｍもあるため、コンタクトホールの開口が困難になる。特に、プラグ３３を形成するためのコンタクトホール開口が困難であり、プラグ１０上面を露出できずに、図７（ａ）に示すようにプラグ３３がプラグ１０と接触できず、コンタクトイールドが低下する。
コンタクトホールの開口の難易度はアスペクト比に依存する。コンタクトホールの開口深さに対してコンタクト径が小さい程、コンタクトホールの開口が困難になる。特に、コンタクト径がコンタクトホールの開口深さの１／４以下のときに、プラグ３３のコンタクトイールドが大きく低下した。
これはセル部に多数のコンタクトホールを開口する必要があるＣｈａｉｎＦｅＲＡＭ（ＴＣ並列ユニット直列接続型構造）ではより大きな問題となる。
また、Ａｌ２Ｏ３膜３０に含まれる多量の酸素がＴｉＡｌＮ膜１１へ拡散して、ＴｉＡｌＮ膜１１の酸化や剥がれが生じ、キャパシタ特性が劣化する。
一方、上記実施形態では、キャパシタを覆うダメージブロック膜２０としてアルミニウム酸窒化膜を用いている。アルミニウム酸窒化膜は窒素を含んでいるためＡｌ２Ｏ３膜と比べて水素ダメージ等の抑制効果が大きく、同じ膜厚ではＡｌ２Ｏ３膜より大きい水素ダメージ等抑制効果が得られる。
キャパシタを覆うダメージブロック膜をＡｌＯＮ膜とした場合とＡｌ２Ｏ３膜とした場合の膜厚とキャパシタ分極量の関係の一例を図８に示す。このグラフから分かるように、例えば膜厚５０ｎｍのＡｌＯＮ膜２０は、比較例におけるダメージブロック膜である膜厚１５０ｎｍのＡｌ２Ｏ３膜３０と同等の水素ダメージ等抑制効果を得ることができる。
アルミニウム酸窒化膜を用いることでダメージブロック膜が薄くなり、プラグ２３形成のためのコンタクトホールの開口径が開口深さの１／４以下であっても、プラグ１０上面を露出するコンタクトホールを開口することができる。
このように、本実施形態ではキャパシタを覆うダメージブロック膜としてアルミニウム酸窒化膜を用いることでダメージブロック膜を薄膜化し、プラグ（特にプラグ２３）形成のためのコンタクトホール開口を容易にし、コンタクトイールドを改善し、製品歩留まりを向上することが出来る。
また、膜厚の薄いアルミニウム酸窒化膜は酸素含有量が少ないため、ＴｉＡｌＮ膜１１の酸化や剥がれの発生が抑制され、キャパシタ特性を向上できる。
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。例えば上記実施形態ではダメージブロック膜としての膜厚５０ｎｍのアルミニウム酸窒化膜２０をＡＬＤ法で形成していたが、スパッタ法で３０ｎｍ形成した後にＡＬＤ法で２０ｎｍ形成するようにしてもよい。
ＡＬＤ法はカバレッジが良いが、水素を含む還元性の雰囲気中で行われるため、ＰＺＴ膜１３に僅かながらダメージを与える虞がある。一方、スパッタ法はＰＺＴ膜１３にダメージを与えることなくアルミニウム酸窒化膜を成膜できるが、カバレッジが良くない。
そのため、まずはスパッタ法でＰＺＴ膜１３にダメージを与えずにアルミニウム酸窒化膜を形成し、その後ＡＬＤ法を用いて、スパッタ法で形成したアルミニウム酸窒化膜がＡＬＤ法によるダメージをブロックしつつ、カバレッジ良くアルミニウム酸窒化膜を形成する。これにより、さらにキャパシタ特性が良く、信頼性の高い半導体装置が得られる。
また、ダメージブロック膜をＡｌ２Ｏ３／アルミニウム酸窒化物の積層構造にしてもよい。このようなダメージブロック膜の形成方法を説明する。図３に示す工程までは上記実施形態と同様であるため、説明を省略する。続いて、図９に示すように、キャパシタＣ、層間絶縁膜６、及びプラグ１０を覆うように膜厚５０ｎｍのＡｌ２Ｏ３膜４０を形成する。
そして、図１０（ａ）に示すように、Ｎ２プラズマ又はＮ２雰囲気中６５０℃３分の窒化処理でＡｌ２Ｏ３膜４０の表面層を窒素化し、アルミニウム酸窒化物層（例えばＡｌＯＮ層）４１を形成する。この時、アルミニウム酸窒化物層４１及びＡｌ２Ｏ３膜４０に含まれる窒素濃度は図１０（ｂ）に示すように表面側から深くなるに伴い徐々に小さくなる。
このようなＡｌ２Ｏ３／アルミニウム酸窒化物の積層構造でも上記実施形態におけるアルミニウム酸窒化膜２０と同等の水素ダメージ等抑制効果を得ることができる。また、アルミニウム酸窒化膜を形成するための特定のスパッタ装置を用いる必要がないため、製造コストを低減できる。
また、Ａｌ２Ｏ３／アルミニウム酸窒化物の積層構造の形成方法は、例えば膜厚３０ｎｍのＡｌ２Ｏ３膜の成膜と、このＡｌ２Ｏ３膜上への膜厚２０ｎｍのアルミニウム酸窒化膜の成膜とからなるようにしてもよい。
また、ダメージブロック膜をＡｌ２Ｏ３／アルミニウム酸窒化物の積層構造を多層化したものにしてもよい。例えば、膜厚２０ｎｍのＡｌ２Ｏ３膜の成膜及びその表面の窒化処理を２回行って、図１１（ａ）に示すようなＡｌ２Ｏ３／アルミニウム酸窒化物の積層構造５０を２層有するようにしてもよい。
また、膜厚１０ｎｍのＡｌ２Ｏ３膜の成膜及びその表面の窒化処理を３回行って、図１０（ｂ）に示すようなＡｌ２Ｏ３／アルミニウム酸窒化物の積層構造６０を３層有するようにしてもよい。ここで、図１０（ａ）、（ｂ）はプラグ１０上に形成されるダメージブロック膜のみ示している。
このような積層構造のダメージブロック膜でも、上記実施形態と同様の効果が得られる。また、多層化によりダメージ抑制効果を向上させることができ、その結果、ダメージブロック膜をさらに薄膜化することができる。
上記実施形態ではキャパシタ加工に用いられるハードマスクをＡｌＯＮ膜１６膜／ＳｉＯ２膜１７の積層構造としていたが、Ａｌ２Ｏ３／ＳｉＯ２の構造にしてもよい。このハードマスクとしては、アルミニウム酸窒化膜（ＡｌｘＯｙＮZ膜：例えばＡｌＯＮ膜）、シリコン酸化膜（ＳｉＯｘ膜：例えばＳｉＯ２膜）、酸化アルミニウム膜（ＡｌｘＯｙ膜：例えばＡｌ２Ｏ３膜）、シリコンアルミニウム酸化膜（ＳｉＡｌｘＯｙ膜：例えばＳｉＡｌＯ膜）、酸化ジルコニウム膜（ＺｒＯｘ膜：例えばＺｒＯ２膜）、シリコン窒化膜（ＳｉｘＮｙ膜：例えばＳｉ３Ｎ４膜）、窒化チタンアルミニウム膜 (ＴｉＡｌxＮy膜: 例えばＴｉＡｌ0.5Ｎ0.5膜)、又はこれらを組み合わせた積層膜を用いることができる。
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施形態による半導体装置の製造方法を説明する工程断面図である。 同実施形態による半導体装置の製造方法を説明する工程断面図である。 同実施形態による半導体装置の製造方法を説明する工程断面図である。 同実施形態による半導体装置の製造方法を説明する工程断面図である。 同実施形態による半導体装置の製造方法を説明する工程断面図である。 比較例による半導体装置の製造方法を説明する工程断面図である。 比較例による半導体装置の製造方法を説明する工程断面図である。 ダメージブロック膜をＡｌＯＮ膜とした場合とＡｌ２Ｏ３膜とした場合の膜厚とキャパシタ分極率の関係を示すグラフである。 変形例による半導体装置の製造方法を説明する工程断面図である。 （ａ）変形例による半導体装置の製造方法を説明する工程断面図及び（ｂ）ダメージブロック膜における深さと窒素濃度の関係を示すグラフである。 変形例によるダメージブロック膜の縦断面図である。
符号の説明
１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ ゲートキャップ膜及びゲート側壁膜
５ ソース・ドレイン拡散層
６、２１ 層間絶縁膜
１０、２２、２３ プラグ
１１ ＴｉＡｌＮ膜
１２ Ｉｒ膜
１３ ＰＺＴ膜
１４ ＳＲＯ膜
１５ ＩｒＯ２膜
１６ ＡｌＯＮ膜
１７ ＳｉＯ２膜
２０ アルミニウム酸窒化膜
２４ メタル配線

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜を貫通するように形成されたホール内に埋め込まれた第１のプラグ及び第２のプラグと、
    前記第１の層間絶縁膜上に前記第１のプラグに接続するように形成された導電性バリア膜と、前記導電性バリア膜上に順に積層された下部電極、誘電体膜、及び上部電極と、を有するキャパシタと、
    前記キャパシタ、前記第１の層間絶縁膜、及び前記第２のプラグを覆うように形成され、少なくとも１つのアルミニウム酸窒化物層を有する水素バリア膜と、
    前記水素バリア膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜及び前記水素バリア膜を貫通し、前記上部電極の上面を露出するように形成されたホール内に埋め込まれた第３のプラグと、
    前記第２の層間絶縁膜及び前記水素バリア膜を貫通し、前記第２のプラグの上面を露出するように形成されたホール内に埋め込まれた第４のプラグと、
    前記第２の層間絶縁膜上に、前記第３のプラグ及び前記第４のプラグに接続するように形成された配線層と、
    を備えることを特徴とする半導体装置。
  2. 前記第２の層間絶縁膜及び前記水素バリア膜を貫通し、前記第２のプラグの上面を露出するように形成され、前記第４のプラグが埋め込まれるホールは、径が深さの１／４以下であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通し前記半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、
    前記第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ及び第２のプラグを形成する工程と、
    前記層間絶縁膜上に前記第１のプラグと接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタを形成する工程と、
    前記キャパシタ、前記層間絶縁膜、及び前記第２のプラグを覆うように少なくとも１つのアルミニウム酸窒化物層を有する水素バリア膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 前記水素バリア膜を形成する工程は、
    前記キャパシタ、前記層間絶縁膜、及び前記第２のプラグを覆うようにスパッタ法で第１のアルミニウム酸窒化膜を形成する工程と、
    前記第１のアルミニウム酸窒化膜上にＡＬＤ法で第２のアルミニウム酸窒化膜を形成する工程と、
    を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記水素バリア膜を形成する工程は、
    前記キャパシタ、前記層間絶縁膜、及び前記第２のプラグを覆うようにＡｌ２Ｏ３膜を形成する工程と、
    前記Ａｌ２Ｏ３膜の表面部を窒化処理しアルミニウム酸窒化物層を形成する工程と、
    を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384190B2 (en) * 2009-03-06 2013-02-26 Texas Instruments Incorporated Passivation of integrated circuits containing ferroelectric capacitors and hydrogen barriers
US9272262B2 (en) * 2011-12-16 2016-03-01 King Abdullah University of Science and Technology (KAUST) Materials for gas capture, methods of making materials for gas capture, and methods of capturing gas
US20180240861A1 (en) 2017-02-23 2018-08-23 International Business Machines Corporation Multilayer dielectric for metal-insulator-metal capacitor (mimcap) capacitance and leakage improvement

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020126866A (ja) * 2019-02-01 2020-08-20 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
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