TWI702598B - 用於寫入或讀取鐵電儲存單元的方法 - Google Patents

用於寫入或讀取鐵電儲存單元的方法 Download PDF

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Abstract

一種用於寫入鐵電儲存單元的方法。其中，鐵電儲存單元包括電晶體和N個電容器。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line)中的相應板線。在0V與Vdd之間脈衝波動的板線訊號根據板線時序被施加到N根板線中的每根。在0V與Vdd之間脈衝波動的位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。該數據包括可被寫入到N個電容器中的N+1個有效狀態。數據的有效狀態是基於板線時序來確定的。位元線時序是基於寫入到N個電容器中的數據的有效狀態來確定的。

Description

用於寫入或讀取鐵電儲存單元的方法
本揭露關於一種記憶體元件，特別是關於一種鐵電記憶體元件及其操作方法。
鐵電記憶體，例如鐵電隨機存取記憶體(FeRAM或FRAM)，是使用鐵電材料層來實現非揮發性。鐵電材料層具有所施加電場與所儲存表觀電荷之間的非線性關係，因此可以在電場下切換極性。鐵電記憶體的優點包括低功耗、快速寫入性能和極好的最大讀取/寫入耐久度。
在此公開了用於操作鐵電儲存單元的方法的實施例。
在一個示例中，提供了用於寫入鐵電儲存單元的方法。鐵電儲存單元包括電晶體和N個電容器，其中N是大於1的正整數。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line)中的相應板線。在0V與鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的板線訊號根據板線時序被施加到N根板線中的每根。在0V與Vdd之間脈衝波動(pulsed)的位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀 態寫入到N個電容器中。數據包括可被寫入到N個電容器中的N+1個有效狀態。數據的有效狀態是基於板線時序來確定的。位元線時序是基於寫入到N個電容器中的數據的有效狀態來確定的。
在一些實施例中，位元線時序不同於板線時序。
在一些實施例中，數據包括不能被寫入到N個電容器中的2 N -(N+1)個無效狀態。
在一些實施例中，無效狀態中的每個都對應於位元線時序與板線時序相同的情況。
在一些實施例中，大於Vdd的字元線訊號被施加到字元線以選擇鐵電儲存單元。
在一些實施例中，位元線訊號、字元線訊號以及板線訊號在同一寫入週期中被施加。
在一些實施例中，位元線時序是通過從與寫入到N個電容器中的數據有效狀態相對應的複數個候選位元線時序中進行選擇來確定的。
在一些實施例中，N個電容器垂直地堆疊，其中每個電容器包括第一電極、第二電極以及在橫向上設置在第一電極與第二電極之間的鐵電層。電晶體電連接到N個電容器，並且包括通道結構、閘極導體以及在橫向上設置在通道結構與閘極導體之間的閘極介電層。
在一些實施例中，位元線訊號和板線訊號由電連接到鐵電儲存單元的週邊元件通過位元線和板線來施加。
在一些實施例中，週邊元件設置在鐵電儲存單元之下。
在另一個示例中，提供了用於寫入鐵電儲存單元的方法。鐵電儲存單元包括電晶體和N個電容器，其中N是大於1的正整數。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line)中的相應板線。在0V與大於鐵電儲存單元的供電電壓(Vdd)的偏壓之間脈衝波動的板線訊號根據板線時序被施加到N根板線中的每根。在0V與Vdd之間脈衝波動的位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。該數據包括可被寫入到N個電容器中的2 N 個有效狀態。位元線時序是基於寫入到N個電容器中的數據的有效狀態來確定的。
在一些示例中，偏壓約為Vdd的4/3。
在一些實施例中，當數據的有效狀態被寫入到N個電容器時，位元線訊號不同於板線訊號中的每個。
在一些實施例中，大於Vdd的字元線訊號被施加到字元線以選擇鐵電儲存單元。
在一些實施例中，位元線訊號、字元線訊號以及板線訊號在同一寫入週期中被施加。
在一些實施例中，位元線時序是通過從與寫入到N個電容器中的數據有效狀態相對應的複數個候選位元線時序中進行選擇來確定的。
在一些實施例中，N個電容器垂直地堆疊，其中每個電容器包括第一電極、第二電極以及在橫向上設置在第一電極與第二電極之間的鐵電層。電晶體電連接到N個電容器，並且包括通道結構、閘極導體以及在橫向上設置在通道結構與閘極導體之間的閘極介電層。
在一些實施例中，位元線訊號和板線訊號由電連接到鐵電儲存單元的週邊元件通過位元線和板線來施加。
在一些實施例中，週邊元件設置在鐵電儲存單元之下。
在又一示例中，提供了用於讀取鐵電儲存單元的方法。鐵電儲存單元包括電晶體和N個電容器，其中N是大於1的正整數。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line) 中的相應板線。在0V與偏壓之間脈衝波動的板線訊號被依序地施加到N根板線中的每根。在處於偏壓的板線訊號被施加到N根板線中的每根以後，位元線上的從N個電容器讀取的位元線訊號被同時與N個參考電壓比較，以從數據的複數個有效狀態中確定儲存在N個電容器中的數據的有效狀態。
在一些實施例中，在數據的有效狀態被確定以後，數據的有效狀態被寫回到N個電容器。在一些實施例中，為了將數據的有效狀態寫回到N個電容器，在0V與偏壓之間脈衝波動的另一板線訊號可以根據板線時序被施加到N根板線中的每根，並且在0V與鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的另一位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。
在一些實施例中，偏壓是Vdd，數據包括可寫入到N個電容器中的N+1個有效狀態，數據的N+1個有效狀態是基於板線時序確定的，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
在一些實施例中，偏壓大於Vdd，數據包括可寫入到N個電容器中的2 N 個有效狀態，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
在一些實施例中，大於Vdd的字元線訊號被施加到字元線以選擇鐵電儲存單元。字元線訊號和板線訊號在讀取位元線訊號的同一讀取週期中被施加。
在另一示例中，提供了用於讀取鐵電儲存單元的方法。鐵電儲存單元包括電晶體和N個電容器，其中N是大於1的正整數。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line)中的相應板線。在0V與偏壓之間脈衝波動的板線訊號被依序地施加到N根板線中的每根。在處於偏壓的板線訊號中的每個被施加到N根板線中的相應板線以 後，位元線上的從N個電容器中的相應電容器讀取的相應位元線訊號被與參考電壓比較，以從數據的複數個有效狀態中確定儲存在N個電容器中的數據的有效狀態。
在一些實施例中，在數據的有效狀態被確定以後，數據的有效狀態被寫回到N個電容器。在一些實施例中，為了將數據的有效狀態寫回到N個電容器，在0V與偏壓之間脈衝波動的另一板線訊號可以根據板線時序被施加到N根板線中的每根，並且在0V與鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的另一位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。
在一些實施例中，偏壓是Vdd，數據包括可寫入到N個電容器中的N+1個有效狀態，數據的N+1個有效狀態是基於板線時序確定的，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
在一些實施例中，偏壓大於Vdd，數據包括可寫入到N個電容器中的2 N 個有效狀態，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
在一些實施例中，大於Vdd的字元線訊號被施加到字元線以選擇鐵電儲存單元。字元線訊號和板線訊號在讀取位元線訊號的同一讀取週期中被施加。
在另一示例中，提供了用於讀取鐵電儲存單元的方法。鐵電儲存單元包括電晶體和N個電容器，其中N是大於1的正整數。電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線(plate line)中的相應板線。在0V與偏壓之間脈衝波動的板線訊號被依序地施加到N根板線中的每根。在處於偏壓的板線訊號中的每個被施加到N根板線中的相應板線以後，位元線上的從N個電容器中的相應電容器讀取的相應位元線訊號被與參考 電壓比較，以從數據的複數個有效狀態中確定儲存在N個電容器中的數據的有效狀態。
在一些實施例中，在數據的有效狀態被確定以後，數據的有效狀態被寫回到N個電容器。在一些實施例中，為了將數據的有效狀態寫回到N個電容器，在0V與偏壓之間脈衝波動的另一板線訊號根據板線時序被施加到N根板線中的每根，並且在0V與鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的另一位元線訊號根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。
在一些實施例中，偏壓是Vdd，數據包括可寫入到N個電容器中的N+1個有效狀態，數據的N+1個有效狀態是基於板線時序確定的，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
在一些實施例中，偏壓大於Vdd，數據包括可寫入到N個電容器中的2 N 個有效狀態，並且位元線時序是基於寫入到N個電容器中的數據的有效狀態確定的。
100、101、103:三維鐵電記憶體元件
102:鐵電儲存單元
104:縫隙結構
106:基底
107:互連層
108:停止層
110:電容器閘極堆疊層
112:第一介電層
114:導體層
116:第二介電層
118、119:電容器
120:電晶體
122:第一電極
122-1、122-2:電極
124:鐵電層
126:第二電極
128:通道結構
128-1:空心通道
128-2:空心核
130:閘極介電層
132:閘極導體
134:互連層
136:位元線接觸部
138:位元線
200:三維鐵電記憶體元件
202:鐵電儲存單元
204-1、204-2:電容器
206:基底
207:互連層
208:停止層
210、211:電容器閘極堆疊層
212:第一下介電層
213:上介電層
214:下導體層
215:上導體層
216:第二下介電層
217:第二上介電層
220:電晶體
222-1、222-2:第一電極
224-1:下鐵電層
224-2:上鐵電層
226-1、226-2:第二電極
228:通道結構
230:閘極介電層
232:閘極導體
300:三維鐵電記憶體元件
302:基底
304、306:鐵電儲存單元
308:位元線
310:下位元線接觸部
312:上位元線接觸部
314:電晶體
316:電容器
316-1:上電容器
316-2:下電容器
318:通道結構
320:閘極介電層
322:閘極導體
324:下電容器閘極堆疊層
325:上電容器閘極堆疊層
327:第一上介電層
328:下導體層
329:上導體層
330:第二下介電層
331:第二上介電層
332:第一電極
334:鐵電層
336-1:第二上電極
336-2:第二下電極
338:閘極線接觸部
340:字元線接觸部
402:矽基底
404:週邊互連層
406:停止層
408:電容器閘極堆疊層
410:第一介電層
412:導體層
414:第二介電層
416:開口
418:第二電極
420:鐵電層
422:第一電極
424:通道結構
426:閘極介電層
428:閘極導體
430:互連層
432:位元線接觸部
434:位元線
501:MLC鐵電儲存單元
502:矽基底
504:週邊互連層
506:停止層
508:下電容器閘極堆疊層
510:犧牲層
512:上電容器閘極堆疊層
516:縫隙
518:橫向凹陷
602:位元線
604:上位元線接觸部
606:通道結構
608:閘極介電層
610:閘極導體
612:隔離層
614:下電容器閘極堆疊層
616:犧牲層
618:上電容器閘極堆疊層
620:開口
622:第二電極
622-1:上電極
622-2:下電極
624:鐵電層
626:第一電極
626-1:半導體層
626-2:導體層
628:橫向凹陷
630:閘極線接觸部
632:字元線接觸部
700、800:方法
702、704、706、708、802、804、806:操作
900:鐵電記憶體元件
902:鐵電儲存單元
904:電容器
906:電晶體
908:週邊元件
1200、1201:方法
1202、1204、1205、1206、1207:操作
1400:方法
1402、1404、1406:操作
1600:方法
1602、1604、1606:操作
BL:位元線訊號
BL[0]:第一位元線
BL[1]:第二位元線
C00、C01、C10、C11:電容器
PL:板線訊號
PL0:第一板線
PL1:第二板線
PL[1：0]:板線編碼
T0、T1、T2、T3:寫入週期
WL:字元線訊號
WL[0]:第一字元線
WL[1]:第二字元線
說明書圖式說明了本揭露的實施例，並且與說明書一起進一步用於解釋本揭露的原理並使得本領域通常知識者能夠實施本揭露。
第1A圖繪示了根據本揭露一些實施例的示例性三維鐵電記憶體元件的平面圖。
第1B圖繪示了根據本揭露一些實施例的第1A圖中示例性三維鐵電記憶體元件的截面圖。
第1C圖繪示了根據本揭露一些實施例的第1A圖中示例性三維鐵電記憶體 元件的另一截面圖。
第1D圖繪示了根據本揭露一些實施例的第1A圖中的另一示例性三維鐵電記憶體元件的截面圖。
第1E圖繪示了根據本揭露一些實施例的第1A圖中的又一示例性三維鐵電記憶體元件的截面圖。
第2圖繪示了根據本揭露一些實施例的另一示例性三維鐵電記憶體元件的截面圖。
第3圖繪示了根據本揭露一些實施例的又一示例性三維鐵電記憶體元件的截面圖。
第4A圖-第4F圖繪示了根據本揭露一些實施例的用於形成三維鐵電記憶體元件的示例性製造方法。
第5A圖-第5C圖繪示了根據本揭露一些實施例的用於形成三維鐵電記憶體元件的另一示例性製造方法。
第6A圖-第6H圖繪示了根據本揭露一些實施例的用於形成三維鐵電記憶體元件的又一示例性製造方法。
第7圖是根據本揭露一些實施例的用於形成三維鐵電記憶體元件的示例性方法的流程圖。
第8圖是根據本揭露一些實施例的用於形成三維鐵電記憶體元件的另一示例性製造方法的流程圖。
第9圖繪示了根據本公開一些實施例的具有複數個鐵電儲存單元的示例性鐵電記憶體元件的電路圖，其中每個鐵電儲存單元都具有多個電容器。
第10圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行寫入的示例性時序圖。
第11A圖是根據本公開一些實施例的描繪了示例性數據狀態以及相應板 線時序和位元線時序的圖表。
第11B圖是根據本公開一些實施例的描繪了示例性數據狀態以及相應板線時序和位元線時序的另一圖表。
第12A圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行寫入的示例性方法的流程圖。
第12B圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行寫入的另一示例性方法的流程圖。
第13圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行讀取的示例性時序圖。
第14圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行讀取的示例性方法的流程圖。
第15圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行讀取的另一示例性時序圖。
第16圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行讀取的另一示例性方法的流程圖。
儘管討論了本揭露的配置和設置，但是應當理解，此討論僅僅是為了圖解說明目的。本領域通常知識者能夠理解，可使用其它配置和設置而不偏離本揭露的主旨和範圍。對本領域通常知識者顯而易見的是，本揭露也可用於其它多種應用。
應當注意，本揭露說明書所提到的“一個實施案例”、“一實施方案”、“示例性實施例”、“一些實施例”是指，所描述的實施例可能包括特定特徵、結構或特性，但不是每個實施例都一定包括該特定特徵、結構 或特性。此外，這樣的表述並不一定指同一個實施例。此外，當特定特徵、結構或特性結合某實施案例被描述時，屬於本領域通常知識者知識範圍的是，結合其它實施例來實施這樣的特定特徵、結構或特性，而不管是否在此明確說明。
一般來說，術語可以至少部分地根據上下文中的使用來理解。例如，在此使用的術語“一個或複數個”，至少部分地根據上下文，可用於以單數形式來描述任何特徵、結構或特性，或以複數形式來描述特徵、結構或特性的組合。類似地，諸如“一個”、“一”、或“該”之類的術語又可以至少部分地根據上下文被理解為表達單數用法或表達複數用法。
能容易地理解的是，“在……上”、“在……之上”、以及“在…….上方”在本揭露中的含義應該以最寬泛方式來解釋，使得“在……上”不僅指直接處於某物上，而且還可以包括在有中間特徵或中間層位於二者之間的情況下處於某物上，並且“在……之上”、或“在……上方”不僅指處於某物之上或上方，而且還可以包括在二者之間沒有中間特徵或中間層的情況下處於在某物之上或上方(即直接處於某物上)。
此外空間相關術語，如“在……下面”、“在……之下”、“下部”、“在……上”、“上部”等等可以在此用於方便描述一個元素或特徵相對於另一元素或特徵在圖式中示出的關係。空間相關術語旨在除了涵蓋元件在圖式中描述的取向以外還涵蓋該元件在使用或操作時的其它取向。裝置可以以其它方式被定向(旋轉90°或處於其它取向)，並且這裡所用的空間相關描述相應地也可同樣地來解釋。
這裡所用的術語“基底”是指後續材料層所添加到的材料。基底本身可以被圖案化。添加到基底之上的材料可以被圖案化，或者可保持未經圖案化。此外，基底可包括多種多樣的半導體材料、如矽、鍺、砷化鎵、磷 化銦等。可替代地，基底也可由非導電材料：如玻璃、塑膠、或藍寶石晶圓製成。
這裡所用的術語“層”是指某一區域有厚度的材料部位。層可以延伸到下方或上方結構的全部之上，或可以具有小於下方或上方結構的伸展。此外，層可以是同質或異質的連續結構的一個區域，該區域的厚度小於該連續結構的厚度。例如，層可位於任何一對水準平面之間，或位於該連續結構的頂面或底面處。層可水平地、垂直地、和/或沿傾斜(tapered)表面延伸。基底可以是單層、可包括一個或複數個層在其中，和/或可以具有一個或複數個層在其上、和/或一個或複數個層在其下。一層可包括多層。例如，互連層可包括一個或複數個導體和接觸層(其中形成接觸部、互連線和/或通孔)和一個或複數個介電層。
這裡所用的術語“標稱的/標稱地”指某一部件、製程在產品或製程的設計階段設置的特性或參數的期望或目標值，還包括高於和/或低於所述期望值的值範圍。該值範圍可能是由於製造製程的輕微差異或公差引起的。這裡所用的“大約”是指如下給定數量的值：所述數量可能基於與所涉及半導體元件相關聯的特定技術節點而變化。基於特定技術節點，術語“大約”可以指如下給定數量的值：所述數量在例如該值的10%至30%範圍內變化(如該值±10%、±20%、或±30%)。
這裡所用的術語“3D記憶體元件”是指如下半導體元件：所述半導體元件在橫向定向的基底上具有垂直定向的儲存單元(此處稱為“儲存串”)，使得儲存串相對於基底在垂直方向延伸。這裡所用的“垂直的/垂直地”是指與基底的橫向表面標稱地垂直。
與其它記憶體元件相比，相對小的儲存單元密度是現有鐵電記憶體的一個主要限制因素。平面鐵電儲存單元可通過改進製程、技術、電路設 計、程式設計演算法和製造製程來被縮放到更小尺寸。然而，隨著鐵電儲存單元的特徵尺寸接近下限，平面製程和製造技術變為具有挑戰性和高成本的。結果使平面鐵電記憶體元件的儲存密度接近上限。
根據本揭露的各個實施例提供了三維鐵電記憶體架構，該架構可應對平面鐵電記憶體元件的密度限制，由此實現性能與面積比的增加以及每位元組儲存成本的降低。
第1A圖為根據本揭露的一些實施例的示例性三維鐵電記憶體元件100的平面圖。如第1A圖所示，三維鐵電記憶體元件100可以包括鐵電儲存單元102的陣列和複數個縫隙結構104。每個鐵電儲存單元102可以在平面圖中為基本圓形。應當理解，鐵電儲存單元102在平面圖中的形狀不限於圓形，而是可以是其它任何形狀，如矩形、方形、橢圓等。縫隙結構104可以將三維鐵電記憶體元件100分為複數個區域，如儲存塊和/或複數個儲存指，每個塊和/或指包括複數個鐵電儲存單元102。應當注意，為進一步圖解說明三維鐵電記憶體元件100中的部件的空間關係，第1A圖中包括了x和y軸。x和y軸定義了三維鐵電記憶體元件100的橫向平面，在該橫向平面內，縫隙結構104沿x方形延伸。在一些實施例中，三維鐵電記憶體元件100的字元線也沿x方向延伸，並且三維鐵電記憶體元件100的位元線沿垂直於x方向的y方向延伸。在本揭露的整個範圍內，採用相同標記法來描述空間關係。在一些實施例中，位元線延伸方向和字元線延伸方向不互相垂直。
第1B圖繪示了根據本揭露的一些實施例的第1A圖中三維鐵電記憶體元件100沿x方向的截面圖。如第1B圖所示，三維鐵電記憶體元件100可以包括基底106，該基底106可以包括矽(例如單晶矽)、鍺矽、砷化鎵、鍺、絕緣層上覆矽(silicon on insulator，SOI)、絕緣層上覆鍺(germanium on insulator，GOI)、或其它任何合適的材料。
在一些實施例中，一個或複數個週邊元件(未示出)在基底106上或基底106內形成。週邊元件可以包括任何合適的數位、類比和/或混合訊號週邊電路，以用於促進三維鐵電記憶體100的操作。例如，週邊元件可包括一個或複數個數據緩衝器、解碼器(如行解碼器和列解碼器)、靈敏放大器(sense amplifier)、驅動器、電荷幫浦、電流或電壓參考、或電路的任何主動或被動部件(如電晶體、二極體、電阻器或電容器)。
如第1B圖所示，三維鐵電記憶體元件100可包括位於週邊元件之上的互連層107(本文稱為“週邊互連層(peripheral interconnect layer)”)，以用來向週邊元件或從週邊元件傳輸電訊號。應當注意，第1B圖中包括了x和z軸來進一步圖解說明三維鐵電記憶體元件100的部件的空間關係。基底106包括沿x方向(如其中兩個橫向方向之一)橫向地伸展的兩個橫向表面(如頂面和底面)。在本文中，一個部件(例如層或元件)是處於半導體元件(例如三維鐵電記憶體元件100)的另一部件(如層或元件)“上”、“之上”還是“之下”是在基底被定位在半導體元件在z方向上的最低的平面內時相對於半導體元件的基底(如基底106)在z方向(如垂直方向)上所確定的。在本揭露的整個範圍內，使用相同的標記法以用於描述空間關係。
週邊互連層107可以包括複數個互連(本文亦稱“接觸部”)，其包括橫向互連線和垂直互連(通孔)接觸部。這裡所用的術語“互連”可廣泛包括任何合適類型的互連、如中段(middle-end-of-line，MEOL)互連和後段(back-end-of-line，BEOL)互連。週邊互連層107還可以包括一個或複數個層間介電(interlayer dielectric，ILD)層(又稱“金屬間介電層(IMD)”)，互連線和通孔接觸部可以在所述層間介電層中形成。也就是說，週邊互連層107可以在一個或複數個ILD層中包括互連線和通孔接觸部。週邊互連層107中的互連線和通孔接觸部可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、 鋁(Al)、矽化物、摻雜矽、TCOs、或以上材料的任何組合。週邊互連層107中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低介電常數(low-k)介電質、或以上材料的任何組合。
如第1B圖所示，三維鐵電記憶體元件100可以包括處於週邊互連層107之上的停止層108和處於停止層108之上的電容器閘極堆疊層110。在一些實施例中，停止層108設置在陣列處以幫助在陣列中形成鐵電儲存單元102期間(如第1A圖的平面圖中所示)停止蝕刻製程。在一些實施例中，停止層108在鐵電儲存單元102陣列的周界或邊緣處被去除(如第1A圖平面圖所示)，以使位元線和接觸部到達鐵電儲存單元102之下的週邊元件。如第1B圖所示，停止層108可以定義至少部分地垂直延伸穿過電容器閘極堆疊層110的鐵電儲存單元102的底部位置。
在一些實施例中，電容器閘極堆疊層110包括第一介電層112、導體層114、和第二介電層116，它們以此順序自下而上設置。也就是說，導體層114可以垂直地形成在第一介電層112與第二介電層116之間，而第一介電層112與第二介電層116分別設置在導體層114下方和上方。導體層114可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽化物、摻雜矽、TCOs、或以上材料的任何組合。第一和第二介電層112和116可以由介電材料形成，該介電材料包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或其任何組合。停止層108可以包括與第一介電層112中所使用介電材料不同的介電材料，包括但不限於高介電常數(高k)介電質，如氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)，或其任何組合。
如第1B圖所示，三維鐵電記憶體元件100可以包括鐵電儲存單元102的陣列，其中每個鐵電儲存單元102在基底106上的週邊元件之上且垂直延伸。在一些實施例中，鐵電儲存單元102為“1T-1C”單元，該單元包括電容器118 和位於電容器118上且電連接到電容器118的電晶體120。也就是說，三維鐵電記憶體元件100可以包括“週邊-電容器-電晶體”架構，在該架構中，週邊元件、電容器118和電晶體120以此順序自下而上設置。在一些實施例中，三維鐵電記憶體元件100可以包括“週邊-電晶體-電容器”架構，在該架構中，週邊元件、電晶體和電容器以此順序自下而上設置。鐵電儲存單元102的電容器118可垂直地延伸穿過電容器閘極堆疊層110，且在其下部處與停止層108接觸。
在一些實施例中，電容器118包括第一電極122、第二電極126和在橫向上設置在第一電極122與第二電極126之間的鐵電層124。第二電極126可與導體層114(位於電容器閘極堆疊層110中)接觸，該導體層114可橫向延伸，並充當鐵電儲存單元102的電容器118的閘極線。在一些實施例中，每個鐵電儲存單元102(及其電容器118)可以具有基本圓柱形的形狀(例如，柱形)。第一電極122、鐵電層124、和第二電極126可以從鐵電儲存單元102的中心在徑向上以此順序來設置。能夠理解，鐵電儲存單元102(及其電容118)的形狀不限於圓柱形，可以是其它任何合適的形狀，如溝形。在一些實施例中，鐵電層124為連續的膜，該膜跨過複數個電容器118延伸，並被複數個電容器118共用。
第一電極122和第二電極126可以包括導電材料，包括但不限於W、Co、Cu、Al、矽、TCOs或其任何組合。在一些實施例中，第一電極122包括矽、如多晶矽。在一些實施例中，第二電極126和電容器118的導體層114包括相同的導電材料，如W。第一電極122和第二電極126的材料還可以包括但不限於下列各項至少之一：氮化鈦(TiN)、氮化鈦矽(TiSiNx)、氮化鈦鋁(TiAlNx)、碳氮化鈦(TiCNx)、氮化鉭(TaNx)、氮化鉭矽(TaSiNx)、氮化鉭鋁(TaAlNx)、氮化鎢(WNx)、矽化鎢(WSix)、碳氮化鎢(WCNx)、釕(Ru)、以及氧化釕(RuOx)。在一些實施例，第一電極122和第二電極126包括相同的材料。在一些實施例中，第一電極122和第二電極126包括不同的材料。
在一些實施例中，第一或第二電極包括透明導電氧化物(transparent conductive oxides，TCOs)。透明導電氧化物包括但不限於基於摻雜氧化鋅(ZnO)的TCOs、基於摻雜氧化鈦(TiO2)的TCOs、基於摻雜氧化錫(SnO2)的TCOs、以及鈣鈦礦TCOs。
鐵電層124可包括鐵電二元複合氧化物。在一些實施例中，鐵電層124包括氧和至少一種鐵電金屬。鐵電金屬可以包括但不限於鋯(Zr)、鉿(Hf)、鈦(Ti)、鋁(Al)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鐳(Ra)、釩(V)、鈮(Nb)、鉭(Ta)、
Figure 108127306-A0305-02-0017-37
(Db)、鑭(La)、鈰(Ce)、釓(Gd)、鏑(Dy)、鉺(Er)、以及鐿(Yb)。在一些實施例中，鐵電層124包括氧和兩種及以上的鐵電金屬。兩種鐵電金屬元素的莫耳比可以為0.1到10(如0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1、2、3、4、5、6、7、8、9、10、下限受任何上述值限制的任何範圍、或處於由上述值中任意兩個所定義的任意範圍)。在一個實施例中，鐵電層124包括ZrHfOx，並且Zr與Hf的莫耳比是1。在其它實施例中，鐵電層124包括TiHfOx，並且Ti與Hf的莫耳比是1。在一些實施例中，鐵電層124是包括多個子層的複合層，這些子層中的至少一些包括鐵電金屬。
在一些實施例中，電晶體120包括通道結構128、閘極導體132和在橫向上設置在通道結構128與閘極導體132之間的閘極介電層130。通道結構128可包括位於其下部和上部的源極/汲極區域、以及在垂直方向上處於源極/汲極區域之間的通道。如第1B圖所示，通道結構128可以設置在第一電極122之上，並通過其下部的源極/汲極區域與第一電極122電連接。閘極導體132可以橫向延伸並充當電晶體120的閘極線及鐵電儲存單元102的字元線。閘極導體132和閘極介電層130(如閘極氧化物)可以形成閘極堆疊層以用於控制通道結構128中的通道的電學性質。在一些實施例中，每個鐵電儲存單元102(及其電晶體120)可以具有基本圓柱形的形狀(如柱形)。通道結構128、閘極介電層130 和閘極導體132可以從鐵電儲存單元的中心在徑向上以此順序來設置。能夠理解，鐵電儲存單元102(及其電晶體118)的形狀不限於圓柱形，而是可以是其它任何合適的形狀，如溝槽形狀。
在一些實施例中，通道結構128包括半導體材料，如單晶矽、多晶矽、非晶矽、Ge、其它任何半導體材料或其任意組合。通道結構128的源極/汲極區域可用n型或p型摻雜物摻雜至所期望的摻雜等級。在一些實施例中，閘極介電層130包括介電材料，如氧化矽、氮化矽、或高k介電質，包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)或以上任意組合。在一些實施例中，閘極導體132包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物、摻雜矽、TCOs或以上任意組合。在一些實施例中，阻障層/黏著層(未示出)可以包括一個或複數個層以用於增加閘極導體132與閘極介電層130之間的黏接和/或防止二者之間的金屬擴散。阻障層/黏著層的材料可以包括但不限於鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或以上任意組合。
如第1B圖所示，三維鐵電記憶體100可包括位於鐵電記憶體元件102之上的互連層134(本文稱為“BEOL互連層”)，以用於從鐵電儲存單元102或向鐵電儲存單元102傳輸電訊號。BEOL互連層134可包括局部互連，所述局部互連形成在一個或複數個ILD層中並且與三維鐵電記憶體元件100中的部件，如字元線(比如閘極導體132)和鐵電儲存單元102相接觸。由於這些互連與三維鐵電儲存部件100的部件直接連接以用於扇出，因此這些互連在此可被稱為“局部互連”。每個局部互連都可以包括填充有導電材料的開口(例如通孔或溝槽)，這些導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物、TCOs或其任意組合。局部互連可包括位元線接觸部136。在一些實施例中，位元線接觸部136與位於通道結構128上部的電晶體120的源極/汲極區域接觸。
BEOL互連層134還可以包括位於局部互連之上的其它互連線和通孔接觸部，如在一個或複數個ILD層中形成的位元線138。在一些實施例中，位元線接觸部136與位元線138接觸，並且將位元線138與鐵電儲存單元102的電晶體120電連接。位元線138可包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物、TCOs、或其任意組合。ILD層可以由介電材料形成，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或以上任意組合。
第1C圖繪示了本揭露一些實施例的三維鐵電記憶體100沿第1A圖的y方向的截面圖。與第1B圖不同的是，第1C圖還繪示了縫隙結構104的截面。如第1C圖所示，縫隙結構104可以被形成為穿過閘極導體132、鐵電層124、電容器閘極堆疊層110和停止層108。縫隙結構104可通過濕式蝕刻和/或乾式蝕刻而被圖案化和蝕刻，以形成溝槽。此溝槽可被填充介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介質、或以上任意組合。結果，沿y方向(如垂直於第1A圖中平面圖中的縫隙結構104的方向)延伸的電容器118和電晶體120(如導體層114和閘極導體132)的閘極線相互電絕緣，以形成單獨的儲存塊和/或儲存指。能夠理解，下面可以不再重複描述第1B圖和1C二者中的三維鐵電記憶體100的其它類似結構的細節(如材料、尺寸、功能等)。
第1D圖繪示了根據本揭露一些實施例的另一三維鐵電記憶體101的截面圖。與第1B圖中所示的三維鐵電記憶體元件100不同，第1D圖中的三維鐵電記憶體元件101可以包括電容器119，其包括複數個電極122-1和122-2所組成的複合的第一電極122。附加於包括半導體材料(如矽)的電極122-1，複合的第一電極122還可以包括另一包括導電材料的電極122-2，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物、TCOs、或其任意組合。電極122-2可在橫向上(如在徑向上)設置在電極122-1與鐵電層124之間。能夠理解，下面可以不再重複描述第1B圖和1C二者中三維鐵電記憶體100的其它類似結構 (如鐵電儲存單元102)的細節(如材料、尺寸、功能等)。
第1E圖繪示了根據本揭露一些實施例的又一三維鐵電記憶體元件103的截面圖。與第1B圖中所示的三維鐵電記憶體元件100不同，第1D圖中三維鐵電記憶體元件103可以包括空心的通道結構128，該結構具有空心通道128-1和空心核128-2。空心通道128-1可以被形成為在第1E圖的截面圖中圍繞空心核128-2，即覆蓋空心核128-2的頂面和底面以及側壁。在一些實施例中，空心通道128-1包括半導體材料、如單晶矽、多晶矽、非晶矽、鍺、任何其它半導體材料或以上任意組合。在一些實施例中，空心核128-2包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或以上任意組合。空心核128-2也可以部分地或全部地被空氣填充。能夠理解，下面可以不再重複描述第1B圖和第1C圖二者中三維鐵電記憶體元件100的其它類似結構(如鐵電儲存單元102)的細節(如材料、尺寸、功能等)。
第2圖繪示了根據本揭露一些實施例的另一示例性三維鐵電記憶體元件200的截面圖。不同於第1A圖-第1D圖中所示的三維鐵電記憶體元件100或101，第2圖中的三維鐵電記憶體元件200包括鐵電儲存單元202的陣列，每個鐵電儲存單元均包括垂直堆疊的複數個電容器204-1和204-2。儘管每個鐵電儲存單元102可以是能夠儲存單個位元資訊的單層單元(SLC)，但是鐵電儲存單元202可以是多層單元(MLC)，其能夠在電容器204-1和204-2中儲存多個位資訊。然而，對鐵電儲存單元102和202而言，在每個儲存單元中使用的電晶體的數目可以是相同的。如第2圖中所示，鐵電儲存單元202可以是“1T-2C”單元。能夠理解，垂直堆疊於鐵電儲存單元202中的電容器204的數目不局限於2個，而是可以是3個、4個或更多。例如，鐵電儲存單元202可以是“1T-3C”單元，即三層單元(Triple-Level Cell,TLC)。在一些實施例中，鐵電儲存單元202中可包括複數個電晶體，以形成“nT-mC”單元，其中n和m均為整數。在這樣的 “nT-mC”單元中，在單元中包括了n個電晶體和m個電容器。能夠理解，下面可以不再重複描述第1B圖和第2圖二者中三維鐵電記憶體元件100和200的其它的類似結構的細節(如材料、尺寸、功能等)。
如第2圖所示，三維鐵電記憶體元件200可包括基底206、在基底206上和/或內形成的一個或複數個週邊元件(未示出)、以及週邊元件上方的互連層207(此處稱為“週邊互連層”)。
如第2圖所示，三維鐵電記憶體元件200還可包括位於週邊互連層207之上的停止層208、位於停止層208之上的下電容器閘極堆疊層210和位於下電容器閘極堆疊層210之上的上電容器閘極堆疊層211。與只包括單個電容器閘極堆疊層110的三維鐵電記憶體元件100不同的是，鐵電記憶體元件200可包括兩個電容器閘極堆疊層210和211，它們分別與兩個電容器204-1和204-2對應。
在一些實施例中，下電容器閘極堆疊層210包括：第一下介電層212、下導體層214、和第二下介電層216，它們以此順序自下而上設置；上電容器閘極堆疊層211包括第一上介電層213、上導體層215和第二上介電層217，它們以此順序從下往上設置。上導體層214和下導體層215的可包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物、TCOs或其任意組合。上、下介電層212、213、216和217可由介電材料構成，該介電材料包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或以上任意組合。
如第2圖所示，三維鐵電記憶體元件200可包括鐵電儲存單元202的陣列，每個鐵電儲存單元202在基底206上的週邊元件之上垂直地延伸。在一些實施例中，鐵電儲存單元202是“1T-2C”單元，其包括下電容器204-1、上電容器204-2和位於上電容器204-2和下電極204-1之上且與上電容器204-2和下電極204-1電連接的電晶體220。也就是說，三維鐵電記憶體元件200可包括“週邊元件-電容器-電容器-電晶體”架構，其中週邊元件、下電容器204-1、上電 容器204-2和電晶體220按此順序自下而上設置。下電容器204-1可垂直延伸穿過下電容器閘極堆疊層210，且在其下部與停止層208接觸；上電容器204-2可垂直延伸穿過上電容器閘極堆疊層211，且在其下部與下電容器204-1的上部接觸。在一些實施例中，三維鐵電記憶體元件200可以包括兩個以上電容器。在一些實施例中，3D鐵電記憶體200可包括多於一個電晶體。此元件200可以包括“n”個電容器和“m”個電晶體，其中n和m都是整數。
在一些實施例中，下電容器204-1包括第一下電極222-1、第二下電極226-1和在橫向上設置在第一下電極221-2與第二下電極226-1之間的下鐵電層224-1。第二下電極226-1可與下導體層214(其處於下電容器閘極堆疊層210中)接觸，下導體層214可橫向延伸，並充當下電容器204-1的閘極線。在一些實施例中，上電容器204-2包括第一上電極222-2、第二上電極226-2和在橫向上設置在第一上電極222-2與第二上電極226-2之間的上鐵電層224-2。第二上電極226-2可與上導體層215(其處於上電容器閘極堆疊層211中)接觸，上導體層215可橫向延伸，並充當上電容204-2的閘極線。
在一些實施例中，每個鐵電儲存單元202(及其電容器204-1和204-2)可以具有基本圓柱形的形狀(如：柱形)。第一下電極222-1、下鐵電層224-1和第二下電極226-1可從鐵電儲存單元202的中心在徑向上以此順序來設置；第一上電極222-2、上鐵電層224-2和第二上電極226-2也可從鐵電儲存單元202的中心在徑向上以此順序來設置。能夠理解，鐵電儲存單元202(及其電容器204-1和204-2)的形狀不限於圓柱體，可以是其它任何合適的形狀、如溝槽形。
在一些實施例中，每個鐵電儲存單元202中的第一下電極222-1和第一上電極222-2是跨越上電容器204-1和下電容器204-2並由上電容器204-1和下電容器204-2共用的連續電極的一部分。類似地，在一些實施例中，每個鐵電儲存單元202中的下鐵電層224-1和上鐵電層224-2是跨越下電容器204-1和上電 容204-2並由下電容器204-1和上電容204-2共用的連續鐵電層的一部分。根據一些實施案例，連續鐵電層是跨越複數個鐵電儲存單元202，並被複數個鐵電儲存單元202共用的連續膜。
如第2圖所示，每個鐵電儲存單元202中的第二下電極226-1和第二上電極226-2可以相互電絕緣，例如通過介電層彼此絕緣。第二下電極226-1和第二上電極226-2中的每個都可以個別化地且分別地電連接到下導體層214(下電容器204-1的閘極線)和上導體層215(上電容器204-2的閘極線)，使得下電容器204-1和上電容器204-2中的每個都可以被獨立控制以儲存位元資訊。在一些實施例中，為產生MLC電荷分佈，第二下電極226-1和第二上電極226-2的垂直尺寸(例如在z方向)不同。例如，第二下電極226-1的垂直方向可以大於第二上電極226-2的垂直方向，或反之亦然。因此，第二下電極226-1和第二上電極226-2的面積也不相同，這可以引入MLC單元的不同狀態。在一個實施例中，如果第二下電極226-1的面積是第二上電極226-2的兩倍，或反過來，則MLC單元可具有四個狀態：QL0+QU0、QL1+QU0、QL0+QU1、QL1+QU1，其中QL0和QL1分別以狀態0和1來表示下電容器中儲存的電荷，並且QU0和QU1分別以狀態0和1來表示上電容器中儲存的電荷。
第一電極222-1和222-2、第二電極226-1和226-2可包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽、矽化物、TCOs或其任意組合。在一些實施例中，第一電極222-1和222-2包括矽，如多晶矽。在一些實施例中，第二電極226-1和226-2、以及導體層214和215包括相同的導電材料，如W。第一電極222-1和222-2、第二電極226-1和226-2的材料可進一步包括但不限於下列各項至少之一：摻雜矽、TCO、氮化鈦(TiN)、氮化鈦矽(TiSiNx)、氮化鈦鋁(TiAlNx)、碳氮化鈦(TiCNx)、氮化鉭(TaNx)、氮化鉭矽(TaSiNx)、氮化鉭鋁(TaAlNx)、氮化鎢(WNx)、矽化鎢(WSix)、碳氮化鎢(WCNx)、釕(Ru)、 以及氧化釕(RuOx)。在一些實施例中，第一電極222-1和222-2以及第二電極226-1和226-2包括相同的材料。在一些實施例中，第一電極222-1和222-2、以及第二電極226-1和226-2包括不同的材料。
在一些實施例中，第一或第二電極包括透明導電氧化物(transparent conductive oxides，TCOs)，該透明導電氧化物包括但不限於：基於摻雜ZnO的TCOs、基於摻雜TiO2的TCOs、基於摻雜SnO2的TCOs，以及鈣鈦礦TCOs。
鐵電層224-1和224-2可包括鐵電二元複合氧化物。在一些實施例中，鐵電層224-1和224-2包括氧和至少一種鐵電金屬，如鋯(Zr)、鉿(Hf)、鈦(Ti)、鋁(Al)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鋇(Ba)、鐳(Ra)、釩(V)、鈮(Nb)、鉭(Ta)、
Figure 108127306-A0305-02-0024-38
(Db)、鑭(La)、鈰(Ce)、釓(Gd)、鏑(Dy)、鉺(Er)和鐿(Yb)。在一些實施例中，鐵電層224-1和224-2包括氧和兩種或兩種以上鐵電金屬。兩種鐵電金屬元素的莫耳比可在0.1到10之間。
在一些實施例中，電晶體220包括通道結構228、閘極導體232和在橫向上設置在通道結構228與閘極導體232之間的閘極介電層230。通道結構228可以包括位於其下部和上部的源極/汲極區域、以及在垂直方向上處於源極/汲極區域之間的通道。如第2圖所示，通道結構228可設置在包括第一電極222-1和222-2的連續電極之上，且通過下部的源極/汲極區域與該連續電極電連接。在一些實施例中，通道結構228也可以設置在包括第一電極222-1和222-2的連續電極之下，且通過其源極/汲極區域與該連續電極電連接。閘極導體232可以橫向延伸，並且充當電晶體220的閘極線、以及鐵電儲存單元202的字元線。閘極導體232和閘極介電層230(例如閘極氧化物)可形成閘極堆疊層以用於控制通道結構228中的通道的電學性質。在一些實施例中，每個鐵電儲存單元202(及其電晶體220)可具有基本圓柱形的形狀(如柱形)。通道結構228、閘極介電層230和閘極導體232可從鐵電儲存單元202的中心在徑向上以此順序來設置。 能夠理解，鐵電儲存單元202(及其電晶體220)的形狀不限於圓柱體，而是可以是任何其它合適的形狀，如溝槽形。
第3圖繪示了根據本揭露一些實施例的另一示例性三維鐵電記憶體元件300的截面圖。與第2圖所示的三維鐵電記憶體元件200不同，第3圖所示的三維鐵電記憶體元件300包括鐵電儲存單元304和306的複數個陣列，這些儲存單元設置在不同的平面內，並共用在垂直方向上位於它們之間的位元線。換句話說，每個位元線可以在垂直方向上設置在下鐵電儲存單元304與上鐵電儲存單元306之間且與下鐵電儲存單元304和上鐵電儲存單元306電連接。這樣的結構可以在橫向上(x方向和/或y方向上)和垂直方向上(z方向上)重複。能夠理解，下文可以不再重複描述第2圖和第3圖二者中的三維鐵電記憶體元件200和300中其它類似結構的細節(如材料、尺寸、功能等)。
如第3圖所示，三維鐵電記憶體元件300可包括下鐵電儲存單元304的陣列，每個儲存單元304在基底302之上垂直延伸。三維鐵電記憶體元件300還可以包括設置在下鐵電儲存單元304之上的位元線308和下位元線接觸部310，所述下位元線接觸部310與位元線308和下鐵電儲存單元304中的電晶體的源極/汲極區域接觸。在一些實施例中，三維鐵電記憶體元件300還包括位於位元線308之上的上位元線接觸部312。上位元線接觸部312可包括互連線和通孔接觸部，該互連線和通孔部包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽、矽化物或其任意組合。在一些實施例中，上位元線接觸部312包括矽，如多晶矽。能夠理解，儘管下鐵電儲存單元304在第3圖中被示為MLC單元，但是根據一些實施例，下鐵電儲存單元304可以是SLC單元(如參照第1B圖-第1D圖所示)。
如第3圖所示，鐵電記憶體元件300還可包括上鐵電儲存單元306的陣列，其中每個儲存單元306在下鐵電儲存單元304的陣列和位元線308之上垂 直延伸。上鐵電儲存單元306可包括電晶體314和一個或複數個電容器316，所述電容器316位於電晶體314上方且與之電連接。能夠理解，儘管上鐵電儲存單元304在第3圖中被示為MLC單元，但是根據一些實施例，上鐵電儲存單元304可以是SLC單元(如參照第1B圖-第1D圖所示)。
在一些實施例中，電晶體314包括通道結構318、閘極導體322和在橫向上設置在通道結構318與閘極導體322之間的閘極介電層320。通道結構318可以包括位於其下部和上部的源極/汲極區域、以及在垂直方向上位於源極/汲極區域之間的通道。如第3圖所示，通道結構318可設置在上位元線接觸部312之上且通過其下部的源極/汲極區域與上位元線接觸部電連接。閘極導體322可橫向延伸，並且充當電晶體314的閘極和鐵電儲存單元306的字元線。閘極導體322和閘極介電層320(例如閘極氧化物)可形成閘極堆疊層，以用於控制通道結構318中的通道的電性。在一些實施例中，每個鐵電儲存單元306(及其電晶體314)可具有基本圓柱形的形狀(如柱形)。通道結構318、閘極介電層320和閘極導體322可以從上鐵電儲存單元306的中心在徑向上按此順序來設置。能夠理解，上鐵電儲存單元306(及其電晶體314)的形狀不限於圓柱體，而是可以是任何其它合適的形狀、如溝槽形。
如第3圖所示，三維鐵電記憶體元件300還可包括位於電晶體314之上的下電容器閘極堆疊層324和位於下電容器閘極堆疊層324之上的上電容器閘極堆疊層325。在一些實施例中，下電容器閘極堆疊層324包括第一下介電層326、下導體層328和第二下介電層330，它們以此順序自下而上設置；上電容器閘極堆疊層325包括第一上介電層327、上導體層329和第二上介電層331，它們以此順序自下而上設置。
如第3圖所示，每個上鐵電儲存單元306可進一步包括垂直延伸穿過下電容器閘極堆疊層324的下電容器316-2和垂直延伸穿過上電容器閘極堆疊 層325的上電容器316-1。電晶體314、下電容器316-2和上電容器316-1可以在垂直方向上以此順序堆疊。在一些實施例中，下電容器316-2包括第一電極332、第二下電極336-2和在橫向上設置在第一電極332與第二下電極336-2之間的鐵電層334。第二下電極336-2可與下導體層328(其位於下電容器閘極堆疊層324中)接觸，所述下導體層328可橫向延伸，並充當下電容器316-2的閘極線。在一些實施例中，上電容器316-1包括第一電極332、第二上電極336-1和在橫向上設置在第一電極332與第二上電極336-1之間的鐵電層334。第二上電極336-1可與上導體層329(其位於上電容器閘極堆疊層325中)接觸，該上導體層329可橫向延伸，並充當上電容器316-1的閘極線。
在一些實施例中，第一電極332是連續電極，其跨越上電容器316-1和下電容器316-2並由它們共用。類似地，在一些實施例中，鐵電層334是跨越上電容器316-1和下電容器316-2並由它們共用的連續鐵電層。如第3圖所示，在下電容器316的底部，第一電極332的下部可以穿過鐵電層334伸出，並與電晶體314的通道結構318的上部的源極/汲極區域接觸。因此，通道結構318可位於第一電極332之下，並與之電連接。
如第3圖所示，每個上鐵電儲存單元306中的第二下電極336-2和第二上電極336-1可以相互電絕緣，如通過介電層相互電絕緣。第二下電極336-2和第二上電極336-1中的每個都可以個別化地且分別地與下導體層328(下電容器316-2的閘極線)和上導體層329(上電容器316-1的閘極線)電連接，使得下電容器316-2和上電容器316-1中的每個都可以獨立被控制以儲存位元資訊。
如第3圖所示，三維鐵電記憶體元件300可進一步包括局部互連，如閘極線接觸部338、字元線接觸部340以用於扇出電容器(例如電容器316-2和316-1的導體層328和329)的閘極線和字元線(例如電晶體314的閘極導體322)。在一些實施例中，三維鐵電記憶體元件300包括核心區域，在該核心區域中形 成鐵電儲存單元304、306的陣列和圍繞核心區域的臺階區。至少一些局部互連，如閘極線接觸部338和字元線接觸部340可以落在臺階區中的閘極線和字元線上。閘極線接觸部338和字元線接觸部340中的每個可以包括由導電材料填充的開口(例如通孔或溝槽)，導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任意組合。
第4A圖-第4F圖繪示了根據本揭露一些實施例的形成三維鐵電記憶體元件的示例性製造過程。第5A圖-第5C圖繪示了根據本揭露一些實施例的形成三維鐵電記憶體元件的另一示例性製造過程。第7圖是根據本揭露一些實施例的用於形成三維鐵電記憶體元件的示例方法的流程圖。第4A圖-第4F圖、第5A圖-5C和第7圖中所示的三維鐵電記憶體元件的示例包括第1圖-第2圖中所示的三維鐵電記憶體元件100和200。第4A圖-第4F圖、第5A圖-第5C圖和第7圖將被一起描述。能夠理解，方法700中所示的操作並不是窮盡的，而是也可以在所示操作步驟之前、之後或之間執行其它操作。此外，一些操作步驟可以同時執行，或以不同於第7圖所示的循序執行。
參考第7圖，方法700從操作702開始，在該操作702中，在基底上形成電容器閘極堆疊層。在一些實施例中，在形成電容器閘極堆疊層之前，在基底上和/或基底中形成週邊元件，並在週邊元件之上形成互連層(如週邊互連層)。基底可以是矽基底。
如第4A圖所示，可以在矽基底402上形成週邊互連層404。週邊互連層404可以包括在複數個ILD層中的互連，如MEOL和/或BEOL的互連線和通孔接觸部。在一些實施例中，週邊互連層404包括複數個ILD層和其中的通過複數個製程形成的互連。例如，互連中可包括導電材料，這些導電材料通過一個或複數個薄膜沉積製程來沉積，這些製程包括但不限於化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition， PVD)、原子層沉積(atomic layer deposition，ALD)、電鍍、無電鍍、或以上任意組合。形成互連的製造製程還可以包括光微影、化學機械拋光(chemical mechanical polishing，CMP)、濕式/乾式蝕刻或任何其它合適的製程。所述ILD層可包括通過一個或複數個薄膜沉積製程沉積的介電材料，所述沉積製程包括但不限於CVD、PVD、ALD或以上任意組合。
在一些實施例中，在形成週邊互連層404之前，在矽基底402上或在矽基底402中形成週邊元件(未示出)。週邊元件可包括通過複數個製程形成的複數個電晶體，這些製程包括但不限於光微影、乾式/濕式蝕刻、薄膜沉積、熱生長、佈植(implantation)、CMP、和任何其它適當製程。在一些實施例中，摻雜區(未示出)通過離子佈植和/或熱擴散在矽基底402中形成，所述摻雜區例如充當電晶體的源極區域和/或汲極區域。在一些實施例中，在矽基底402中還可通過濕式/乾式蝕刻和薄膜沉積形成絕緣區(未示出)。
如第4A圖所示，在週邊互連層404之上形成停止層406。停止層406可以包括介電材料，該介電材料包括但不限於高k介電質，如Al2O3、HfO2、Ta2O5、ZrO2、TiO2或以上任意組合。停止層406可通過一個或複數個薄膜沉積製程形成，沉積製程包括但不限於CVD、PVD、ALD或以上任意組合。在一些實施例中，停止層406通過光微影和濕式/乾式蝕刻進行圖案化，以將其形成在鐵電儲存單元陣列的周界或邊緣處，以用於使位元線和接觸部落到週邊元件上。
如第4A圖所示，電容器閘極堆疊層408可以在停止層406之上形成。在一些實施例中，在停止層406上形成第一介電層410。第一介電層410可以包括與停止層406中所使用介電材料不同的介電材料，該介電材料包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或以上任意組合。在一些實施例中，然後在第一介電層410上形成導體層412，該導體層包括導電材料，如W、 Co、Cu、Al、摻雜矽、矽化物、TCOs或以上任意組合。在一些實施例中，然後在導體層412上形成第二介電層414。第二介電層414可包括與第一介電層410的介電材料相同的介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或以上任意組合。第一、第二介電層410和414以及導體層412可通過一個或複數個薄膜沉積製程形成，所述製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。
如第7圖所示，方法700進行至操作704，在該操作中，形成一個或複數個垂直延伸穿過電容器閘極堆疊層的電容。在一些實施例中，電容器閘極堆疊層可包括複數個電容器閘極堆疊層，並且複數個電容器被形成使得這些電容器中的每個都垂直延伸穿過相應的的電容器閘極堆疊層。形成電容器可以包括：蝕刻穿過電容器閘極堆疊層直到停止層的開口；在開口中形成第二電極；形成與第二電極接觸的鐵電層；以及形成與鐵電層接觸的第一電極。
如第4B圖所示，可以蝕刻穿過電容器閘極堆疊層408(包括第一、第二介電層410和414、以及導體層412)直到停止層406的開口416。開口416可通過濕式蝕刻和/或乾式蝕刻介電材料(如氧化矽和氮化矽)和導電材料(如W)來形成，該蝕刻停止在停止層406。通過在不同材料上蝕刻停止，可以控制形成開口416而對電容器閘極堆疊層408進行的蝕刻。例如，包括氧化鋁(Al2O3)的停止層406可以防止進一步蝕刻到週邊互連層404中。
可以通過使用一個或複數個薄膜沉積製程，在開口416的側壁和底面沉積導電膜(如金屬膜)，而形成第二電極418，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。所得到的第二電極418的導電膜可以與電容器閘極堆疊層408中的導體層412電連接。在一些實施例中，第二電極418沒有在電容器閘極堆疊層408的頂面上形成。通過對犧牲/保護層的圖案化和對犧牲/保護層及導電膜的蝕刻，在電容器閘極堆疊層408的頂面上形 成的導電膜的任何部分都可以被去除。
如第4C圖所示，可沿著第二電極418以及在電容器閘極堆疊層408的頂面形成與第二電極418接觸的鐵電層420。鐵電層420可覆蓋開口416中形成的第二電極418，例如位於在開口416的側壁和底面。根據一些實施例，鐵電層420可以被形成為跨越複數個開口416的連續膜。鐵電層420可包括通過一個或複數個薄膜沉積製程沉積的鐵電二元複合氧化物膜，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。在一些實施例中，鐵電層420通過用薄膜沉積製程依次沉積複數個介電膜來形成。
如第4D圖所示，第一電極422可以被形成以填充開口416中的剩餘空間，且與鐵電層420接觸。在一些實施例中，首先使用一個或複數個薄膜沉積製程沉積半導體膜(如矽膜)以填充開口416中的剩餘空間並且覆蓋開口416內和開口416外(其例如處於場區域(field region)處)的鐵電層420，該沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。然後，半導體膜被圖案化和蝕刻(如通過濕式/乾式蝕刻和/或CMP)，以去除開口416(其例如處於場區處)外的至少一部分，以形成如第4D圖所示的第一電極422。在一些實施例中，第一電極422是包括導體層(如金屬膜)的複合電極，其在形成填充開口416中的剩餘空間的半導體膜之前在開口416內形成，且與鐵電層420接觸。
方法700進行至操作706，如第7圖所示，在該操作中，在一個或複數個電容器之上形成與這些電容器電連接的電晶體。形成電晶體可以包括：在第一電極上形成與之電連接的通道結構；形成與通道結構接觸的閘極介電層；以及形成與閘極介電層接觸的閘極導體。
如圖4D所示，在第一電極422之上可形成與之對齊的通道結構424。在一些實施例中，首先在形成第一電極422的半導體膜上形成矽膜。該矽 膜可以包括多晶矽或非晶矽，其使用一個或複數個薄膜沉積製程被沉積，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。可替代地，矽膜可包括與形成第一電極422的半導體膜相鍵合(例如形成矽-矽共價鍵合)的單晶矽。在一些實施例中，在單晶矽與第一電極422的鍵合之後，鍵合的單晶矽被減薄。在一些實施例中，矽膜然後被圖案化和蝕刻(如通過濕式/乾式蝕刻和/或CMP)，以去除開口416之外(其例如處於場區處)的至少部分，以便形成如第4D圖所示的通道結構424。在一些實施例中，通道結構424的上部和/或下部被摻雜n型或p型摻質以形成源極/汲極區域。
如第4E圖所示，形成閘極介電層426以覆蓋通道結構424的側壁。在一些實施例中，閘極介電層426還覆蓋通道結構424的頂面。在一些實施例中，首先通過濕式蝕刻和/或乾式蝕刻對通道結構424進行削減(例如在其側壁和頂面處)。在一些實施例中，然後通過氧化被削減的通道結構424的側壁和頂面(例如通過熱氧化)形成閘極介電層426。閘極導體428可以被形成以填充被閘極介電層426覆蓋的通道結構424之間的空間，且與閘極介電層426的頂面齊平。在一些實施例中，首先使用一個或複數個薄膜沉積製程，沿閘極介電層426的側壁形成阻擋/黏著層(例如Ti/TiN)，所述沉積方法包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。在一些實施例中，然後一個或複數個薄膜沉積製程在阻擋/黏著層上沉積導電膜，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合，然後用CMP對沉積的導電膜進行平坦化，以使該導電膜與閘極介電層426的頂面平齊。
方法700進行到操作708，如第7圖所示，在操作中，在電晶體之上形成互連層(如BEOL互連層)。形成BEOL互連層可包括：在電晶體之上形成與之接觸的位元線接觸部；以及在位元線接觸部之上形成與之接觸的位元線。
如第4F圖所示，在被閘極介電層426覆蓋的通道結構424之上可形成 BEOL互連層430。BEOL互連層430可以包括互連，例如在複數個ILD層中形成的位元線接觸部432和位元線434。在一些實施例中，BEOL互連層430包括通過複數個製程過程形成的複數個ILD層以及ILD層中的位元線接觸432和位元線434。例如，位元線接觸部432和位元線434可以包括通過一個或複數個薄膜沉積製程沉積的導電材料，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或以上任意組合。形成位元線接觸部432和位元線434的製造製程也可以包括光微影、CMP、濕/乾式蝕刻或任何其它適當的製程。ILD層可以包括通過一個或複數個薄膜沉積製程形成的介電材料，所述沉積製程包括但不限於CVD、PVD、ALD或以上任意組合。
第5A圖-第5C圖繪示了第7圖中的操作704的另一個實施例，在該操作中，在MLC單元中形成複數個電容器。能夠理解，第4圖和第5圖中的其它類似操作的細節(如製程、材料等)在下面可不再重複說明。如第5A圖所示，MLC鐵電儲存單元501可以被形成為在矽基底502之上垂直延伸。週邊互連層504、停止層506、下電容器閘極堆疊層508、犧牲層510(例如氮化矽層或任何與電容器閘極堆疊層508和512的介電層不同的介電材料)和上電容器閘極堆疊層512可以通過一個或複數個薄膜沉積製程順序地以該順序自下而上沉積，所述沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或以上任意組合。與參照第4A圖-第4F圖詳細描述的那樣，MLC鐵電儲存單元501可以被形成為至少部分地垂直延伸穿過下電容器閘極堆疊層508、犧牲層510和上電容器閘極堆疊層512並且停止於停止層506。
如第5B圖所示，縫隙516可以被蝕刻為垂直穿過停止層506、下電容器閘極堆疊層508、犧牲層510和上電容器閘極堆疊層512。縫隙516可通過濕式蝕刻和/或乾式蝕刻介電材料(如氧化矽、氮化矽和氧化鋁)和導電材料(例如W)形成。縫隙516被用作通道以用於去除犧牲層510，去除犧牲層510是使 用對犧牲層510(例如氮化矽)的濕式蝕刻來執行的，所述濕式蝕刻對電容器閘極堆疊層508和512中的介電層(例如氧化矽)為選擇性的。結果，形成了橫向凹陷(lateral recess)518，所述橫向凹陷518將第二電極分割成兩個分別用於兩個電容器的被電絕緣的下電極和上電極。如圖5C所示，介電材料(如氧化矽)可使用CVD、PVD、ALD，或以上任意組合填充縫隙516和橫向凹陷518。例如，犧牲層510(如氮化矽)可以被氧化矽取代。結果，不僅每個MLC鐵電儲存單元501的第二電極的下電極和上電極可以互相電絕緣，而且電容器的閘極線和電晶體的字元線也可以被填充有介電材料的縫隙516切割，由此形成複數個儲存塊和/或儲存指。
第6A圖-第6H圖繪示了根據本揭露一些實施例的形成三維鐵電記憶體元件的另一個示例性製造過程。第8圖是根據本揭露一些實施例的用於形成三維鐵電記憶體元件的另一示例性方法的流程圖。第6A圖-第6H圖和第8圖所示的三維鐵電記憶體元件的示例包括第3圖所示的三維鐵電記憶體元件300。第6A圖-第6H圖和第8圖將在一起進行說明。能夠理解，方法800中所示的操作並不是窮盡的，而是其它操作也可以在所示操作之前、之後或之間執行。此外，一些操作可以同時執行，或以不同於第8圖所示的循序執行。
參考第8圖，方法800在操作802開始，在該操作中，在基底之上形成在垂直方向延伸的第一鐵電儲存單元。第一鐵電儲存單元可按照參照第4圖和第5圖所描述的方式形成。
如第8圖所示，方法800進行到操作804，在該操作中，在第一鐵電儲存單元上面形成與之電連接的位元線。在一些實施例中，在形成位元線之前，會在第一鐵電儲存單元之上形成與第一鐵電儲存單元電連接的下位元線，在形成位元線之後，在位元線之上形成與該位元線電連接的上位元線接觸部。如第6A圖所示，位元線602在一個或複數個ILD層中形成，如同上文中 相應於第4F圖之所述。
如第6A圖所示，上位元線接觸部604可在位元線602之上形成且與位元線602接觸。上位元線接觸部604可包括穿過ILD層的通孔接觸部和處於ILD層的頂面上的互連線。在一些實施例中，首先通過濕式蝕刻和/或乾式蝕刻蝕刻穿過ILD層的通孔開口以到達位元線602。在一些實施例中，可以通過使用一個或複數個薄膜沉積製程，以在通孔開口內和通孔開口外(在ILD層的頂面)沉積形成導電膜(如金屬膜)或半導體膜(例如多晶矽膜)，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。在一些實施例中，該導電膜或半導體膜之後會被圖案化並且被蝕刻(如通過濕式/乾式蝕刻和/或CMP等)，以去除通孔外的至少一部分，以便形成如第6A圖所示的上位元線接觸部604。
方法800進行到操作806，如第8圖所示，在該操作中，在位元線上形成垂直延伸且與該位元線電連接的第二鐵電儲存單元。如第6A圖所示，通道結構606可在上位元線接觸部604之上形成，並與上位元線接觸部604對齊。在一些實施例中，首先在形成上位元線接觸部604的導電膜或半導體膜上形成矽膜。此矽膜可包括使用一個或複數個薄膜沉積製程沉積的多晶矽或非晶矽，所述膜沉積製程包括但不限於CVD、PVD、ALD或以上任意組合。可替代地，該矽膜可包括單晶矽層，該單晶矽層首先與形成上位元線接觸部604的半導體膜鍵合(例如形成矽-矽共價鍵合)，然後鍵合後的單晶矽會被減薄。在一些實施例中，該矽膜然後被圖案化和蝕刻(例如通過濕式/乾式蝕刻和/或CMP)，以去除通孔開口416之外的至少一部分，以便形成第6A圖所示的通道結構606。在一些實施例中，通道結構606的上部和/或下部可以被摻雜n型或p型摻質以形成源極/汲極區域。
如第6B圖所示，閘極介電層608可以被形成為覆蓋通道結構606的側 壁和頂面。在一些實施例中，通道結構606首先通過濕式蝕刻和/或乾式蝕刻被削減(例如在其側壁和頂面處)。在一些實施例中，閘極介電層608然後通過氧化被削減的通道結構606的側壁和頂面的一部分而形成，例如通過熱氧化。閘極導體610可以被形成為填充閘極介電層608覆蓋的通道結構606之間的空間，並與閘極介電層608的頂面齊平。在一些實施例中，通過使用一個或複數個薄膜沉積製程，可以首先沿閘極介電層608的側壁形成阻擋/黏著層(例如Ti/TiN)，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或以上任意組合。在一些實施例中，導電膜然後通過使用一個或複數個薄膜沉積製程沉積在阻障層/黏著層上，所述沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合，然後再用CMP使所沉積的導電膜平坦化以使之與閘極介電層608的頂面平齊。
如第6C圖所示，隔離層612(例如氮化矽層)、下電容器閘極堆疊層614、犧牲層616(例如氮化矽層或任何與電容器閘極堆疊層614和618中的介電層不同的介電材料)和上電容器閘極堆疊層618可以通過一個或複數個薄膜沉積製程順序地以此順序自下而上沉積，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或以上任意組合。
如第6D圖所示，開口620可以被蝕刻為穿過上電容器閘極堆疊層618、犧牲層616、下電容器閘極堆疊層614、隔離層612、以及閘極介電層608直到通道結構606上部(也就是源極/汲極區域)而形成。開口620可以通過濕式蝕刻和/或乾式蝕刻介電材料(如氧化矽、氮化矽和高k介電質)和導電材料(例如W)而實現。第二電極622可以通過使用一個或複數個薄膜沉積製程在開口620的側壁和底面沉積導電膜(如金屬膜)而形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。得到的第二電極622的導電膜可電連接到電容器閘極堆疊層614和618中的導體層。鐵電層624可沿 第二電極622形成並與第二電極622接觸。鐵電層624可覆蓋形成於開口620中的第二電極622(例如在開口620的側壁上和底面上)。鐵電層624可包括通過一個或複數個薄膜沉積製程形成的鐵電二元複合氧化物膜，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。
如第6E圖所示，第二電極622和鐵電層624並不形成在上電容器閘極堆疊層618的頂面上。通過對犧牲/保護層進行圖案化，並對犧牲/保護層、導電膜和鐵電二元複合氧化物膜進行蝕刻，可去除形成在上電容器閘極堆疊層618的頂面上的任何導電膜和鐵電二元複合氧化物膜。如第6E圖所示，第二電極622和鐵電層624不形成在開口620的底面上。導電膜和鐵電二元複合氧化物膜的形成在開口620的底面上的部分可以通過底部穿孔製程而被去除，該底部穿孔製程包括濕式蝕刻和/或乾式蝕刻。
如第6E圖所示，第一電極626可以被形成為填充開口620中的剩餘空間。結果，第一電極626的側壁可以與鐵電層624接觸，並且第一電極626的底部部分可以與通道結構606的頂部部分處的源極/汲極區域接觸。在一些實施例中，通過使用一個或複數個薄膜沉積製程，半導體薄膜(如矽膜)可以首先被沉積以填充開口620中的剩餘空間並覆蓋開口620內和開口620外(如場區域處)的鐵電層624，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或以上任意組合。該半導體膜然後被圖案化和蝕刻(例如通過濕式/乾式蝕刻和/或CMP)，以去除開口620外部(也就是在場區處)的那部分，以便形成第6E圖所示的第一電極626。
如第6F圖所示，隔離層612和犧牲層616(例如氮化矽)可以經由縫隙(未示出)而被去除，以使用對隔離層612和犧牲層616(例如氮化矽)的濕式蝕刻形成橫向凹陷628，所述濕式蝕刻對電容器閘極堆疊層614和618中的介電層(例如氧化矽)為選擇性的。橫向凹陷628可將第二電極622分隔成分別用 於兩個電容器的兩個相互電絕緣的下電極622-2和上電極622-1。在一些實施例中，通過使用一個或複數個薄膜沉積製程，介電材料(如氧化矽)填充如第6H圖所示的橫向凹陷628，所述薄膜沉積製程比如為CVD、PVD、ALD、電化學沉積或以上任意組合。在一些實施例中，橫向凹陷628可進一步分隔鐵電層624，使得鐵電層624可以被分隔為下部和上部。也就是說，鐵電層624可以變為不連續的。
如第6G圖所示，在一些實施例中，第一電極626是複合電極，該電極包括導體層626-2(例如，金屬膜)，在形成填充開口620中的剩餘空間的半導體膜626-1以前，導體層626-2會被形成在開口620內以接觸鐵電層624。
如第6H圖所示，局部互連(例如閘極線接觸部630和字元線接觸部632)可以形成為穿過一個或複數個ILD層並與臺階區域內相應的閘極線和字元線接觸。在一些實施例中，通孔開口首先被圖案化並通過濕式蝕刻和/或乾式蝕刻被蝕刻。在一些實施例中，通過使用一個或複數個薄膜沉積製程，通孔開口可被填充導電材料以形成閘極線接觸部630和字元線接觸部632，所述薄膜沉積製程包括但不限於PVD、CVD、ALD、電化學沉積或以上任意組合。
如上面參照第2圖和第3圖所述，三維鐵電記憶體元件可以包括MLC(例如“nT-mC”單元)的陣列，其中每個MLC都能夠在複數個電容器中儲存複數個數據位元。與平面尺寸受電容器控制的平面鐵電記憶體元件不同，在此處公開的三維鐵電記憶體元件中，垂直堆疊的電容器不會增加鐵電儲存單元的尺寸，因為平面圖中的總電容器面積不取決於電容器的數目。如下面詳細描述的那樣，根據本公開的各個實施例還提供了具有複數個電容器的鐵電儲存單元(例如MLC)的各種操作方法、如寫入操作和讀取操作，這些操作允許在此公開的三維鐵電記憶體元件用於大容量應用。能夠理解，在此公開的操作方法可以由包括MLC陣列的任何鐵電記憶體元件、比如在此參照第2圖 和3公開的三維鐵電記憶體元件來實現。換言之，三維鐵電記憶體元件200和300可以執行在此公開的任何寫入操作或讀取操作。
第9圖繪示了根據本公開的一些實施例的具有複數個鐵電儲存單元902的示例性鐵電記憶體元件900的電路圖，其中每個鐵電儲存單元902都具有複數個電容器904。如第9圖所示，諸如三維鐵電記憶體元件200和300之類的鐵電記憶體元件900包括設置成行和列的鐵電儲存單元902的陣列。每個鐵電儲存單元902可以是包括諸如第一電容器C00和第二電容器C01之類的複數個電容器的MLC，這如第9圖所示。“C00”表示：鐵電儲存單元902的第一電容器電連接到第一位元線BL[0]和第一板線PL0，而“C01”表示：鐵電儲存單元902的第二電容器電連接到第一位元線BL[0]和第二板線PL1。同樣，“C10”表示：電容器電連接到第二位元線BL[1]和第一板線PL0，而“C11”表示：電容器電連接到第二位元線BL[1]和第二板線PL1。每個鐵電儲存單元902都還可以分別包括電晶體906，所述電晶體906電連接到第一和第二電容器904中的每個。為描述簡單起見，可執行在此公開的各種操作的鐵電儲存單元902被概括為包括一個電晶體和N個電容器的“1T-nC”MLC。根據一些實施例，N個電容器(例如，第一和第二電容器904)在三維鐵電記憶體元件200和300中垂直地堆疊。在一個示例中，鐵電儲存單元902可以是鐵電儲存單元202，電晶體906可以是電晶體220，並且第一和第二電容器904可以是電容器204-1和204-2，這如第2圖所示。在另一示例中，鐵電儲存單元902可以是鐵電儲存單元304或306，電晶體906可以是電晶體314，並且第一和第二電容器904可以是電容器316-1和316-2，如同第3圖所示。
如第9圖所示，每個字元線WL[0]或WL[1]電連接到陣列的同一行中的每個鐵電儲存單元902中的電晶體906的閘極，並且每個位元線BL[0]或BL[1]電連接到陣列的同一列中的每個鐵電儲存單元902中的電晶體906的源極/汲 極。N根板線可以平行地設置，並且分別電連接到陣列的同一行中的每個鐵電儲存單元902中的N個電容器904的第一節點。例如，如第9圖所示，第一板線PL0電連接到第一電容器C00的第一節點，並且第二板線PL1電連接到第二電容器C01的第一節點。在每個鐵電儲存單元902中，電晶體906的汲極/源極電連接到N個電容器904中的每一個的第二節點，例如第一和第二電容器C00和C01的第二節點。
在一些實施例中，鐵電記憶體元件900還包括週邊元件908，所述週邊元件908通過位元線、字元線和板線電連接到鐵電儲存單元902。週邊元件908可以是三維鐵電記憶體元件200中的週邊元件，所述週邊元件通過裡面形成有位元線、字元線和板線的週邊互連層207電連接到鐵電儲存單元202。在一些實施例中，週邊元件908設置在鐵電儲存單元902之下。週邊元件908可以包括用於促進鐵電儲存單元902的操作的任何合適的數位、類比和/或混合訊號電路。例如，週邊元件908可以包括下列各項中的一個或複數個：數據緩衝器(例如位元線頁緩衝器)、解碼器(例如行解碼器或列解碼器)、靈敏放大器(sense amplifier)、驅動器(例如字元線驅動器)、電荷幫浦、電流或電壓參考、或者電路的任何主動或被動部件(例如電晶體、二極體、電阻器或電容器)。
在一些實施例中，週邊元件908包括字元線驅動電路、板線驅動電路和位元線驅動電路。字元線驅動電路可以被配置為生成複數個字元線訊號並且將所述複數個字元線訊號分別施加到每個字元線，以便選擇電連接到施加該字元線訊號的同一字元線(例如WL[0]和WL[1])的鐵電儲存單元902。在一些實施例中，字元線訊號是電壓訊號，所述電壓訊號在0V與大於鐵電儲存單元902的供電電壓Vdd的偏壓之間脈衝波動。例如，字元線訊號可以是Vdd加上電晶體906的閾值電壓Vth，以便導通電晶體906。
板線驅動電路可以被配置為生成N根板線訊號，並且根據板線時序 (即板線編碼)將每個板線訊號施加到N根板線(例如第9圖中的PL0和PL1)中的相應板線。在一些實施例中，每個板線訊號是在0V與偏壓之間脈衝波動的電壓訊號。根據一些實施例，板線訊號是0V或偏壓的二進位訊號。在一個示例中，偏壓是Vdd。在另一示例中，偏壓大於Vdd，比如約為Vdd的4/3。每個板線訊號可以通過相應板線施加在相應電容器904的範圍內，以便使相應鐵電儲存單元902極化。板線時序可以由各個因素來確定，所述因素包括：操作的類型(例如讀或寫)、鐵電儲存單元902的設置(例如所有位元線是否因被選擇的字元線而一次被存取)、可寫入到電容器904中的數據的有效狀態等等，它們將在下面予以詳細描述。
如第9圖中所示，根據一些實施例，字元線和板線處於平行架構，其中頁操作是僅有的工作配置，以防止在操作中產生單元干擾的。一個頁的位於同一字元線上的所有鐵電儲存單元902可以在讀取或寫入操作中被同時存取(accessed)。根據一些實施例，板線與單獨的字元線相關聯，並且一個板線不會被複數個字元線共用。
位元線驅動電路可以被配置為生成位元線訊號並且根據位元線時序(即位元線編碼)將位元線訊號施加到相應位元線(例如第9圖中的BL[0])，以便在寫入操作期間將數據的有效狀態寫入到相應鐵電儲存單元902中的電容器904中。在一些實施例中，每個位元線訊號是在0V與Vdd之間脈衝波動的電壓訊號。根據一些實施例，位元線訊號是0V或Vdd的二進位訊號。在讀取操作期間，位元線訊號可以通過相應位元線(例如第9圖中的BL[0])被位元線驅動電路讀取，並且與一個或複數個參考電壓相比較，以確定儲存在電容器904中的數據有效狀態。位元線時序可以由各個因素來確定，所述因素包括：操作的類型(例如讀或寫)、鐵電儲存單元902的設置(例如所有位元線是否因被選擇的字元線而一次被訪問)、要從電容器904中讀取或要寫入到電容器904中的 數據有效狀態等等，它們將在下面予以詳細描述。
第10圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行寫入的示例性時序圖。第11A圖是根據本公開一些實施例的描繪了示例性數據狀態以及相應板線時序和位元線時序的圖表。第12A圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行寫入的示例性方法1200的流程圖。第10圖、第11A圖和第12A圖中所描繪的鐵電儲存單元可以包括電晶體和N個電容器，其中N是大於1的正整數(例如2、3、4、5、6等等)。根據一些實施例，電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線中的相應板線。第10圖、第11A圖和第12A圖中所描繪的鐵電儲存單元(其中N=2)的示例包括第9圖中所描繪的鐵電儲存單元902、第2圖中所描繪的鐵電儲存單元202、以及第3圖中所描繪的鐵電儲存單元304和306。第10圖、第11A圖和第12A圖將一起予以描述。能夠理解，方法1200中所示的操作不是窮盡的，而是其它操作也可以在所示操作之前、之後或之間執行。另外，所述操作中的一些可以同時執行或者以與第12A圖所示不同的循序執行。
參考第12圖，方法1200開始於操作1202，在該操作中，大於鐵電儲存單元的供電電壓(Vdd)的字元線訊號會被施加到字元線，以選擇鐵電儲存單元。在一些實施例中，字元線訊號是Vdd加上電晶體的閾值電壓。例如，字元線訊號可以由週邊元件908的字元線驅動電路通過第一字元線WL[0]施加到電晶體906的閘極以選擇鐵電儲存單元902進行寫操作。如第10圖中的時序圖所示，通過完整的寫入週期(T0、T1、T2和T3)，處於高準位(例如“1”)的字元線訊號WL可以被施加並保持以選擇電連接到相應字元線的鐵電儲存單元。根據一些實施例，字元線訊號WL的高準位大於Vdd。
方法1200進行到操作1204，這如第12A圖中所示，在該操作1204中， 在0V與Vdd之間脈衝波動的板線訊號根據板線時序被施加到N根板線中的每一根。例如，第一板線訊號可以由週邊元件908的板線驅動電路通過第一板線PL0施加到第一電容器C00的一個節點，並且第二板線訊號可以由週邊元件908的板線驅動電路通過第二板線PL1施加到第二電容器C01的一個節點。第一和第二板線訊號中的每個都可以根據板線時序來施加。在一些實施例中，在同一寫入週期中，第一和第二板線訊號被協調(例如同步)。每個板線訊號可以在0V與Vdd之間脈衝波動以顯示鐵電儲存單元上的電荷。
如第10圖中的時序圖所示，在字元線訊號WL被保持在高準位的寫入週期(T0、T1、T2和T3)中，在低準位(例如“0”)與高準位(例如“1”)之間脈衝波動的第一板線訊號PL0可以根據板線時序(例如，PL0在T0、T1、T2和T3中分別為1、0、0和1)被施加。在同一寫入週期中，在低準位(例如“0”)與高準位(例如“1”)之間脈衝波動的第二板線訊號PL1可以根據板線時序(例如，PL1在T0、T1、T2和T3中分別為0、0、1和1)被施加。換言之，每個寫入週期中的板線編碼PL[1：0]是01、00、10、11。根據一些實施例，板線訊號PL的高準位是Vdd。
方法1200進行到操作1206，這如第12A圖中所示，在該操作1206中，在0V與Vdd之間脈衝波動的位元線訊號根據位元線時序被施加到位元線以將數據的有效狀態寫入到N個電容器中。該數據包括可被寫入到N個電容器中的N+1個有效狀態。例如，位元線訊號可以由週邊元件908的位元線驅動電路通過第一位元線BL[0]施加到電晶體906的源極/汲極，以將數據的有效狀態(例如兩位元)寫入到所選擇的鐵電儲存單元902的第一和第二電容器C00和C01中。位元線訊號可以根據位元線時序來施加。在一些實施例中，在同一寫入週期中，位元線訊號以及第一和第二板線訊號被協調(例如同步)。
如第10圖中的時序圖所示，在字元線訊號WL被保持在高準位的寫 入週期(T0、T1、T2和T3)中，在低準位(例如“0”)與高準位(例如“1”)之間脈衝波動的位元線訊號BL可以根據位元線時序被施加。根據一些實施例，位元線訊號BL的高準位是Vdd。位元線時序結合板線編碼PL[1：0]可以確定要寫入到鐵電儲存單元的第一和第二電容器C00和C01中的數據的狀態。能夠理解，對於儲存在N個電容器中的多位準位元而言，數據的全部狀態的數目是2 N 。例如，儲存在兩個電容器中的2位元數據可以具有四個狀態(00、01、10和11)，並且儲存在三個電容器中的3位元數據可以具有八個狀態(000、001、010、011、100、101、110和111)。然而，由於鐵電儲存單元的寫操作的性質，不是數據的所有狀態都可以被寫入到N個電容器中。具體而言，在位元線訊號和板線訊號中的每個都在相同位準之間(例如在0V與Vdd之間)脈衝波動的情況下，如果位元線時序與板線時序(例如板線訊號中的任一的時序波形)相同，則所得到的狀態變為無效，因此不能被寫入到N個電容器中。
在一些實施例中，N位元數據包括可被寫入到N個電容器中的N+1個有效狀態。例如，2位元數據可以包括可寫入到2個電容器中的3個有效狀態，並且3位元數據可以包括可寫入到3個電容器中的4個有效狀態，並且4位元數據可以包括可寫入到4個電容器中的5個有效狀態。根據一些實施例，數據的N+1個有效狀態中的每個發生在位元線時序不同於板線時序時。另一方面，其餘狀態是無效狀態。在一些實施例中，N位元數據包括不能被寫入到N個電容器中的2 N -(N+1)個無效狀態。例如，2位元數據可以包括1個無效狀態，3位元數據可以包括4個無效狀態，並且4位元數據可以包括11個無效狀態。根據一些實施例，當位元線時序與板線時序相同時，數據中的2 N -(N+1)個無效狀態就會發生。
如第11A圖所示，對於給定的板線時序(例如第10圖中的板線編碼PL[1：0])而言，通過置換(permutation)寫入週期(T0、T1、T2和T3)中的位元 線時序，針對2個電容器C01和C00的2位元數據僅僅具有(包含)3個可寫入到電容器C01和C00中的狀態(00、01和11)。3個有效狀態發生在位元線時序不同於板線時序時，其中推定標準偏壓0V/Vdd會被各板線訊號和位元線訊號使用。相比之下，在位元線時序與板線時序(例如對於PL1而言為0011並且對於PL0而言為1001)相同的兩種情況下，所得到的數據狀態變為無效的(例如X1和0X)。能夠理解，儘管數據的有效狀態(以及無效狀態)的數目是由數據位元的數目N(也就是電容器的數目)確定的，然而特定有效狀態可能基於特定板線時序而變化。也就是說，數據的有效狀態可以基於板線時序來確定。例如，儘管第11A圖中的數據的3個有效狀態是00、01和11，但是它們可能在板線時序改變的情況下改變。在一些實施例中，由於板線時序對於鐵電記憶體元件的寫操作而言是給定值(例如預設板線編碼)，因此數據的有效狀態和特定有效狀態的數目也是已知的。
另外還能夠理解，可能存在一個以上可導致相同數據有效狀態的候選位元線時序。例如，如第11圖所示，有效狀態00可以由兩個候選位元線時序(0000和0001)來實現，並且有效狀態11可以由三個候選位元線時序(0111、1011和1111)來實現。結果，在一些實施例中，對於每個有效數據狀態而言，給定的位元線時序可以被確定(例如從複數個候選位元線時序進行選擇)以用於將數據的有效狀態寫入到N個電容器中。換言之，位元線時序是基於寫入到N個電容器中的數據的有效狀態來確定的。例如，位元線時序可以通過從與寫入到N個電容器中的數據有效狀態相對應的複數個候選位元線時序中進行選擇來確定。回過來參考第10圖，位元線訊號BL在寫入週期中的特定位元線時序是基於要在該寫入週期中被寫入到電容器C01和C00中的數據的有效狀態來確定的，並且在數據的有效狀態改變時例如在下一寫入週期中發生改變。如果相同的數據有效狀態在不同寫入週期中被寫入，則位元線訊號BL在這些 寫入週期中的每個中的位元線時序保持不變。
通過改變板線訊號的偏壓(例如大於Vdd)，可寫入到鐵電儲存單元的N個電容器中的多位準位元數據的有效狀態的數目可以增加。在位元線時序與板線時序相同的情況下，由於板線訊號的偏壓變得大於仍為Vdd的位元線訊號，因此所得到的數據狀態因為鐵電儲存單元的寫操作的性質而可以被寫入到N個電容器中(即變為有效狀態)。第12B圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行寫入的另一示例性方法1201的流程圖。第11B圖是根據本公開一些實施例的描繪了示例性數據狀態以及相應板線時序和位元線時序的另一圖表。第11B圖和第12B圖將一起予以描述。方法1201類似於方法1200，只是在1205，不是如同在第12A圖的1204施加在0V與Vdd之間脈衝波動的板線訊號，而是根據板線時序，將在0V與大於鐵電儲存單元的Vdd的偏壓之間脈衝波動的板線訊號施加到N根板線中的每根。在一些示例中，偏壓約為Vdd的4/3。
方法1201進行到操作1207，這如第12B圖中所示，在該操作1207中，在0V與Vdd之間脈衝波動的位元線訊號根據位元線時序被施加到位元線以將數據的有效狀態寫入到N個電容器中。該數據包括可被寫入到N個電容器中的2 N 個有效狀態。例如，位元線訊號可以由週邊元件908的位元線驅動電路通過第一位元線BL[0]施加到電晶體906的源極/汲極，以將數據的有效狀態(例如兩位元)寫入到所選擇的鐵電儲存單元902的第一和第二電容器C00和C01中。位元線訊號可以根據位元線時序來施加。在一些實施例中，在同一寫入週期中，位元線訊號以及第一和第二板線訊號被協調(例如同步)。在一些實施例中，由於板線訊號的與位元線訊號上的Vdd相比附加的偏壓，包括2 N 個有效狀態的N位元數據可以被寫入到N個電容器中。換言之，即使位元線時序與板線時序相同，數據的所有狀態也都變成有效狀態。例如，2位元數據可以包括可 寫入到2個電容器中的4個有效狀態，並且3位元數據可以包括可寫入到3個電容器中的8個有效狀態，並且4位元數據可以包括可寫入到4個電容器中的16個有效狀態。
如第11B圖所示，在寫入週期(T1、T2和T3)中提供了給定的板線時序(例如板線編碼PL[1：0]，其為00、10、0.66/1.33)。不同於第11A圖所示示例，T3中的偏壓對於PL1和PL0分別為2/3Vdd和4/3Vdd，而不是0和Vdd。通過置換寫入週期(T1、T2和T3)中的位元線時序，針對每個鐵電儲存單元中的兩個電容器(例如C01和C00或C11和C10)的2位元數據可以具有可寫入到兩個電容器中的所有22(4)個有效狀態(00、01、10和11)。位元線訊號BL[0]和BL[1]在0V與Vdd(例如0、1/3Vdd或Vdd)之間脈衝波動，這將不同於T3中的板線訊號PL0和PL1，因為在T3中板線訊號可以被偏置在4/3Vdd。第11B圖對應於同一行中的兩個相鄰鐵電儲存單元，所示鐵電儲存單元例如包括四個電容器C00、C01、C10和C11，這些電容器電連接到相同的兩個板線PL0和PL1，這如第9圖中所示。兩個相鄰鐵電儲存單元的寫操作可以不被干擾。總共24(16)個有效狀態可以被寫入到兩個相鄰鐵電儲存單元中的四個電容器C00、C01、C10和C11中。
第13圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行讀取的示例性時序圖。第14圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行讀取的示例性方法1400的流程圖。第13圖和14中所描繪的鐵電儲存單元可以包括電晶體和N個電容器，其中N是大於1的正整數。根據一些實施例，電晶體分別電連接到位元線和字元線，並且N個電容器中的每個電連接到N個平行板線中的相應板線。第13圖和第14圖中所描繪的鐵電儲存單元(其中N=2)的示例包括第9圖中所描繪的鐵電儲存單元902、第2圖中所描繪的鐵電儲存單元202、以及第3圖中所描繪的鐵電儲存單元304和 306。第13圖和第14圖將一起予以描述。能夠理解，方法1400中所示的操作不是窮盡的，而是其它操作也可以在所示操作之前、之後或之間執行。另外，所述操作中的一些可以同時執行或者以與第14圖所示不同的順序執行。
第13圖和第14圖公開的讀操作實現了步階感測(step-sensing)方案，該方案通過將複數個參考電壓同時用於感測而具有快速讀取速度，並且由於通過讀取操作之後的回寫操作增強所有數據狀態，而具有較少的長期干擾。參考第14圖，方法1400開始操作1402，在該操作1402中，大於Vdd的字元線訊號被施加到字元線，以選擇鐵電儲存單元。在一些實施例中，字元線訊號是Vdd加上電晶體的閾值電壓。例如，字元線訊號可以由週邊元件908的字元線驅動電路通過第一字元線WL[0]施加到電晶體906的閘極，以選擇鐵電儲存單元902進行讀取操作。如第13圖中的時序圖所示，通過完整的讀取週期(t0至t3)，處於高準位(例如“1”)的字元線訊號WL可以被施加並保持以選擇電連接到相應字元線的鐵電儲存單元。根據一些實施例，字元線訊號WL的高準位大於Vdd。
方法1400進行到操作1404，這如第14圖中所示，在該操作1404中，在0V與偏壓之間脈衝波動的板線訊號被依序地施加到N根板線中的每一根。在一個示例中，偏壓是Vdd。在另一示例中，偏壓大於Vdd、比如為Vdd的4/3。如第13圖中的時序圖所示，在讀取週期的第一部分(t0至t1)中，從低準位(例如“0”)到高準位(例如“1”)脈衝波動的第一板線訊號PL0可以被施加到第一板線，並且然後在讀取週期的第二部分(t1至t2)中，從低準位(例如“0”)到高準位(例如“1”)脈衝波動的第二板線訊號PL1可以被施加到第二板線。根據一些實施例，板線訊號PL的高準位大於或等於Vdd。在一些實施例中，每個板線訊號在讀取週期中依次從0V到Vdd或Vdd的4/3脈衝波動至N根板線中的相應板線。第一板線訊號PL0可以在讀取週期的第二部分(t1至t2)中保持在 高準位(例如“1”)。在一些實施例中，第一和第二板線訊號可以由週邊元件908的板線驅動電路分別通過第一和第二板線PL0和PL1來施加。
在處於偏壓(例如Vdd或4/3Vdd)的板線訊號被施加到N根板線中的每一根以後，位元線訊號可以基於儲存在N個電容器中的數據的有效狀態被板線訊號上拉到N+1個位準之一。在一些實施例中，N+1個位準中的可被位元線訊號達到的每個位準對應於數據的N+1個有效狀態中的相應有效狀態。例如，如第13圖所示，在t3當第二板線訊號PL1脈衝波動到高準位時，位元線訊號BL[0]可以被上拉到三個位準中的任一位準：該位準對應於3個有效狀態00、01和11中的相應有效狀態並且可以被寫入和儲存在第一和第二電容器C00和C01中。
方法1400進行到操作1406，這如第14圖中所示，在該操作1406中，在處於偏壓的板線訊號被施加到N根板線中的每根以後，位元線上的從N個電容器讀取的位元線訊號被同時與N個參考電壓比較，以從數據的複數個有效狀態中確定儲存在N個電容器中的數據的有效狀態。在偏壓為Vdd的一個示例中，數據包括N+1個有效狀態。在偏壓大於Vdd、比如為Vdd的4/3的另一示例中，數據包括2 N 個有效狀態。如第13圖中的時序圖所示，在讀取週期的第三部分(t2至t3、即感測時間段)，位元線訊號BL[0]被同時從第一和第二電容器C00和C01讀取，並且其位準被同時與兩個參考電壓比較，以從數據的3個有效狀態(例如00、10和11)中確定儲存在第一和第二電容器C00和C01中的數據的有效狀態。根據一些實施例，兩個參考電壓中的第一個參考電壓處於位元線訊號的低準位和中位準之間，並且兩個參考電壓中的第二個參考電壓處於位元線訊號中的位準和高準位之間，以便通過比較將有效狀態同3個可能的有效狀態相區分。第一和第二板線訊號PL0和PL1可以在感測時間段期間返回到低準位(例如“0”)。在一些實施例中，位元線訊號由週邊元件908通過位元線BL (0)來讀取，兩個參考電壓由週邊元件908來生成，並且位元線訊號通過使用週邊元件908中的兩個靈敏放大器(sense amplifier)來同時與兩個參考電壓比較。
如上所述，步階感測方法可以用於將從N個電容器讀取的位元線訊號同時與N個參考電壓相比較，以區分數據的N+1個有效狀態，以便確定儲存在N個電容器中的數據的有效狀態中的的一個有效狀態。可以基於在感測時間段開始時位元線訊號可由脈衝波動到偏置訊號(例如Vdd)的N根板線訊號依次上拉到的N+1個位準來預設。N個參考電壓
在一些實施例中，字元線訊號和板線訊號在讀取位元線訊號的同一讀取週期中被施加。在一些實施例中，在數據的有效狀態被確定以後，數據的有效狀態被寫回到N個電容器。為了將數據的有效狀態寫回到N個電容器，在0V與偏壓之間脈衝波動的另一板線訊號可以根據板線時序被施加到N根板線中的每一根，並且在0V與Vdd之間脈衝波動的另一位元線訊號可以根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。例如，如第13圖所示，在讀取週期以後(例如在t3以後)，在回寫時間段中，數據的有效狀態被同時寫回到第一和第二電容器C00和C01，以增強數據有效狀態在第一和第二電容器C00和C01中的儲存。回寫操作可以與上面描述的寫操作相同，因此其細節不再予以贅述。
第15圖繪示了根據本公開一些實施例的對具有複數個電容器的鐵電儲存單元進行讀取的另一示例性時序圖。第16圖是根據本公開一些實施例的對具有N個電容器的鐵電儲存單元進行讀取的示例性方法1600的流程圖。第15圖和16中所描繪的鐵電儲存單元可以包括電晶體和N個電容器，其中N是大於1的正整數。根據一些實施例，電晶體分別電連接到位元線和字元線，並且N個電容器中的每個都電連接到N根平行板線中的相應板線。第15圖和第16圖中所描繪的鐵電儲存單元(其中N=2)的示例包括第9圖中所描繪的鐵電儲存單元 902、第2圖中所描繪的鐵電儲存單元202、以及第3圖中所描繪的鐵電儲存單元304和306。第15圖和第16圖將一起予以描述。能夠理解，方法1600中所示的操作不是窮盡的，而是其它操作也可以在所示操作之前、之後或之間執行。另外，所述操作中的一些可以同時執行或者以與第16圖所示不同的循序執行。
第15圖和第16圖中所描述的讀操作實現了脈衝感測方案，該方案通過使用脈衝板線訊號而避免有害的耦合效應。參考第16圖，方法1600開始操作1602，在該操作1602中，大於Vdd的字元線訊號被施加到字元線以選擇鐵電儲存單元。在一些實施例中，字元線訊號是Vdd加上電晶體的閾值電壓。例如，字元線訊號可以由週邊元件908的字元線驅動電路通過第一字元線WL[0]施加到電晶體906的閘極以選擇鐵電儲存單元902進行讀操作。如第15圖中的時序圖所示，通過完整的讀取週期(t0至t6)，處於高準位(例如“1”)的字元線訊號WL可以被施加並保持以選擇電連接到相應字元線的鐵電儲存單元。根據一些實施例，字元線訊號WL的高準位可以大於Vdd。
方法1600進行到操作1604，如第16圖中所示，在該操作1604中，在0V與偏壓之間脈衝波動的板線訊號被依序地施加到N根板線中的每根。在一個示例中，偏壓是Vdd。在另一示例中，偏壓大於Vdd，比如為Vdd的4/3。方法1600進行到操作1606，如第16圖中所示，在操作1606中，在處於偏壓的板線訊號中的每個被施加到N根板線中的相應板線以後，從N個電容器中的相應電容器所讀取的位元線上的相應位元線訊號會與參考電壓比較，以從數據的複數個有效狀態中確定儲存在N個電容器中的數據的有效狀態。在偏壓為Vdd的一個示例中，數據包括N+1個有效狀態。在偏壓大於Vdd，比如為Vdd的4/3的另一示例中，數據包括2 N 個有效狀態。
如第15圖中的時序圖所示，在讀取週期的第一部分(t0至t1)中，從低準位(例如“0”)到高準位(例如“1”)脈衝波動的第一板線訊號PL0 可以被施加到第一板線，並且處於低準位(例如“0”)的第二板線訊號PL1可以被施加到第二板線。在處於高準位(例如“1”)的第一板線訊號PL0被施加到第一板線以後，在讀取週期的第二部分(t1至t2，即第一感測時間段)中，從第一電容器C00讀取的第一位元線訊號BL[0]可以與第一參考電壓比較，以確定儲存在第一電容器C00中的數據的有效狀態的第一位。在第一感測時間段中，第一板線訊號PL0可以被保持在高準位(例如“1”)並且第二板線訊號PL1可以被保持在低準位(例如“0”)。在t1，第一參考電壓可以處於第一位元線訊號的低準位和高準位之間。
相同的操作可以重複以用於讀取儲存在第二電容器C1中的數據的有效狀態的第二位元。例如，在第一感測時間段以後並且在讀取週期的第四部分(t3至t4)中，從低準位(例如“0”)到高準位(例如“1”)脈衝波動的第二板線訊號PL1可以被施加到第二板線，並且處於低準位(例如“0”)的第一板線訊號PL0可以被施加到第一板線。在處於高準位(例如“1”)的第二板線訊號PL1被施加到第二板線以後，在讀取週期的第五部分(t4至t5、即第二感測時間段)中，從第二電容器C1讀取的第二位元線訊號BL[0]可以與第二參考電壓比較，以確定儲存在第二電容器C01中的數據的有效狀態的第二位元。在第二感測時間段中，第二板線訊號PL1可以被保持在高準位(例如“1”)並且第一板線訊號PL0可以被保持在低準位(例如“0”)。在t4，第二參考電壓可以處於第二位元線訊號的低準位和高準位之間。在一些實施例中，第一和第二板線訊號可以由週邊元件908的板線驅動電路分別通過第一和第二板線PL0和PL1來施加。在一些實施例中，位元線訊號由週邊元件908通過第一位元線BL(0)來讀取，第一和第二參考電壓由週邊元件908來生成，並且位元線訊號中的每個通過使用週邊元件908中的一個靈敏放大器(sense amplifier)來依次與參考電壓中的相應參考電壓比較。在一些實施例中，第一參考電壓 與第二參考電壓相同。
如上所述，脈衝感測方法可以用於將從N個電容器中的相應電容器讀取的每個位元線訊號順序地與N個參考電壓中的相應參考電壓相比較，以區分數據的N+1個有效狀態，以便確定儲存在N個電容器中的數據的有效狀態中的一個有效狀態。N個參考電壓中的每個可以基於在相應感測時間段開始時相應位元線訊號可由脈衝波動到偏置訊號(例如Vdd)的N根板線訊號依次上拉到的高準位和低準位來預設。在一些實施例中，N個參考電壓相同。
在一些實施例中，在數據的有效狀態被確定以後，數據的有效狀態會被寫回到N個電容器。為了將數據的有效狀態寫回到N個電容器，在0V與偏壓之間脈衝波動的另一板線訊號可以根據板線時序被施加到N根板線中的每一個，並且在0V與Vdd之間脈衝波動的另一位元線訊號可以根據位元線時序被施加到位元線，以將數據的有效狀態寫入到N個電容器中。例如，如第15圖所示，在讀取週期以後(例如在t6以後)，在回寫時間段中，數據的有效狀態被同時寫回到第一和第二電容器C00和C01，以增強數據有效狀態在第一和第二電容器C00和C01中的儲存。回寫操作可以與上面詳細描述的寫入操作基本上類似，因此其細節不再予以贅述。
前文對各種具體實施例的詳細描述旨在充分公開本揭露的概要性質，以使他人可以通過應用領域內的基本常識，在不進行過度實驗且不背離本揭露的基本概念的情況下，容易地修改/調整這些具體實施例以適應多種應用。因此，上述調整和修改基於本揭露的教導和指導，旨在使這些修改和調整保持在本揭露所描述的實施例的均等物的含義以及範圍之內。能夠理解，此處所用的詞彙或術語均以描述為目的，從而使得具有通常知識者在本揭露的啟示和指導下可以理解這些詞彙和術語，而不應該被用來限定本揭露的內容。
本揭露通過藉由功能模組來解釋特定功能和特定關係，來實現對本揭露中的實施案例的描述。為方便敘述，上述功能模組的界定是任意的。只要能實現所需的特定功能和特定關係，其它替代的界定也可被採用。
發明內容和摘要部分可能闡述了本揭露的一個或複數個實施方式，但並不包括發明人構思的所有示例性實施例，因此，不旨在以任何方式限定本揭露和權利要求書的範圍。
本揭露的範圍不受限於上述任一實施例，而應該依據申請專利範圍及其均等物來定義。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1200:方法
1202、1204、1206:操作

Claims (30)

  1. 一種用於寫入鐵電儲存單元的方法，該鐵電儲存單元包括一電晶體和N個電容器，其中N是大於1的正整數，其中該電晶體電連接到一位元線和一字元線，並且N個該些電容器中的每一個會電連接到N根平行板線中的相應板線，該方法包括：根據一板線時序，將在0V與該鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的一板線訊號施加到N根該些板線中的每一根；以及根據一位元線時序，將在0V與Vdd之間脈衝波動的一位元線訊號施加到該位元線，以將數據的有效狀態寫入到N個該些電容器中，其中該數據包括能夠被寫入到N個該些電容器中的N+1個有效狀態；該數據的有效狀態是基於該板線時序而被確定；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
  2. 如請求項1所述的用於寫入鐵電儲存單元的方法，其中該位元線時序不同於板線時序。
  3. 如請求項1所述的用於寫入鐵電儲存單元的方法，其中該數據包括不能被寫入到N個該些電容器中的2 N -(N+1)個無效狀態。
  4. 如請求項3所述的用於寫入鐵電儲存單元的方法，其中無效狀態中的每一個係對應於該位元線時序與該板線時序相同的情況。
  5. 如請求項1所述的用於寫入鐵電儲存單元的方法，還包括：將 大於該Vdd的一字元線訊號施加到該字元線，以選擇該鐵電儲存單元。
  6. 如請求項5所述的用於寫入鐵電儲存單元的方法，其中該位元線訊號、該字元線訊號以及該板線訊號在同一寫入週期中被施加。
  7. 如請求項1所述的用於寫入鐵電儲存單元的方法，其中該位元線時序是通過從與寫入到N個該些電容器中的數據有效狀態相對應的複數個候選位元線時序中進行選擇來確定的。
  8. 如請求項1所述的用於寫入鐵電儲存單元的方法，其中，N個該些電容器垂直地堆疊，其中各該電容器包括一第一電極、一第二電極以及在橫向上設置在該第一電極與該第二電極之間的一鐵電層；以及該電晶體電連接到N個該些電容器並且包括一通道結構、一閘極導體以及在橫向上設置在該通道結構與該閘極導體之間的一閘極介電層。
  9. 如請求項1所述的用於寫入鐵電儲存單元的方法，其中該位元線訊號和該些板線訊號係由電連接到該鐵電儲存單元的一週邊元件通過該位元線和該些板線來施加。
  10. 如請求項9所述的用於寫入鐵電儲存單元的方法，其中該週邊元件設置在該鐵電儲存單元之下。
  11. 一種用於寫入鐵電儲存單元的方法，該鐵電儲存單元包括一電晶體和N個電容器，其中N是大於1的正整數，其中該電晶體電連接到一位元 線和一字元線，並且N個該些電容器中的每一個係電連接到N根平行板線中的相應板線，該方法包括：根據一板線時序，將在0V與大於該鐵電儲存單元的供電電壓(Vdd)的一偏壓之間脈衝波動的一板線訊號施加到N根該些板線中的每一根；以及根據一位元線時序，將在0V與該Vdd之間脈衝波動的一位元線訊號施加到該位元線，以將數據的一有效狀態寫入到N個該些電容器中，其中該數據包括能夠被寫入到N個該些電容器中的2 N 個有效狀態；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
  12. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中該偏壓約為該Vdd的4/3。
  13. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中當該數據的該有效狀態被寫入到N個該些電容器時，該位元線訊號會不同於各該板線訊號。
  14. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中還包括將大於Vdd的一字元線訊號施加到該字元線，以選擇該鐵電儲存單元。
  15. 如請求項14所述的用於寫入鐵電儲存單元的方法，其中該位元線訊號、該字元線訊號以及該些板線訊號在同一寫入週期中被施加。
  16. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中該位 元線時序是藉由從複數個候選位元線時序中進行選擇而被確定，且該些候選位元線時序係對應被寫入到N個該些電容器中的該數據的該有效狀態。
  17. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中，N個該些電容器係垂直地堆疊，其中各該電容器包括一第一電極、一第二電極以及在橫向上設置在該第一電極與該第二電極之間的一鐵電層；以及該電晶體係電連接到N個該些電容器，並且包括一通道結構、一閘極導體以及在橫向上設置在該通道結構與該閘極導體之間的一閘極介電層。
  18. 如請求項11所述的用於寫入鐵電儲存單元的方法，其中該位元線訊號和該些板線訊號由電連接到該鐵電儲存單元的一週邊元件通過該位元線和該些板線來施加。
  19. 如請求項18所述的用於寫入鐵電儲存單元的方法，其中該週邊元件設置在該鐵電儲存單元之下。
  20. 一種用於對鐵電儲存單元進行讀取的方法，該鐵電儲存單元包括一電晶體和N個電容器，其中N是大於1的正整數，其中該電晶體分別電連接到一位元線和一字元線，並且N個該些電容器中的每一個係電連接到N根平行板線中的相應板線，該方法包括：將在0V與偏壓之間脈衝波動的一板線訊號依序地施加到N根該些板線中的每一根；以及在處於該偏壓的該板線訊號被施加到N根該些板線中的每一根以後，將該位元線上的從N個該些電容器讀取的該位元線訊號同時與N個參考電壓比較， 以從數據的複數個有效狀態中確定儲存在N個該些電容器中的該數據的一有效狀態。
  21. 如請求項20所述的用於寫入鐵電儲存單元的方法，還包括：在該數據的該有效狀態被確定以後，將該數據的該有效狀態寫回到N個該些電容器。
  22. 如請求項21所述的用於寫入鐵電儲存單元的方法，其中將該數據的該有效狀態寫回到N個該些電容器包括：根據一板線時序，將在0V與偏壓之間脈衝波動的另一板線訊號施加到N根該些板線中的每一根；以及根據一位元線時序，將在0V與該鐵電儲存單元的一供電電壓(Vdd)之間脈衝波動的另一位元線訊號施加到該位元線，以將該數據的該有效狀態寫入到N個該些電容器中。
  23. 如請求項22所述的用於寫入鐵電儲存單元的方法，其中，該偏壓是該Vdd；該數據包括能夠被寫入到N個該些電容器中的N+1個有效狀態；該數據的該N+1個有效狀態是基於該板線時序確定的；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
  24. 如請求項22所述的用於寫入鐵電儲存單元的方法，其中，該偏壓大於該Vdd； 該數據包括能夠被寫入到N個該些電容器中的2 N 個有效狀態；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
  25. 如請求項21所述的用於寫入鐵電儲存單元的方法，還包括：將大於該Vdd的該字元線訊號施加到該字元線，以選擇該鐵電儲存單元，其中該字元線訊號和該板線訊號在讀取該位元線訊號的同一讀取週期中被施加。
  26. 一種用於對鐵電儲存單元進行讀取的方法，該鐵電儲存單元包括一電晶體和N個電容器，其中N是大於1的正整數，其中該電晶體電連接到一位元線和一字元線，並且N個該些電容器中的每一個電連接到N根平行板線中的相應板線，該方法包括：將在0V與偏壓之間脈衝波動的一板線訊號依序地施加到N根該些板線中的每一根；以及在處於偏壓的該些板線訊號中的每一個被施加到N根該些板線中的相應板線以後，將該位元線上的從N個該些電容器中的相應電容器讀取的相應位元線訊號與一參考電壓比較，以從數據的複數個有效狀態中確定儲存在N個該些電容器中的該數據的一有效狀態。
  27. 如請求項26所述的用於寫入鐵電儲存單元的方法，還包括：在該數據的該有效狀態被確定以後，將該數據的該有效狀態寫回到N個該些電容器。
  28. 如請求項27所述的用於寫入鐵電儲存單元的方法，其中將該 數據的該有效狀態寫回到N個該些電容器包括：根據一板線時序，將在0V與偏壓之間脈衝波動的另一板線訊號施加到N根該些板線中的每一根；以及根據一位元線時序，將在0V與鐵電儲存單元的供電電壓(Vdd)之間脈衝波動的另一位元線訊號施加到該位元線，以將該數據的該有效狀態寫入到N個該些電容器中。
  29. 如請求項28所述的用於寫入鐵電儲存單元的方法，其中，該偏壓是Vdd；該數據包括能夠被寫入到N個該些電容器中的N+1個有效狀態；該數據的N+1個有效狀態是基於該板線時序確定的；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
  30. 如請求項28所述的用於寫入鐵電儲存單元的方法，其中，該偏壓大於Vdd；該數據包括能夠被寫入到N個該些電容器中的2 N 個有效狀態；以及該位元線時序是基於寫入到N個該些電容器中的該數據的該有效狀態而被確定。
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