KR20210022127A - 3차원 강유전성 메모리 디바이스 - Google Patents

3차원 강유전성 메모리 디바이스 Download PDF

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KR20210022127A
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전우 루
우시 후
치엔 타오
펑 판
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우시 페타바이트 테크놀로지스 컴퍼니 리미티드
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Abstract

3차원(3D) 강유전성 메모리 디바이스 및 강유전성 메모리 디바이스를 형성하는 방법의 실시예가 개시된다. 일례에서, 3D 강유전성 메모리 디바이스는 기판 및 상기 기판 위에서 각각 수직으로 연장되는 복수의 강유전성 메모리 셀을 포함한다. 상기 강유전성 메모리 셀 각각은 커패시터 및 상기 커패시터에 전기적으로 연결된 트랜지스터를 포함한다. 상기 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 상기 트랜지스터는 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.

Description

3차원 강유전성 메모리 디바이스
본 출원은 2018년 8월 13일에 출원된 미국 특허 출원 번호 16/102,667 및 2019년 6월 24일에 출원된 미국 특허 출원 번호 16/450,973의 우선권의 이익을 주장하며, 이들 선출원 문헌은 전체 내용이 본 명세서에 병합된다.
본 개시의 실시예는 강유전성 메모리 디바이스 및 이를 제조하는 방법 및 이를 동작시키는 방법에 관한 것이다.
강유전성 RAM(FeRAM 또는 FRAM)과 같은 강유전성 메모리는 비 휘발성을 달성하기 위해 강유전성 재료 층을 사용한다. 강유전성 재료는 인가된 전기장과 겉보기 저장 전하 사이에 비선형 관계를 가져서 전기장으로 극성을 전환할 수 있다. 강유전성 메모리의 장점은 낮은 전력 소비, 빠른 기록 성능 및 뛰어난 최대 판독/기록 내구성을 포함한다.
3차원(3D) 강유전성 메모리 디바이스의 실시예 및 이를 제조하는 방법 및 강유전성 메모리 셀을 동작시키는 방법이 본 명세서에 개시된다.
일례에서, 3D 강유전성 메모리 디바이스는 기판 및 상기 기판 위에서 각각 수직으로 연장되는 복수의 강유전성 메모리 셀을 포함한다. 상기 강유전성 메모리 셀 각각은 커패시터 및 상기 커패시터에 전기적으로 연결된 트랜지스터를 포함한다. 상기 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 상기 트랜지스터는 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.
일부 실시예에서, 상기 트랜지스터는 상기 커패시터 위에 배치된다. 일부 실시예에서, 상기 채널 구조물은 상기 제1 전극 위에 있고 상기 제1 전극에 전기적으로 연결된다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 커패시터 게이트 스택을 더 포함하고, 상기 커패시터 게이트 스택을 통해 상기 커패시터가 수직으로 연장된다. 상기 커패시터 게이트 스택은, 측 방향으로 연장되고 상기 제2 전극과 접촉하는 전도체 층, 상기 전도체 층 아래에 배치된 제1 유전체 층, 및 상기 전도체 층 위에 배치된 제2 유전체 층을 포함한다. 일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 상기 커패시터 게이트 스택 아래에 배치된 정지 층을 더 포함한다. 상기 커패시터의 하위 부분은 상기 정지 층과 접촉한다.
일부 실시예에서, 상기 3D 강유전성 메모리는 복수의 비트 라인 및 복수의 비트 라인 접점을 더 포함한다. 상기 비트 라인 접점 각각은 상기 비트 라인들 중 하나의 비트 라인 및 상기 트랜지스터들 중 하나의 트랜지스터의 소스/드레인 영역과 접촉한다.
일부 실시예에서, 상기 강유전성 메모리 셀 각각은 평면도에서 실질적으로 원형 형상이다. 일부 실시예에서, 상기 채널 구조물, 상기 게이트 유전체 층 및 상기 게이트 전도체는 이 순서로 상기 강유전성 메모리 셀의 중심으로부터 방사상으로 배치된다.
일부 실시예에서, 상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er) 및 이테르븀(Yb) 중 적어도 하나와 산소를 포함한다. 일부 실시예에서, 상기 제1 전극은 실리콘(Si), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiNx), 티타늄 알루미늄 질화물(TiAlNx), 티타늄 탄소 질화물(TiCNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 탄탈륨 알루미늄 질화물(TaAlNx), 텅스텐 질화물(WNx), 텅스텐 규화물(WSix), 텅스텐 탄소 질화물(WCNx), 루테늄(Ru) 및 루테늄 산화물(RuOx)을 포함한다.
일부 실시예에서, 상기 제1 전극 또는 제2 전극은 투명 전도성 산화물(TCO)을 포함한다. TCOs는 도핑된 ZnO 기반 TCOs, 도핑된 TiO2 기반 TCOs, 도핑된 SnO2 기반 TCOs, 및 페로브스카이트 TCOs를 포함하지만 이들로 제한되지는 않는다.
일부 실시예에서, 상기 3D 강유전성 메모리는 상기 강유전성 메모리 셀 아래에 배치된 주변 디바이스를 더 포함한다.
일부 실시예에서, 상기 3D 강유전성 메모리는, 측 방향으로 연장되고 상기 제2 전극과 접촉하는 전도체 층을 추가로 포함하고, 상기 전도체 층은 상기 제2 전극과 상이한 수직 치수를 가지며, 상기 제2 전극은 상기 전도체 층과 상기 강유전성 층 사이에서 측 방향으로 배치된다.
다른 예에서, 3D 강유전성 메모리 디바이스는 기판 및 상기 기판 위에서 수직으로 연장되는 강유전성 메모리 셀을 포함한다. 상기 강유전성 메모리 셀은 수직으로 적층된 복수의 커패시터 및 상기 커패시터에 전기적으로 연결된 트랜지스터를 포함한다. 상기 커패시터 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 상기 트랜지스터는 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.
일부 실시예에서, 상기 강유전성 메모리 셀 각각에서 상기 제1 전극은 연속 전극의 일부이다. 상기 채널 구조물은 상기 연속 전극 위에 있고 상기 연속 전극에 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 커패시터 각각에서 상기 강유전성 층은 연속적인 강유전성 층의 일부이다. 일부 실시예에서, 상기 커패시터 각각에서 상기 제2 전극은 서로 전기적으로 절연된다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 복수의 커패시터 게이트 스택을 더 포함하고, 상기 복수의 커패시터 게이트 스택을 통해 상기 커패시터가 수직으로 연장된다. 상기 커패시터 게이트 스택 각각은, 측 방향으로 연장되고 상기 제2 전극들 중 하나의 제2 전극과 접촉하는 전도체 층, 상기 전도체 층 아래에 배치된 제1 유전체 층, 및 상기 전도체 층 위에 배치된 제2 유전체 층을 포함한다. 일부 실시예에서, 상기 3D 강유전성 메모리는 상기 커패시터 게이트 스택 아래에 배치된 정지 층을 더 포함한다. 상기 커패시터의 하위 부분은 상기 정지 층과 접촉한다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 복수의 비트 라인 및 복수의 비트 라인 접점을 더 포함한다. 상기 비트 라인 접점 각각은 상기 비트 라인들 중 하나의 비트 라인 및 상기 트랜지스터들 중 하나의 트랜지스터의 소스/드레인 영역과 접촉한다.
일부 실시예에서, 상기 강유전성 메모리 셀은 평면도에서 실질적으로 원형 형상이다. 일부 실시예에서, 상기 채널 구조물, 상기 게이트 유전체 층, 및 상기 게이트 전도체는 이 순서로 상기 강유전성 메모리 셀의 중심으로부터 방사상으로 배치된다. 상기 강유전성 층은 일부 실시예에 따라 적어도 2개의 상기 커패시터에 걸쳐 연속 층의 일부이다.
일부 실시예에서, 상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er) 및 이테르븀(Yb) 중 적어도 하나와 산소를 포함한다. 일부 실시예에서, 상기 제1 전극은 실리콘(Si), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiNx), 티타늄 알루미늄 질화물(TiAlNx), 티타늄 탄소 질화물(TiCNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 탄탈륨 알루미늄 질화물(TaAlNx), 텅스텐 질화물(WNx), 텅스텐 규화물(WSix), 텅스텐 탄소 질화물(WCNx), 루테늄(Ru) 및 루테늄 산화물(RuOx)을 포함한다.
일부 실시예에서, 상기 제1 전극 또는 제2 전극은 투명 전도성 산화물(TCO)을 포함한다. TCOs는 도핑된 ZnO 기반 TCOs, 도핑된 TiO2 기반 TCOs, 도핑된 SnO2 기반 TCOs, 및 페로브스카이트 TCOs를 포함하지만 이들로 제한되지 않는다.
일부 실시예에서, 2개 이상의 상기 제2 전극의 수직 치수는 동일하지 않다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 상기 강유전성 메모리 셀 아래에 배치된 주변 디바이스를 더 포함한다.
일부 실시예에서, 상기 3D 강유전성 메모리는, 측 방향으로 연장되고 상기 제2 전극들 중 하나의 제2 전극과 접촉하는 전도체 층을 더 포함하고, 상기 전도체 층은 상기 제2 전극과 상이한 수직 치수를 갖는다.
또 다른 예에서, 3D 강유전성 메모리 디바이스는 기판, 상기 기판 위에서 수직으로 연장되는 제1 강유전성 메모리 셀, 상기 제1 강유전성 메모리 셀 위에서 수직으로 연장되는 제2 강유전성 메모리 셀, 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 수직으로 배치되고 상기 제1 트랜지스터와 상기 제2 트랜지스터에 전기적으로 연결된 비트 라인을 포함한다. 상기 제1 강유전성 메모리 셀은 제1 강유전성 커패시터, 및 상기 제1 강유전성 커패시터 위에 배치되고 상기 제1 강유전성 커패시터에 전기적으로 연결된 제1 트랜지스터를 포함한다. 상기 제2 강유전성 메모리 셀은 제2 트랜지스터, 및 상기 제2 트랜지스터 위에 배치되고 상기 제2 트랜지스터에 전기적으로 연결된 제2 강유전성 커패시터를 포함한다.
일부 실시예에서, 상기 제1 및 제2 강유전성 커패시터 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 일부 실시예에서, 상기 제1 및 제2 트랜지스터 각각은 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.
일부 실시예에서, 상기 제1 강유전성 메모리 셀에서, 대응하는 채널 구조물은 대응하는 제1 전극 위에 있고 상기 대응하는 제1 전극에 전기적으로 연결되고, 상기 제2 강유전성 메모리 셀에서, 대응하는 채널 구조물은 대응하는 제1 전극 아래에 있고 상기 대응하는 제1 전극에 전기적으로 연결된다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 제1 커패시터 게이트 스택 및 제2 커패시터 게이트 스택을 더 포함하고, 상기 제1 커패시터 게이트 스택을 통해 상기 제1 강유전성 커패시터가 수직으로 연장되고, 상기 제2 커패시터 게이트 스택을 통해 상기 제2 강유전성 커패시터가 수직으로 연장된다. 상기 제2 커패시터는 상기 제1 커패시터 게이트 스택 위에 배치된다. 상기 제1 및 제2 커패시터 게이트 스택 각각은, 측 방향으로 연장되고 대응하는 제2 전극과 접촉하는 전도체 층, 상기 전도체 층 아래에 배치된 제1 유전체 층, 및 상기 전도체 층 위에 배치된 제2 유전체 층을 포함한다. 일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 상기 제1 커패시터 게이트 스택 아래에 배치된 정지 층을 더 포함한다. 상기 제1 강유전성 커패시터의 하위 부분은 상기 정지 층과 접촉한다.
일부 실시예에서, 상기 비트 라인 및 상기 제1 트랜지스터의 소스/드레인 영역과 접촉하는 제1 비트 라인 접점, 및 상기 비트 라인 및 상기 제2 트랜지스터의 소스/드레인 영역과 접촉하는 제2 비트 라인 접점.
일부 실시예에서, 상기 제1 및 제2 강유전성 메모리 셀 각각은 평면도에서 실질적으로 원형 형상이다. 일부 실시예에서, 상기 채널 구조물, 상기 게이트 유전체 층, 및 상기 게이트 전도체는 이 순서로 상기 강유전성 메모리 셀의 중심으로부터 방사상으로 배치된다.
일부 실시예에서, 상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy)), 에르븀(Er) 및 이테르븀(Yb) 중 적어도 하나와 산소를 포함한다. 일부 실시예에서, 상기 제1 전극은 실리콘(Si), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiNx), 티타늄 알루미늄 질화물(TiAlNx), 티타늄 탄소 질화물(TiCNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 탄탈륨 알루미늄 질화물(TaAlNx), 텅스텐 질화물(WNx), 텅스텐 규화물(WSix), 텅스텐 탄소 질화물(WCNx), 루테늄(Ru) 및 루테늄 산화물(RuOx)을 포함한다.
일부 실시예에서, 상기 제1 전극 또는 제2 전극은 투명 전도성 산화물(TCO)을 포함한다. TCOs는 도핑된 ZnO 기반 TCOs, 도핑된 TiO2 기반 TCOs, 도핑된 SnO2 기반 TCOs, 및 페로브스카이트 TCOs를 포함하지만 이들로 제한되지는 않는다.
일부 실시예에서, 상기 제1 및 제2 강유전성 메모리 셀 각각은 수직으로 적층된 복수의 강유전성 커패시터를 포함한다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 상기 제1 강유전성 메모리 셀 아래에 배치된 주변 디바이스를 더 포함한다.
일부 실시예에서, 상기 3D 강유전성 메모리 디바이스는 제2 강유전성 메모리 셀 위에서 수직으로 연장되는 제3 강유전성 메모리 셀, 상기 제3 강유전성 메모리 셀 위에서 수직으로 연장되는 제4 강유전성 메모리 셀, 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에서 수직으로 배치되고 상기 제3 트랜지스터와 상기 제4 트랜지스터에 전기적으로 연결된 다른 비트 라인을 더 포함한다. 상기 제3 강유전성 메모리 셀은 제3 강유전성 커패시터, 및 상기 제3 강유전성 커패시터 위에 배치되고 상기 제3 강유전성 커패시터에 전기적으로 연결된 제3 트랜지스터를 포함한다. 상기 제4 강유전성 메모리 셀은 제4 트랜지스터, 및 상기 제4 트랜지스터 위에 배치되고 상기 제4 트랜지스터에 전기적으로 연결된 제4 강유전성 커패시터를 포함한다.
일부 실시예에서, 상기 3D 강유전성 메모리는, 측 방향으로 연장되고 상기 제1 강유전성 커패시터의 제2 전극과 접촉하는 전도체 층을 더 포함하고, 상기 전도체 층은 상기 제1 강유전성 커패시터의 제2 전극과 상이한 수직 치수를 갖고, 상기 제2 전극은 상기 전도체 층과 상기 강유전성 층 사이에서 측 방향으로 배치된다.
또 다른 예에서, 3D 강유전성 메모리 디바이스를 형성하는 방법이 제공된다. 커패시터 게이트 스택이 기판 위에 형성된다. 상기 커패시터 게이트 스택은 측 방향으로 연장되는 전도체 층, 상기 전도체 층 아래에 배치된 제1 유전체 층, 및 상기 전도체 층 위에 배치된 제2 유전체 층을 포함할 수 있다. 상기 커패시터 게이트 스택을 통해 수직으로 연장되는 하나 이상의 커패시터가 형성된다. 각각의 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 측 방향으로 형성된 강유전성 층을 포함할 수 있다. 트랜지스터가 상기 커패시터 위에 형성되고 상기 커패시터에 전기적으로 연결된다. 상기 트랜지스터는 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에 측 방향으로 형성된 게이트 유전체 층을 포함할 수 있다. 비트 라인 접점 및 비트 라인이 상기 트랜지스터 위에 형성된다. 상기 비트 라인 접점은 상기 비트 라인 및 상기 트랜지스터의 소스/드레인 영역과 접촉할 수 있다.
또 다른 예에서, 3D 강유전성 메모리 디바이스를 형성하는 방법이 제공된다. 수직으로 연장되는 제1 강유전성 메모리 셀이 기판 위에 형성된다. 상기 제1 강유전성 메모리 셀은 제1 강유전성 커패시터, 및 상기 제1 강유전성 커패시터 위에 형성되고 상기 제1 강유전성 커패시터에 전기적으로 연결된 제1 트랜지스터를 포함할 수 있다. 비트 라인이 상기 제1 강유전성 메모리 셀 위에 형성되고 상기 강유전성 메모리 셀에 전기적으로 연결된다. 수직으로 연장되는 제2 강유전성 메모리 셀이 상기 비트 라인 위에 형성되고 상기 비트 라인에 전기적으로 연결된다. 상기 제2 강유전성 메모리 셀은 제2 트랜지스터, 및 상기 제2 트랜지스터 위에 형성되고 상기 제2 트랜지스터에 전기적으로 연결된 제2 강유전성 커패시터를 포함한다.
또 다른 예에서, 강유전성 메모리 셀을 기록하는 방법이 제공된다. 상기 강유전성 메모리 셀은 트랜지스터와 N개의 커패시터를 포함하고, N은 1보다 큰 양의 정수이다. 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화되는 플레이트 라인 신호는 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가된다. 0V와 상기 Vdd 사이에서 펄스화된 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가되어 상기 N개의 커패시터에 데이터의 유효 상태를 기록한다. 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성된다. 상기 데이터의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정된다. 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 비트 라인 시간 시퀀스는 상기 플레이트 라인 시간 시퀀스와 상이하다.
일부 실시예에서, 상기 데이터는 상기 N개의 커패시터에 기록될 수 없는 2N-(N+1)개의 비유효 상태로 구성된다.
일부 실시예에서, 상기 비유효 상태 각각은 상기 비트 라인 시간 시퀀스가 상기 플레이트 라인 시간 시퀀스와 동일한 경우에 대응한다.
일부 실시예에서, 상기 Vdd보다 더 큰 워드 라인 신호는 상기 워드 라인에 인가되어 상기 강유전성 메모리 셀을 선택한다.
일부 실시예에서, 상기 비트 라인 신호, 상기 워드 라인 신호 및 상기 플레이트 라인 신호는 동일한 기록 사이클에서 인가된다.
일부 실시예에서, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 대응하는 복수의 후보 비트 라인 시간 시퀀스 중에서 선택함으로써 결정된다.
일부 실시예에서, 상기 N개의 커패시터는 수직으로 적층되고, 각각의 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 상기 트랜지스터는 상기 N개의 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.
일부 실시예에서, 상기 비트 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 및 플레이트 라인을 통해 상기 강유전성 메모리 셀에 전기적으로 연결된 주변 디바이스에 의해 인가된다.
일부 실시예에서, 상기 주변 디바이스는 상기 강유전성 메모리 셀 아래에 배치된다.
또 다른 예에서, 강유전성 메모리 셀을 기록하는 방법이 제공된다. 상기 강유전성 메모리 셀은 트랜지스터와 N개의 커패시터를 포함하고, N은 1보다 큰 양의 정수이다. 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 상기 강유전성 메모리 셀의 공급 전압(Vdd)보다 더 큰 바이어스 전압과 0V 사이에서 펄스화된 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가된다. 0V와 상기 Vdd 사이에서 펄스화된 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가되어 상기 N개의 커패시터에 데이터의 유효 상태를 기록한다. 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성된다. 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd의 약 4/3이다.
일부 실시예에서, 상기 데이터의 유효 상태가 상기 N개의 커패시터에 기록될 때 상기 비트 라인 신호는 상기 플레이트 라인 신호 각각과 상이하다.
일부 실시예에서, 상기 Vdd보다 더 큰 워드 라인 신호는 상기 워드 라인에 인가되어 상기 강유전성 메모리 셀을 선택한다.
일부 실시예에서, 상기 비트 라인 신호, 상기 워드 라인 신호, 및 상기 플레이트 라인 신호는 동일한 기록 사이클에서 인가된다.
일부 실시예에서, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 대응하는 복수의 후보 비트 라인 시간 시퀀스 중에서 선택함으로써 결정된다.
일부 실시예에서, 상기 N개의 커패시터는 수직으로 적층되고, 각각의 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함한다. 상기 트랜지스터는 상기 N개의 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함한다.
일부 실시예에서, 상기 비트 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 및 플레이트 라인을 통해 상기 강유전성 메모리 셀에 전기적으로 연결된 주변 디바이스에 의해 인가된다.
일부 실시예에서, 상기 주변 디바이스는 상기 강유전성 메모리 셀 아래에 배치된다.
또 다른 예에서, 강유전성 메모리 셀을 판독하는 방법이 제공된다. 상기 강유전성 메모리 셀은 트랜지스터와 N개의 커패시터를 포함하고, N은 1보다 큰 양의 정수이다. 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호가 상기 N개의 플레이트 라인 각각에 순차적으로 인가된다. 상기 바이어스 전압의 플레이트 라인 신호가 상기 N개의 플레이트 라인 각각에 인가된 후, 상기 N개의 커패시터로부터 판독된 상기 비트 라인의 비트 라인 신호는 N개의 참조 전압과 동시에 비교되어 상기 데이터의 복수의 유효 상태로부터 상기 N개의 커패시터에 저장된 데이터의 유효 상태가 결정된다.
일부 실시예에서, 상기 데이터의 유효 상태가 결정된 후, 상기 데이터의 유효 상태가 상기 N개의 커패시터에 다시 기록된다. 일부 실시예에서, 상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하기 위해 0V와 상기 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가되고, 0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 다른 비트 라인 신호가 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가되어 상기 데이터의 유효 상태를 상기 N개의 커패시터에 기록한다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd이고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고, 상기 데이터의 N+1개의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd보다 더 크고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 Vdd보다 더 큰 워드 라인 신호가 상기 워드 라인에 인가되어 상기 강유전성 메모리 셀을 선택한다. 상기 워드 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 신호가 판독되는 것과 동일한 판독 사이클에서 인가된다.
또 다른 예에서, 강유전성 메모리 셀을 판독하는 방법이 제공된다. 상기 강유전성 메모리 셀은 트랜지스터와 N개의 커패시터를 포함하고, N은 1보다 큰 양의 정수이다. 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호가 상기 N개의 플레이트 라인 각각에 순차적으로 인가된다. 상기 바이어스 전압의 플레이트 라인 신호 각각이 상기 N개의 플레이트 라인 각각에 인가된 후, 상기 N개의 커패시터 각각으로부터 판독된 상기 비트 라인의 각각의 비트 라인 신호가 참조 전압과 비교되어 상기 데이터의 복수의 유효 상태로부터 상기 N개의 커패시터에 저장된 데이터의 유효 상태가 결정된다.
일부 실시예에서, 상기 데이터의 유효 상태가 결정된 후, 상기 데이터의 유효 상태가 상기 N개의 커패시터에 다시 기록된다. 일부 실시예에서, 상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하기 위해 0V와 상기 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가되고, 0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 다른 비트 라인 신호가 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가되어 상기 데이터의 유효 상태를 상기 N개의 커패시터에 기록한다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd이고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고, 상기 데이터의 N+1개의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd보다 더 크고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 Vdd보다 더 큰 워드 라인 신호는 상기 워드 라인에 인가되어 상기 강유전성 메모리 셀을 선택한다. 상기 워드 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 신호가 판독되는 것과 동일한 판독 사이클에서 인가된다.
또 다른 예에서, 강유전성 메모리 셀을 판독하는 방법이 제공된다. 상기 강유전성 메모리 셀은 트랜지스터와 N개의 커패시터를 포함하고, N은 1보다 큰 양의 정수이다. 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호가 상기 N개의 플레이트 라인 각각에 순차적으로 인가된다. 상기 바이어스 전압의 플레이트 라인 신호 각각이 상기 N개의 플레이트 라인 각각에 인가된 후, 상기 N개의 커패시터 각각으로부터 판독된 비트 라인의 각각의 비트 라인 신호가 참조 전압과 비교되어 상기 데이터의 복수의 유효 상태로부터 상기 N개의 커패시터에 저장된 데이터의 유효 상태가 결정된다.
일부 실시예에서, 상기 데이터의 유효 상태가 결정된 후, 상기 데이터의 유효 상태가 상기 N개의 커패시터에 다시 기록된다. 일부 실시예에서, 상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하기 위해, 0V와 상기 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가되고, 0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 다른 비트 라인 신호가 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가되어 상기 데이터의 유효 상태를 상기 N개의 커패시터에 기록한다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd이고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고, 상기 데이터의 N+1개의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
일부 실시예에서, 상기 바이어스 전압은 상기 Vdd보다 더 크고, 상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고, 상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정된다.
본 명세서에 병합되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 나아가 본 상세한 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 분야에 통상의 지식을 가진 자가 본 개시를 실시하고 사용할 수 있도록 하는 역할을 한다.
도 1a는 본 개시의 일부 실시예에 따른 예시적인 3D 강유전성 메모리 디바이스의 평면도를 도시한다.
도 1b는 본 개시의 일부 실시예에 따라 도 1a의 예시적인 3D 강유전성 메모리 디바이스의 단면을 도시한다.
도 1c는 본 개시의 일부 실시예에 따라 도 1a의 예시적인 3D 강유전성 메모리 디바이스의 다른 단면을 도시한다.
도 1d는 본 개시의 일부 실시예에 따라 도 1a의 다른 예시적인 3D 강유전성 메모리 디바이스의 단면을 도시한다.
도 1e는 본 개시의 일부 실시예에 따라 도 1a의 또 다른 예시적인 3D 강유전성 메모리 디바이스의 단면을 도시한다.
도 2는 본 개시의 일부 실시예에 따른 다른 예시적인 3D 강유전성 메모리 디바이스의 단면을 도시한다.
도 3은 본 개시의 일부 실시예에 따른 또 다른 예시적인 3D 강유전성 메모리 디바이스의 단면을 도시한다.
도 4a는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4b는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4c는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4d는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4e는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4f는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 5a는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 제조 공정을 도시한다.
도 5b는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 제조 공정을 도시한다.
도 5c는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 제조 공정을 도시한다.
도 6a는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6b는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6c는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6d는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6e는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6f는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6g는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 6h는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다.
도 7은 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 8은 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 방법의 흐름도이다.
도 9는 본 개시의 일부 실시예에 따라 다수의 커패시터를 각각 갖는 다수의 강유전성 메모리 셀을 갖는 예시적인 강유전성 메모리 디바이스의 회로도를 도시한다.
도 10은 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 기록하는 예시적인 타이밍도를 도시한다.
도 11a는 본 개시의 일부 실시예에 따라 데이터의 예시적인 상태 및 대응하는 플레이트 라인 시간 시퀀스 및 비트 라인 시간 시퀀스를 도시하는 차트이다.
도 11b는 본 개시의 일부 실시예에 따라 데이터의 예시적인 상태 및 대응하는 플레이트 라인 시간 시퀀스 및 비트 라인 시간 시퀀스를 도시하는 다른 차트이다.
도 12a는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 기록하기 위한 예시적인 방법의 흐름도이다.
도 12b는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 기록하기 위한 다른 예시적인 방법의 흐름도이다.
도 13은 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 판독하는 예시적인 타이밍도를 도시한다.
도 14는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 판독하기 위한 예시적인 방법의 흐름도이다.
도 15는 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 판독하는 다른 예시적인 타이밍도를 도시한다.
도 16은 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 판독하기 위한 다른 예시적인 방법의 흐름도이다.
특정 구성 및 배열이 논의되었지만, 이것은 예시를 위한 목적으로만 제시된 것으로 이해된다. 이 기술 분야에 통상의 지식을 가진 자라면 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다는 것을 이해할 수 있을 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 본 개시가 다양한 다른 응용에도 사용될 수 있다는 것을 이해할 수 있을 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등의 언급은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있다는 것을 나타낸다는 것이 주목된다. 더욱이, 이러한 문구는 반드시 동일한 실시예를 의미하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 여부에 관계없이 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성을 수행하는 것은 이 기술 분야에 통상의 지식을 가진 자의 지식 범위 내에 있는 것이다.
일반적으로, 용어는 문맥에서 사용하는 바로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는 적어도 부분적으로 문맥에 따라 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있고 또는 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수 형태의 요소 또는 "상기" 요소와 같은 용어는 적어도 부분적으로 문맥에 따라 단수 사용을 전달하거나 복수 사용을 전달하는 것으로 이해될 수 있다.
본 개시에서 "상에", "위에" 및 "위쪽에"의 의미는 "상에"가 단지 어떤 것의 "바로 위에"를 의미할 뿐만 아니라 중간 특징이나 중간에 층을 두고 어떤 것의 "상에"의 의미를 포함하고, "위에" 또는 "위쪽에"는 어떤 것의 "위에" 또는 "위쪽에"의 의미를 의미할 뿐만 아니라 중간 특징 또는 중간에 층이 없이(즉, 어떤 것의 바로 위에) 어떤 것의 "위에" 또는 "위쪽에"의 의미를 더 포함할 수 있는 것으로 가장 넓은 방식으로 해석되어야 한다.
또한, "밑에", "아래에", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들)의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 더하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용된 "기판"이라는 용어는 후속 재료 층이 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 반도체 재료의 넓은 어레이를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 만들어질 수 있다.
본 명세서에 사용된 "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조물 전체 위에 연장될 수 있고 또는 하부 또는 상부 구조물의 범위보다 더 작은 범위를 가질 수 있다. 또한, 층은 연속 구조물의 두께보다 더 작은 두께를 갖는 균일 또는 불균일 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상부 표면과 하부 표면 사이에 또는 상부 표면과 하부 표면에 임의의 쌍의 수평면 사이에 위치될 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호 연결 층은 하나 이상의 전도체 및 접점 층(여기에 접점, 상호 연결 라인 및/또는 비아가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용된 "명목/명목상"이라는 용어는 원하는 값의 위 및/또는 아래에 있는 값의 범위와 함께 제품 또는 공정의 설계 단계 동안 설정된 구성 요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 나타낸다. 값의 범위는 제조 공정 또는 공차의 약간의 변동으로 인해 발생할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 본 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10% 내지 30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 "3D 메모리 디바이스"라는 용어는 메모리 스트링이 기판에 대해 수직 방향으로 연장되도록 측 방향으로 배향된 기판 상에 수직으로 배향된 메모리 셀(들)(본 명세서에서는 "메모리 스트링(들)"이라고 함)을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는 "수직/수직으로"라는 용어는 기판의 측 방향 표면에 명목상 수직임을 의미한다.
기존의 강유전성 메모리 디바이스의 하나의 주된 한계는 다른 유형의 메모리 디바이스에 비해 상대적으로 작은 메모리 셀 밀도이다. 평면 강유전성 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선하여 더 작은 크기로 스케일링될 수 있다. 그러나 강유전성 메모리 셀의 특징부 크기가 하한에 접근함에 따라 평면 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 그 결과 평면 강유전성 메모리 디바이스의 메모리 밀도는 상한에 접근한다.
본 개시에 따른 다양한 실시예는 평면 강유전성 메모리 디바이스의 밀도 제한을 해결하여, 성능 및 면적 비율의 이득을 달성하고, 바이트당 저장 비용을 감소시킬 수 있는 3D 강유전성 메모리 아키텍처를 제공한다.
도 1a는 본 개시의 일부 실시예에 따른 예시적인 3D 강유전성 메모리 디바이스(100)의 평면도를 도시한다. 도 1a에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 강유전성 메모리 셀(102)의 어레이 및 복수의 슬릿 구조물(104)을 포함할 수 있다. 각각의 강유전성 메모리 셀(102)은 평면도에서 실질적으로 원형 형상일 수 있다. 평면도에서 강유전성 메모리 셀(102)의 형상은 원형으로 제한되지 않고, 직사각형, 정사각형, 타원형 등과 같은 임의의 다른 형상일 수 있는 것으로 이해된다. 슬릿 구조물(104)은 3D 강유전성 메모리 디바이스(100)를 메모리 블록 및/또는 다수의 메모리 핑거와 같은 다수의 영역으로 분할할 수 있으며, 이들 영역 각각은 다수의 강유전성 메모리 셀(102)을 포함한다. 3D 강유전성 메모리 디바이스(100)의 구성 요소의 공간적 관계를 더 예시하기 위해 도 1a에는 x 및 y 축이 포함된다는 것이 주목된다. x 및 y 축은 3D 강유전성 메모리 디바이스(100)의 측 방향 평면을 정의하고 여기서 슬릿 구조물(104)은 x 방향을 따라 연장된다는 것이 주목된다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(100)의 워드 라인은 또한 x-방향을 따라 연장되고, 3D 강유전성 메모리 디바이스(100)의 비트 라인은 x-방향에 수직인 y-방향을 따라 연장된다. 공간적 관계를 설명하기 위해 동일한 개념이 본 개시 전체에 걸쳐 적용된다. 일부 실시예에서, 비트 라인 연장 방향과 워드 라인 연장 방향은 서로 수직이 아니다.
도 1b는 본 개시의 일부 실시예에 따라 x-방향을 따른 도 1a의 3D 강유전성 메모리 디바이스(100)의 단면을 도시한다. 도 1b에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI) 또는 임의의 다른 적합한 재료를 포함할 수 있는 기판(106)을 포함할 수 있다.
일부 실시예에서, 하나 이상의 주변 디바이스(도시되지 않음)가 기판(106) 상에 및/또는 기판 내에 형성된다. 주변 디바이스는 3D 강유전성 메모리 디바이스(100)의 동작을 용이하게 하는데 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 디바이스는 데이터 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 참조, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다.
도 1b에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 주변 디바이스와 전기 신호를 송수신하기 위해 주변 디바이스 위에 상호 연결 층(107)(본 명세서에서는 "주변 상호 연결 층"이라고 함)을 포함할 수 있다. 3D 강유전성 메모리 디바이스(100)의 구성 요소의 공간적 관계를 더 예시하기 위해 도 1b에는 x 및 z 축이 더 포함되어 있다는 것이 주목된다. 기판(106)은 x-방향(즉, 측 방향 중 하나)으로 측 방향으로 연장되는 2개의 측 방향 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에서 사용된 바와 같이 하나의 구성 요소(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, 3D 강유전성 메모리 디바이스(100))의 다른 구성 요소(예를 들어, 층 또는 디바이스) "상에" 있는지, "위에" 있는지, 또는 "아래"에 있는지 여부는 기판이 z 방향으로 반도체 디바이스의 가장 낮은 평면에 위치될 때 반도체 디바이스의 기판(예를 들어, 기판(106))에 대해 z 방향(예를 들어, 수직 방향)으로 결정된다. 공간적 관계를 설명하기 위해 동일한 개념이 본 명세서 전체에 걸쳐 적용된다.
주변 상호 연결 층(107)은 측 방향 상호 연결 라인 및 수직 상호 연결 액세스 (비아) 접점을 포함하는 복수의 상호 연결부(본 명세서에서 "접점"이라고도 함)를 포함할 수 있다. 본 명세서에서 사용된 "상호 연결부"라는 용어는 라인의 중간 단부(middle-end-of-line: MEOL) 상호 연결 및 라인의 후방 단부(back-end-of-line: BEOL) 상호 연결부와 같은 임의의 적합한 유형의 상호 연결부를 폭넓게 포함할 수 있다. 주변 상호 연결 층(107)은 상호 연결 라인과 비아 접점이 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric: ILD) 층("금속 간 유전체(intermetal dielectric: IMD) 층"이라고도 알려져 있음)을 더 포함할 수 있다. 즉, 주변 상호 연결 층(107)은 하나 이상의 ILD 층에 상호 연결 라인 및 비아 접점을 포함할 수 있다. 주변 상호 연결 층(107)의 상호 연결 라인 및 비아 접점은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 규화물, 도핑된 실리콘, TCOs 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. 주변 상호 연결 층(107)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 유전 상수(낮은-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1b에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 주변 상호 연결 층(107) 위의 정지 층(108) 및 이 정지 층(108) 위의 커패시터 게이트 스택(110)을 포함할 수 있다. 일부 실시예에서, 정지 층(108)은 (도 1a의 평면도에 도시된 바와 같이) 어레이로 강유전성 메모리 셀(102)을 형성하는 동안 에칭 공정을 정지시키는 것을 돕기 위해 어레이로 배열된다. 일부 실시예에서, 정지 층(108)은 강유전성 메모리 셀(102) 밑의 주변 디바이스에 비트 라인 및 접점을 착지(landing)시키기 위해 (도 1a의 평면도에 도시된 바와 같이) 강유전성 메모리 셀(102)의 어레이의 주변 또는 에지에서 제거된다. 도 1b에 도시된 바와 같이, 정지 층(108)은 커패시터 게이트 스택(110)을 통해 적어도 부분적으로 수직으로 연장되는 강유전성 메모리 셀(102)의 하부 위치를 한정할 수 있다.
일부 실시예에서, 커패시터 게이트 스택(110)은 제1 유전체 층(112), 전도체 층(114), 및 제2 유전체 층(116)을 포함하고, 이들 층은 이 순서로 상향 배치된다. 즉, 전도체 층(114)은 제1 유전체 층(112)과 제2 유전체 층(116) 사이에 수직으로 형성될 수 있고, 제1 유전체 층과 제2 유전체 층은 전도체 층(114) 아래 및 위에 각각 배치된다. 전도체 층(114)은 W, Co, Cu, Al, 규화물, 도핑된 실리콘, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. 제1 및 제2 유전체 층(112 및 116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료로 형성될 수 있다. 정지 층(108)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 또는 이들의 임의의 조합과 같은, 고 유전 상수(높은-k) 유전체를 포함하지만 이들로 제한되지 않는 제1 유전체 층(112)에서 사용되는 유전체 재료와는 다른 유전체 재료를 포함할 수 있다.
도 1b에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 기판(106) 상의 주변 디바이스 위에서 각각 수직으로 연장되는 강유전성 메모리 셀(102)의 어레이를 포함할 수 있다. 일부 실시예에서, 강유전성 메모리 셀(102)은 커패시터(118), 및 이 커패시터(118) 위에 있고 커패시터에 전기적으로 연결된 트랜지스터(120)를 포함하는 "1T-1C" 셀이다. 즉, 3D 강유전성 메모리 디바이스(100)는 주변 디바이스, 커패시터(118) 및 트랜지스터(120)가 이 순서로 상향 배치되는 "주변-커패시터-트랜지스터" 아키텍처를 포함할 수 있다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(100)는 주변 디바이스, 트랜지스터 및 커패시터가 이 순서로 상향 배치되는 "주변-트랜지스터-커패시터" 아키텍처를 포함할 수 있다. 강유전성 메모리 셀(102)의 커패시터(118)는 커패시터 게이트 스택(110)을 통해 수직으로 연장될 수 있고 그 하위 부분에서 정지 층(108)과 접촉할 수 있다.
일부 실시예에서, 커패시터(118)는 제1 전극(122), 제2 전극(126), 및 제1 전극(122)과 제2 전극(126) 사이에서 측 방향으로 배치된 강유전성 층(124)을 포함한다. 제2 전극(126)은, 측 방향으로 연장되고 강유전성 메모리 셀(102)의 커패시터(118)의 게이트 라인으로서 기능할 수 있는 (커패시터 게이트 스택(110)의) 전도체 층(114)과 접촉할 수 있다. 일부 실시예에서, 각각의 강유전성 메모리 셀(102)(및 그 커패시터(118))은 실질적으로 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 제1 전극(122), 강유전성 층(124) 및 제2 전극(126)은 강유전성 메모리 셀(102)의 중심으로부터 이 순서로 방사상으로 배치될 수 있다. 강유전성 메모리 셀(102)(및 그 커패시터(118))의 형상은 원통형으로 제한되지 않고, 트렌치 형상과 같은 임의의 다른 적절한 형상일 수 있는 것으로 이해된다. 일부 실시예에서, 강유전성 층(124)은 다수의 커패시터(118)에 걸쳐 연장되고 다수의 커패시터에 의해 공유되는 연속 막이다.
제1 전극(122) 및 제2 전극(126)은 W, Co, Cu, Al, 실리콘, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제1 전극(122)은 폴리실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 커패시터(118)의 제2 전극(126) 및 전도체 층(114)은 W와 같은 동일한 전도성 재료(들)를 포함한다. 제1 전극(122) 및 제2 전극(126)의 재료는 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiNx), 티타늄 알루미늄 질화물(TiAlNx), 티타늄 탄소 질화물(TiCNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 탄탈륨 알루미늄 질화물(TaAlNx), 텅스텐 질화물(WNx), 텅스텐 규화물(WSix), 텅스텐 탄소 질화물(WCNx), 루테늄(Ru) 및 루테늄 산화물(RuOx) 중 적어도 하나를 더 포함할 수 있지만, 이들로 제한되지는 않는다. 일부 실시예에서, 제1 전극(122)과 제2 전극(126)은 동일한 재료(들)를 포함한다. 일부 실시예에서, 제1 전극(122)과 제2 전극(126)은 상이한 재료를 포함한다.
일부 실시예에서, 제1 전극 또는 제2 전극은 투명 전도성 산화물(TCO)을 포함한다. TCOs는 도핑된 ZnO 기반 TCOs, 도핑된 TiO2 기반 TCOs, 도핑된 SnO2 기반 TCOs, 및 페로브스카이트 TCOs를 포함하지만 이들로 제한되지는 않는다.
강유전성 층(124)은 강유전성 이원 복합 산화물을 포함할 수 있다. 일부 실시예에서, 강유전성 층(124)은 산소와 적어도 하나의 강유전성 금속을 포함한다. 강유전성 금속은 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er) 및 이테르븀(Yb)을 포함할 수 있지만 이들로 제한되지 않는다. 일부 실시예에서, 강유전성 층(124)은 산소 및 둘 이상의 강유전성 금속을 포함한다. 두 강유전성 금속 사이의 몰비는 0.1 내지 10일 수 있다(예를 들어, 0.1, 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 이들 값 중 임의의 값으로 하한이 한정된 임의의 범위, 또는 이들 값 중 임의의 2개의 값으로 한정된 임의의 범위일 수 있다). 일례에서, 강유전성 층(124)은 ZrHfOx를 포함하고, Zr과 Hf 사이의 몰비는 1이다. 다른 예에서, 강유전성 층(124)은 TiHfOx를 포함하고, Ti와 Hf 사이의 몰비는 1이다. 일부 실시예에서, 강유전성 층(124)은 다수의 서브 층을 포함하는 복합 층이고 이들 서브 층 중 적어도 일부는 강유전성 금속을 포함한다.
일부 실시예에서, 트랜지스터(120)는 채널 구조물(128), 게이트 전도체(132), 및 이 채널 구조물(128)과 게이트 전도체(132) 사이에서 측 방향으로 배치된 게이트 유전체 층(130)을 포함한다. 채널 구조물(128)은 그 하위 부분과 상위 부분에 소스/드레인 영역을 포함하고, 소스/드레인 영역 사이에 수직으로 채널을 포함할 수 있다. 도 1b에 도시된 바와 같이, 채널 구조물(128)은 하위 부분의 소스/드레인 영역에 의해 제1 전극(122) 위에 배치되고 제1 전극에 전기적으로 연결될 수 있다. 게이트 전도체(132)는 측 방향으로 연장되고, 트랜지스터(120)의 게이트 라인뿐만 아니라 강유전성 메모리 셀(102)의 워드 라인으로서 기능할 수 있다. 게이트 전도체(132)와 게이트 유전체 층(130)(예를 들어, 게이트 산화물)은 채널 구조물(128)에서 채널의 전기적 특성을 제어하기 위해 게이트 스택을 형성할 수 있다. 일부 실시예에서, 각각의 강유전성 메모리 셀(102)(및 그 트랜지스터(120))은 실질적으로 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 채널 구조물(128), 게이트 유전체 층(130) 및 게이트 전도체(132)는 이 순서로 강유전성 메모리 셀(102)의 중심으로부터 방사상으로 배치될 수 있다. 강유전성 메모리 셀(102)(및 그 트랜지스터(120))의 형상은 원통형으로 제한되지 않고, 트렌치 형상과 같은 임의의 다른 적절한 형상일 수 있는 것으로 이해된다.
일부 실시예에서, 채널 구조물(128)은 단결정 실리콘, 폴리실리콘, 비정질 실리콘, Ge, 임의의 다른 반도체 재료, 또는 이들의 임의의 조합과 같은 반도체 재료를 포함한다. 채널 구조물(128)의 소스/드레인 영역은 원하는 도핑 레벨에서 n형 또는 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, 게이트 유전체 층(130)은 실리콘 산화물, 실리콘 질화물, 또는 Al2O3, HfO2, Ta2O5, ZrO2, TiO2, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 높은-k 유전체 재료와 같은 유전체 재료를 포함한다. 일부 실시예에서, 게이트 전도체(132)는 W, Co, Cu, Al, 폴리실리콘, 규화물 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함한다. 일부 실시예에서, 장벽/접착 층(도시되지 않음)은 게이트 전도체(132)와 게이트 유전체 층(130) 사이의 접착을 증가시키고 및/또는 금속 확산을 방지하기 위한 하나 이상의 층을 포함할 수 있다. 장벽/접착 층의 재료는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 이들의 임의의 조합을 포함할 수 있지만 이들로 제한되지는 않는다.
도 1b에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(100)는 강유전성 메모리 셀(102)과 전기 신호를 송수신하기 위해 강유전성 메모리 셀(102) 위에 상호 연결 층(134)(본 명세서에서는 "BEOL 상호 연결 층"이라고 함)을 포함할 수 있다. BEOL 상호 연결 층(134)은, 하나 이상의 ILD 층에 형성되고 워드 라인(예를 들어, 게이트 전도체(132)) 및 강유전성 메모리 셀(102)과 같은 3D 강유전성 메모리 디바이스(100)의 구성 요소와 접촉하는 로컬 상호 연결부를 포함할 수 있다. 상호 연결부는 팬-아웃(fan-out)을 위해 직접 3D 강유전성 메모리 디바이스(100)의 구성 요소와 접촉하기 때문에 본 명세서에서 "로컬 상호 연결부"라고 지칭된다. 각각의 로컬 상호 연결부는 W, Co, Cu, Al, 도핑된 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료로 채워진 개구(예를 들어, 비아 홀 또는 트렌치)를 포함할 수 있다. 로컬 상호 연결부는 비트 라인 접점(136)을 포함할 수 있다. 일부 실시예에서, 비트 라인 접점(136)은 채널 구조물(128)의 상위 부분에서 트랜지스터(120)의 소스/드레인 영역과 접촉한다.
BEOL 상호 연결 층(134)은 하나 이상의 ILD 층에 형성된 비트 라인(138)과 같은 로컬 상호 연결부 위에 다른 상호 연결 라인 및 비아 접점을 더 포함할 수 있다. 일부 실시예에서, 비트 라인 접점(136)은 비트 라인(138)과 접촉하고, 비트 라인(138)을 강유전성 메모리 셀(102)의 트랜지스터(120)에 전기적으로 연결한다. 비트 라인(138)은 W, Co, Cu, Al, 도핑된 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료로 형성될 수 있다.
도 1c는 본 개시의 일부 실시예에 따라 y-방향을 따라 도 1a의 3D 강유전성 메모리 디바이스(100)의 다른 단면을 도시한다. 도 1b와 달리 도 1c는 또한 슬릿 구조물(104)의 단면을 도시한다. 도 1c에 도시된 바와 같이, 슬릿 구조물(104)은 게이트 전도체(132), 강유전성 층(124), 커패시터 게이트 스택(110) 및 정지 층(108)을 통해 형성될 수 있다. 슬릿 구조물(104)은 습식 에칭 및/또는 건식 에칭에 의해 트렌치를 형성하도록 패터닝 및 에칭될 수 있다. 트렌치는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료로 채워질 수 있다. 그 결과, (예를 들어, 도 1a의 평면도에서 슬릿 구조물(104)에 수직인) y 방향을 따라 연장되는 커패시터(118)와 트랜지스터(120)의 게이트 라인(예를 들어, 전도체 층(114) 및 게이트 전도체(132))은 전기적으로 분리되어 분리된 메모리 블록 및/또는 메모리 핑거가 형성된다. 도 1b 및 도 1c 모두에서 3D 강유전성 메모리 디바이스(100)의 다른 유사한 구조물(예를 들어, 강유전성 메모리 셀(102))의 세부 사항(예를 들어, 재료, 치수, 기능 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
도 1d는 본 개시의 일부 실시예에 따른 다른 3D 강유전성 메모리 디바이스(101)의 단면을 도시한다. 도 1b에 도시된 3D 강유전성 메모리 디바이스(100)와는 달리, 도 1d의 3D 강유전성 메모리 디바이스(101)는 다수의 전극(122-1 및 122-2)으로 구성된 복합 제1 전극(122)을 갖는 커패시터(119)를 포함할 수 있다. 반도체 재료(예를 들어, 실리콘)를 포함하는 전극(122-1)에 추가하여, 복합 제1 전극(122)은 W, Co, Cu, Al, 도핑된 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함하는 다른 전극(122-2)을 포함할 수 있다. 전극(122-2)은 전극(122-1)과 강유전성 층(124) 사이에 측 방향(예를 들어, 방사상)으로 배치될 수 있다. 도 1b 및 도 1c 모두에서 3D 강유전성 메모리 디바이스(100)의 다른 유사한 구조물(예를 들어, 강유전성 메모리 셀(102))의 세부 사항(예를 들어, 재료, 치수, 기능 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
도 1e는 본 개시의 일부 실시예에 따른 또 다른 3D 강유전성 메모리 디바이스(103)의 단면을 도시한다. 도 1b에 도시된 3D 강유전성 메모리 디바이스(100)와는 달리, 도 1d의 3D 강유전성 메모리 디바이스(103)는 중공 채널(128-1) 및 중공 코어(128-2)를 갖는 중공 채널 구조물(128)을 포함할 수 있다. 중공 채널(128-1)은 도 1e의 단면도에서 중공 코어(128-2)를 둘러싸도록, 즉, 중공 코어(128-2)의 상부 및 하부 표면 및 측벽을 덮도록 형성될 수 있다. 일부 실시예에서, 중공 채널(128-1)은 단결정 실리콘, 폴리실리콘, 비정질 실리콘, Ge, 임의의 다른 반도체 재료 또는 이들의 임의의 조합과 같은 반도체 재료를 포함한다. 일부 실시예에서, 중공 코어(128-2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료를 포함한다. 중공 코어(128-2)는 부분적으로 또는 완전히 공기로 채워질 수도 있다. 도 1b 및 도 1c 모두에서 3D 강유전성 메모리 디바이스(100)의 다른 유사한 구조물(예를 들어, 강유전성 메모리 셀(102))의 세부 사항(예를 들어, 재료, 치수, 기능 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
도 2는 본 개시의 일부 실시예에 따른 다른 예시적인 3D 강유전성 메모리 디바이스(200)의 단면을 도시한다. 도 1a 내지 도 1d에 도시된 3D 강유전성 메모리 디바이스(100 또는 101)와는 달리, 도 2의 3D 강유전성 메모리 디바이스(200)는 수직으로 적층된 다수의 커패시터(204-1 및 204-2)를 각각 포함하는 강유전성 메모리 셀(202)의 어레이를 포함한다. 각각의 강유전성 메모리 셀(102)은 단일 비트의 정보를 저장할 수 있는 단일 레벨 셀(single-level cell: SLC)일 수 있지만, 강유전성 메모리 셀(202)은 다수의 커패시터(204-1 및 204-2)에 다수의 비트의 정보를 저장할 수 있는 다중 레벨 셀(multi-level cell: MLC)일 수 있다. 그러나, 각각의 메모리 셀에 사용되는 트랜지스터의 수는 강유전성 메모리 셀(102 및 202) 모두에 대해 동일할 수 있다. 도 2에 도시된 바와 같이, 강유전성 메모리 셀(202)은 "1T-2C" 셀일 수 있다. 강유전성 메모리 셀(202)에 수직으로 적층된 커패시터(204)의 수는 2개로 제한되지 않고, 3개, 4개 또는 그 이상일 수 있는 것으로 이해된다. 예를 들어, 강유전성 메모리 셀(202)은 "1T-3C" 셀, 즉 삼중 레벨 셀(triple-level cell: TLC)일 수 있다. 일부 실시예에서, 다수의 트랜지스터가 강유전성 메모리 셀(202)에 포함되어 "nT-mC" 셀이 형성될 수 있고, 여기서 n 및 m 각각은 정수이다. 이러한 "nT-mC" 셀에서 n개의 트랜지스터와 m개의 커패시터가 셀에 포함된다. 도 1b 및 도 2 모두에서 3D 강유전성 메모리 디바이스(100 및 200)의 다른 유사한 구조물의 세부 사항(예를 들어, 재료, 치수, 기능 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
도 2에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(200)는 기판(206), 기판(206) 상에 및/또는 기판 내에 형성된 하나 이상의 주변 디바이스(도시되지 않음), 및 주변 디바이스 위의 상호 연결 층(207)(본 명세서에서는 "주변 상호 연결 층"이라고 함)을 포함할 수 있다.
도 2에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(200)는 또한 주변 상호 연결 층(207) 위의 정지 층(208), 정지 층(208) 위의 하위 커패시터 게이트 스택(210), 및 하위 커패시터 게이트 스택(210) 위의 상위 커패시터 게이트 스택(211)을 포함할 수 있다. 단일 커패시터 게이트 스택(110)을 포함하는 3D 강유전성 메모리 디바이스(100)와 달리, 강유전성 메모리 디바이스(200)는 2개의 커패시터(204-1 및 204-2)에 각각 대응하는 2개의 커패시터 게이트 스택(210 및 211)을 포함할 수 있다.
일부 실시예에서, 하위 커패시터 게이트 스택(210)은 제1 하위 유전체 층(212), 하위 전도체 층(214), 및 제2 하위 유전체 층(216)을 포함하고, 이 순서로 상향 배치되고; 상위 커패시터 게이트 스택(211)은 제1 상위 유전체 층(213), 상위 전도체 층(215), 및 제2 상위 유전체 층(217)을 포함하고, 이 순서로 상향 배치된다. 하위 및 상위 전도체 층(214 및 215)은 W, Co, Cu, Al, 도핑된 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. 상위 및 하위 유전체 층(212, 213, 216 및 217)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료로 형성될 수 있다.
도 2에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(200)는 기판(206) 상의 주변 디바이스 위에서 각각 수직으로 연장되는 강유전성 메모리 셀(202)의 어레이를 포함할 수 있다. 일부 실시예에서, 강유전성 메모리 셀(202)은 하위 커패시터(204-1), 상위 커패시터(204-2), 및 이 상위 커패시터(204-2)와 하위 전극(204-1) 위에 있고 상위 커패시터와 하위 전극에 전기적으로 연결된 트랜지스터(220)를 포함하는 "1T-2C" 셀이다. 즉, 3D 강유전성 메모리 디바이스(200)는 주변 디바이스, 하위 커패시터(204-1), 상위 커패시터(204-2) 및 트랜지스터(220)가 이 순서로 상향 배치되는 "주변-커패시터-커패시터-트랜지스터" 아키텍처를 포함할 수 있다. 하위 커패시터(204-1)는 하위 커패시터 게이트 스택(210)을 통해 수직으로 연장될 수 있고, 그 하위 부분에서 정지 층(208)과 접촉할 수 있고; 상위 커패시터(204-2)는 상위 커패시터 게이트 스택(211)을 통해 수직으로 연장될 수 있고, 하위 부분에서 하위 커패시터(204-1)의 상위 부분과 접촉할 수 있다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(200)는 2개를 초과하는 커패시터를 포함할 수 있다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(200)는 하나를 초과하는 트랜지스터를 포함할 수 있다. 디바이스(200)는 "n"개의 커패시터 및 "m"개의 트랜지스터를 포함할 수 있으며, 여기서 n 및 m은 모두 정수이다.
일부 실시예에서, 하위 커패시터(204-1)는 제1 하위 전극(222-1), 제2 하위 전극(226-1), 및 이 제1 하위 전극(222-1)과 제2 하위 전극(226-1) 사이에서 측 방향으로 배치된 하위 강유전성 층(224-1)을 포함한다. 제2 하위 전극(226-1)은, 측 방향으로 연장되고 하위 커패시터(204-1)의 게이트 라인으로서 기능할 수 있는 (하위 커패시터 게이트 스택(210)의) 하위 전도체 층(214)과 접촉할 수 있다. 일부 실시예에서, 상위 커패시터(204-2)는 제1 상위 전극(222-2), 제2 상위 전극(226-2), 및 이 제1 상위 전극(222-2)과 제2 상위 전극(226-2) 사이에서 측 방향으로 배치된 상위 강유전성 층(224-2)을 포함한다. 제2 상위 전극(226-2)은, 측 방향으로 연장되고 상위 커패시터(204-2)의 게이트 라인으로서 기능할 수 있는 (상위 커패시터 게이트 스택(211)의) 상위 전도체 층(215)과 접촉할 수 있다.
일부 실시예에서, 각각의 강유전성 메모리 셀(202)(및 그 커패시터(204-1 및 204-2))은 실질적으로 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 제1 하위 전극(222-1), 하위 강유전성 층(224-1) 및 제2 하위 전극(226-1)은 이 순서로 강유전성 메모리 셀(202)의 중심으로부터 방사상으로 배치될 수 있고; 제1 상위 전극(222-2), 상위 강유전성 층(224-2) 및 제2 상위 전극(226-2)은 또한 이 순서로 강유전성 메모리 셀(202)의 중심으로부터 방사상으로 배치될 수 있다. 강유전성 메모리 셀(202)(및 커패시터(204-1 및 204-2))의 형상은 원통형으로 제한되지 않고, 트렌치 형상과 같은 임의의 다른 적절한 형상일 수 있는 것으로 이해된다.
일부 실시예에서, 각각의 강유전성 메모리 셀(202)의 제1 하위 전극(222-1)과 제1 상위 전극(222-2)은 하위 및 상위 커패시터(204-1 및 204-2)에 걸쳐 연장되고 하위 및 상위 커패시터에 의해 공유되는 연속 전극의 일부이다. 유사하게, 일부 실시예에서, 각각의 강유전성 메모리 셀(202)의 하위 강유전성 층(224-1)과 상위 강유전성 층(224-2)은 하위 및 상위 커패시터(204-1 및 204-2)에 걸쳐 연장되고 하위 및 상위 커패시터에 의해 공유되는 연속적인 강유전성 층의 일부이다. 연속적인 강유전성 층은 일부 실시예에 따라 다수의 강유전성 메모리 셀(202)에 걸쳐 연장되고 다수의 강유전성 메모리 셀에 의해 공유되는 연속 막이다.
도 2에 도시된 바와 같이, 각각의 강유전성 메모리 셀(202)의 제2 하위 전극(226-1)과 제2 상위 전극(226-2)은 예를 들어 유전체 층에 의해 서로 전기적으로 절연될 수 있다. 제2 하위 전극(226-1)과 제2 상위 전극(226-2) 각각은 하위 전도체 층(214)(하위 커패시터(204-1)의 게이트 라인)과 상위 전도체 층(215)(상위 커패시터(204-2)의 게이트 라인)에 개별적으로 그리고 전기적으로 각각 연결되어, 하위 커패시터(204-1)와 상위 커패시터(204-2) 각각이 정보 비트를 저장하도록 독립적으로 제어될 수 있다. 일부 실시예에서, 제2 하위 전극(226-1)과 제2 상위 전극(226-2)의 (예를 들어, z 방향으로의) 수직 치수는 MLC 전하 분포를 생성하기 위해 동일한 것은 아니다. 예를 들어, 제2 하위 전극(226-1)의 수직 방향은 제2 상위 전극(226-2)의 수직 방향보다 크거나 그 반대일 수 있다. 따라서, 제2 하위 전극(226-1)과 제2 상위 전극(226-2)의 면적도 또한 동일한 것은 아니어서 MLC 셀의 다양한 상태를 도입할 수 있다. 일례에서, 제2 하위 전극(226-1)의 면적이 제2 상위 전극(226-2)의 면적의 2배이거나 그 반대인 경우, MLC 셀은 4가지 상태, 즉 QL0+QU0, QL1+QU0, QL0+QU1, QL1+QU1를 가질 수 있고, 여기서 QL0 및 QL1은 각각 상태 0 및 상태 1에서 하위 커패시터에 저장된 전하를 나타내고, QU0 및 QU1은 각각 상태 0 및 상태 1에서 상위 커패시터에 저장된 전하를 나타낸다.
제1 전극(222-1 및 222-2)과 제2 전극(226-1 및 226-2)은 W, Co, Cu, Al, 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 제1 전극(222-1 및 222-2)은 폴리실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 제2 전극(226-1 및 226-2)과 전도체 층(214 및 215)은 W와 같은 동일한 전도성 재료(들)를 포함한다. 제1 전극(222-1 및 222-2)과 제2 전극(226-1 및 226-2)의 재료는 도핑된 실리콘, TCOs, TiN, TiSiNx, TiAlNx, TiCNx, TaNx, TaSiNx, TaAlNx, WNx, WSix, WCNx, Ru 및 RuOx 중 적어도 하나를 추가로 포함할 수 있지만, 이들로 제한되지는 않는다. 일부 실시예에서, 제1 전극(222-1 및 222-2)과 제2 전극(226-1 및 226-2)은 동일한 재료(들)를 포함한다. 일부 실시예에서, 제1 전극(222-1 및 222-2)과 제2 전극(226-1 및 226-2)은 상이한 재료를 포함한다.
일부 실시예에서, 제1 전극 또는 제2 전극은 투명 전도성 산화물(TCO)을 포함한다. TCOs 는 도핑된 ZnO 기반 TCOs, 도핑된 TiO2 기반 TCOs, 도핑된 SnO2 기반 TCOs, 및 페로브스카이트 TCOs를 포함하지만 이들로 제한되지는 않는다.
강유전성 층(224-1 및 224-2)은 강유전성 이원 복합 산화물을 포함할 수 있다. 일부 실시예에서, 강유전성 층(224-1 및 224-2)은 Zr, Hr, Ti, Al, Mg, Ca, Sr, Ba, Ra, V, Nb, Ta, Db, La, Ce, Gd, Dy, Er 및 Yb와 같은 적어도 하나의 강유전성 금속과 산소를 포함한다. 일부 실시예에서, 강유전성 층(224-1 및 224-2)은 산소 및 둘 이상의 강유전성 금속을 포함한다. 두 강유전성 금속 사이의 몰비는 0.1 내지 10일 수 있다.
일부 실시예에서, 트랜지스터(220)는 채널 구조물(228), 게이트 전도체(232), 및 이 채널 구조물(228)과 게이트 전도체(232) 사이에서 측 방향으로 배치된 게이트 유전체 층(230)을 포함한다. 채널 구조물(228)은 하위 부분과 상위 부분에 소스/드레인 영역을 포함하고, 소스/드레인 영역 사이에 수직으로 채널을 포함할 수 있다. 도 2에 도시된 바와 같이, 채널 구조물(228)은 하위 부분의 소스/드레인 영역에 의해 제1 전극(222-2 및 222-1)을 포함하는 연속 전극 위에 배치되고 연속 전극에 전기적으로 연결될 수 있다. 일부 실시예에서, 채널 구조물(228)은 또한 소스/드레인 영역에 의해 제1 전극(222-2 및 222-1)을 포함하는 연속 전극 아래에 배치되고 연속 전극에 전기적으로 연결될 수 있다. 게이트 전도체(232)는 측 방향으로 연장되고, 트랜지스터(220)의 게이트 라인뿐만 아니라 강유전성 메모리 셀(202)의 워드 라인으로서 기능할 수 있다. 게이트 전도체(232)와 게이트 유전체 층(230)(예를 들어, 게이트 산화물)은 채널 구조물(228)에서 채널의 전기적 특성을 제어하기 위해 게이트 스택을 형성할 수 있다. 일부 실시예에서, 각각의 강유전성 메모리 셀(202)(및 그 트랜지스터(220))은 실질적으로 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 채널 구조물(228), 게이트 유전체 층(230) 및 게이트 전도체(232)는 이 순서로 강유전성 메모리 셀(202)의 중심으로부터 방사상으로 배치될 수 있다. 강유전성 메모리 셀(202)(및 그 트랜지스터(220))의 형상은 원통형으로 제한되지 않고, 트렌치 형상과 같은 임의의 다른 적절한 형상일 수 있는 것으로 이해된다.
도 3은 본 개시의 일부 실시예에 따른 또 다른 예시적인 3D 강유전성 메모리 디바이스(300)의 단면을 도시한다. 도 2에 도시된 3D 강유전성 메모리 디바이스(200)와는 달리, 도 3의 3D 강유전성 메모리 디바이스(300)는, 상이한 평면에 배치되고 그 사이에서 수직으로 비트 라인을 공유하는 강유전성 메모리 셀(304 및 306)의 다수의 어레이를 포함한다. 즉, 각각의 비트 라인은 하위 강유전성 메모리 셀(304)과 상위 강유전성 메모리 셀(306) 사이에서 수직으로 배치될 수 있고 하위 강유전성 메모리 셀과 상위 강유전성 메모리 셀에 전기적으로 연결될 수 있다. 이러한 구조물은 측 방향으로(x 방향 및/또는 y 방향으로) 및 수직으로(z 방향으로) 반복될 수 있다. 도 2 및 도 3 모두에서 3D 강유전성 메모리 디바이스(200 및 300)의 다른 유사한 구조물의 세부 사항(예를 들어, 재료, 치수, 기능 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
도 3에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(300)는 기판(302) 위에서 각각 수직으로 연장되는 하위 강유전성 메모리 셀(304)의 어레이를 포함할 수 있다. 3D 강유전성 메모리 디바이스(300)는 또한 하위 강유전성 메모리 셀(304) 위에 배치된 비트 라인(308)을 포함하고, 하위 강유전성 메모리 셀(304) 내의 트랜지스터의 소스/드레인 영역 및 비트 라인(308)과 접촉하는 하위 비트 라인 접점(310)을 포함할 수 있다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(300)는 비트 라인(308) 위에 상위 비트 라인 접점(312)을 더 포함한다. 상위 비트 라인 접점(312)은 W, Co, Cu, Al, 실리콘, 규화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료를 포함하는 상호 연결 라인 및 비아 접점을 포함할 수 있다. 일부 실시예에서, 상위 비트 라인 접점(312)은 폴리실리콘과 같은 실리콘을 포함한다. 하위 강유전성 메모리 셀(304)이 도 3에서 MLC 셀로서 도시되어 있지만, 하위 강유전성 메모리 셀(304)은 일부 실시예에 따라 (예를 들어, 도 1b 내지 도 1d에 대해 설명된) SLC 셀일 수 있는 것으로 이해된다.
도 3에 도시된 바와 같이, 강유전성 메모리 디바이스(300)는 하위 강유전성 메모리 셀(304) 및 비트 라인(308)의 어레이 위에서 각각 수직으로 연장되는 상위 강유전성 메모리 셀(306)의 어레이를 더 포함할 수 있다. 상위 강유전성 메모리 셀(306)은 트랜지스터(314), 및 트랜지스터(314) 위에 있고 트랜지스터에 전기적으로 연결된 하나 이상의 커패시터(316)를 포함할 수 있다. 상위 강유전성 메모리 셀(306)이 도 3에서 MLC 셀로서 도시되어 있지만, 상위 강유전성 메모리 셀(306)은 일부 실시예에 따라 (예를 들어, 도 1b 내지 도 1d에 대해 설명된) SLC 셀일 수 있는 것으로 이해된다.
일부 실시예에서, 트랜지스터(314)는 채널 구조물(318), 게이트 전도체(322), 및 이 채널 구조물(318)과 게이트 전도체(322) 사이에서 측 방향으로 배치된 게이트 유전체 층(320)을 포함한다. 채널 구조물(318)은 하위 부분과 상위 부분에 소스/드레인 영역을 포함할 수 있고, 소스/드레인 영역 사이에서 수직으로 채널을 포함할 수 있다. 도 3에 도시된 바와 같이, 채널 구조물(318)은 하위 부분의 소스/드레인 영역에 의해 상위 비트 라인 접점(312) 위에 배치되고 상위 비트 라인 접점에 전기적으로 연결될 수 있다. 게이트 전도체(322)는 측 방향으로 연장되고, 트랜지스터(314)의 게이트 라인뿐만 아니라 상위 강유전성 메모리 셀(306)의 워드 라인으로서 기능할 수 있다. 게이트 전도체(322)와 게이트 유전체 층(320)(예를 들어, 게이트 산화물)은 채널 구조물(318)에서 채널의 전기적 특성을 제어하기 위해 게이트 스택을 형성할 수 있다. 일부 실시예에서, 각각의 상위 강유전성 메모리 셀(306)(및 그 트랜지스터(314))은 실질적으로 원통형 형상(예를 들어, 기둥 형상)을 가질 수 있다. 채널 구조물(318), 게이트 유전체 층(320) 및 게이트 전도체(322)는 이 순서로 상위 강유전성 메모리 셀(306)의 중심으로부터 방사상으로 배치될 수 있다. 상위 강유전성 메모리 셀(306)(및 그 트랜지스터(314))의 형상은 원통형으로 제한되지 않고, 트렌치 형상과 같은 임의의 다른 적절한 형상일 수 있는 것으로 이해된다.
도 3에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(300)는 또한 트랜지스터(314) 위에 하위 커패시터 게이트 스택(324)을 포함할 수 있고, 하위 커패시터 게이트 스택(324) 위에 상위 커패시터 게이트 스택(325)을 포함할 수 있다. 일부 실시예에서, 하위 커패시터 게이트 스택(324)은 제1 하위 유전체 층(326), 하위 전도체 층(328), 및 제2 하위 유전체 층(330)을 포함하고, 이 순서로 상향 배치되고; 상위 커패시터 게이트 스택(325)은 제1 상위 유전체 층(327), 상위 전도체 층(329), 및 제2 상위 유전체 층(331)을 포함하고, 이 순서로 상향 배치된다.
도 3에 도시된 바와 같이, 각각의 상위 강유전성 메모리 셀(306)은 하위 커패시터 게이트 스택(324)을 통해 수직으로 연장되는 하위 커패시터(316-2), 및 상위 커패시터 게이트 스택(325)을 통해 수직으로 연장되는 상위 커패시터(316-1)를 더 포함할 수 있다. 트랜지스터(314), 하위 커패시터(316-2) 및 상위 커패시터(316-1)는 이 순서로 수직으로 적층될 수 있다. 일부 실시예에서, 하위 커패시터(316-2)는 제1 전극(332), 제2 하위 전극(336-2), 및 이 제1 전극(332)과 제2 하위 전극(336-2) 사이에서 측 방향으로 배치된 강유전성 층(334)을 포함한다. 제2 하위 전극(336-2)은, 측 방향으로 연장되고 하위 커패시터(316-2)의 게이트 라인으로서 기능할 수 있는 (하위 커패시터 게이트 스택(324)의) 하위 전도체 층(328)과 접촉할 수 있다. 일부 실시예에서, 상위 커패시터(316-1)는 제1 전극(332), 제2 상위 전극(336-1), 및 제1 전극(332)과 제2 상위 전극(336-1) 사이에서 측 방향으로 배치된 강유전성 층(334)을 포함한다. 제2 상위 전극(336-1)은, 측 방향으로 연장되고 상위 커패시터(316-1)의 게이트 라인으로서 기능할 수 있는 (상위 커패시터 게이트 스택(325)의) 상위 전도체 층(329)과 접촉할 수 있다.
일부 실시예에서, 제1 전극(332)은 하위 및 상위 커패시터(316-2 및 316-1)에 걸쳐 연장되고 하위 및 상위 커패시터에 의해 공유되는 연속 전극이다. 유사하게, 일부 실시예에서, 강유전성 층(334)은 하위 및 상위 커패시터(316-2 및 316-1)에 걸쳐 연장되고 하위 및 상위 커패시터에 의해 공유되는 연속적인 강유전성 층이다. 도 3에 도시된 바와 같이, 하위 커패시터(316)의 하부에서 제1 전극(332)의 하위 부분은 강유전성 층(334)을 통해 돌출될 수 있고, 그 상위 부분에서 트랜지스터(314)의 채널 구조물(318)의 소스/드레인 영역과 접촉할 수 있다. 따라서 채널 구조물(318)은 제1 전극(332) 아래에 있고 제1 전극에 전기적으로 연결될 수 있다.
도 3에 도시된 바와 같이, 각각의 상위 강유전성 메모리 셀(306) 내의 제2 하위 전극(336-2)과 제2 상위 전극(336-1)은 예를 들어 유전체 층에 의해 서로 전기적으로 절연될 수 있다. 제2 하위 전극(336-2)과 제2 상위 전극(336-1) 각각은 하위 전도체 층(328)(하위 커패시터(316-2)의 게이트 라인)과 상위 전도체 층(329)(상위 커패시터(316-1)의 게이트 라인)에 개별적으로 그리고 전기적으로 각각 연결되어, 하위 커패시터(316-2)와 상위 커패시터(316-1) 각각이 독립적으로 제어되어 정보 비트를 저장할 수 있다.
도 3에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(300)는 커패시터의 게이트 라인(예를 들어, 커패시터(316-2 및 316-1)의 전도체 층(328 및 329)) 및 워드 라인(예를 들어, 트랜지스터(314)의 게이트 전도체(322))을 팬-아웃하기 위해 게이트 라인 접점(338) 및 워드 라인 접점(340)과 같은 로컬 상호 연결부를 더 포함할 수 있다. 일부 실시예에서, 3D 강유전성 메모리 디바이스(300)는 강유전성 메모리 셀(304 및 306)의 어레이가 형성되는 코어 영역, 및 이 코어 영역을 둘러싸는 계단 영역을 포함한다. 게이트 라인 접점(338) 및 워드 라인 접점(340)과 같은 로컬 상호 연결부 중 적어도 일부는 계단 영역의 게이트 라인 및 워드 라인 상에 착지될 수 있다. 게이트 라인 접점(338)과 워드 라인 접점(340) 각각은 W, Co, Cu, Al, 도핑된 실리콘, 규화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료로 채워진 개구(예를 들어, 비아 홀 또는 트렌치)를 포함할 수 있다.
도 4a 내지 도 4f는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다. 도 5a 내지 도 5c는 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 제조 공정을 도시한다. 도 7은 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다. 도 4a 내지 도 4f, 도 5a 내지 도 5c 및 도 7에 도시된 3D 강유전성 메모리 디바이스의 예는 도 1 내지 도 2에 도시된 3D 강유전성 메모리 디바이스(100 및 200)를 포함한다. 도 4a 내지 도 4f, 도 5a 내지 도 5c 및 도 7은 함께 설명된다. 방법(700)에 도시된 동작은 모든 실시 동작을 전부 개시하는 것이 아니며, 다른 동작이 예시된 동작 중 임의의 동작의 전, 후 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행될 수 있고 또는 도 7에 도시된 것과 다른 순서로 수행될 수 있다.
도 7을 참조하면, 방법(700)은 동작(702)에서 시작하고, 여기서 기판 위에 커패시터 게이트 스택이 형성된다. 일부 실시예에서, 커패시터 게이트 스택을 형성하기 전에, 주변 디바이스가 기판 상에 및/또는 기판 내에 형성되고, 주변 디바이스 위에 상호 연결 층(예를 들어, 주변 상호 연결 층)이 형성된다. 기판은 실리콘 기판일 수 있다.
도 4a에 도시된 바와 같이, 주변 상호 연결 층(404)은 실리콘 기판(402) 상에 형성될 수 있다. 주변 상호 연결 층(404)은 복수의 ILD 층에서 MEOL 및/또는 BEOL의 상호 연결 라인 및 비아 접점과 같은 상호 연결부를 포함할 수 있다. 일부 실시예에서, 주변 상호 연결 층(404)은 다수의 공정에 의해 형성된 다수의 ILD 층 및 그 내부에 상호 연결부를 포함한다. 예를 들어, 상호 연결부는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 상호 연결부를 형성하기 위한 제조 공정은 또한 포토리소그래피, 화학적 기계적 연마(CMP), 습식/건식 에칭 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
일부 실시예에서, 주변 디바이스(도시되지 않음)는 주변 상호 연결 층(404)을 형성하기 전에 실리콘 기판(402) 내에 및/또는 실리콘 기판 상에 형성된다. 주변 디바이스는 포토리소그래피, 건식/습식 식각, 박막 증착, 열 성장, 주입, CMP 및 임의의 다른 적절한 공정을 포함하지만 이들로 제한되지 않는 복수의 공정에 의해 형성된 복수의 트랜지스터를 포함할 수 있다. 일부 실시예에서, 도핑된 영역(도시되지 않음)은 예를 들어 트랜지스터의 소스 영역 및/또는 드레인 영역으로서 기능하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(402)에 형성된다. 일부 실시예에서, 절연 영역(도시되지 않음)은 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(402)에 형성된다.
도 4a에 도시된 바와 같이, 정지 층(406)이 주변 상호 연결 층(404) 위에 형성될 수 있다. 정지 층(406)은 Al2O3, HfO2, Ta2O5, ZrO2, TiO2, 또는 이들의 임의의 조합과 같은 높은-k 유전체를 포함하지만 이들로 제한되지 않는 유전체 재료를 포함할 수 있다. 정지 층(406)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 일부 실시예에서, 정지 층(406)은 포토리소그래피 및 습식/건식 에칭에 의해 패터닝되어 비트 라인 및 접점을 주변 디바이스에 착지하도록 강유전성 메모리 셀 어레이의 주변 또는 에지에 형성된다.
도 4a에 도시된 바와 같이, 커패시터 게이트 스택(408)은 정지 층(406) 위에 형성될 수 있다. 일부 실시예에서, 제1 유전체 층(410)이 정지 층(406) 상에 먼저 형성된다. 제1 유전체 층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 정지 층(406)에서 사용되는 유전체 재료와는 상이한 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도체 층(412)이 제1 유전체 층(410) 상에 형성되고, W, Co, Cu, Al, 도핑된 실리콘, 규화물, TCOs, 또는 이들의 임의의 조합과 같은 전도성 재료를 포함한다. 일부 실시예에서, 제2 유전체 층(414)이 전도체 층(412) 상에 형성된다. 제2 유전체 층(414)은 제1 유전체 층(410)과 동일한 유전체 재료를 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는다. 제1 및 제2 유전체 층(410 및 414) 및 전도체 층(412)은 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(700)은 도 7에 도시된 바와 같이 동작(704)으로 진행하며, 여기서 커패시터 게이트 스택을 통해 수직으로 연장되는 하나 이상의 커패시터가 형성된다. 일부 실시예에서, 커패시터 게이트 스택은 다수의 커패시터 게이트 스택을 포함하고, 각각의 커패시터가 각각의 커패시터 게이트 스택을 통해 수직으로 연장되도록 다수의 커패시터가 형성된다. 커패시터를 형성하는 것은 정지 층까지 커패시터 게이트 스택을 통해 개구를 에칭하고, 개구에 제2 전극을 형성하고, 제2 전극과 접촉하는 강유전성 층을 형성하고, 강유전성 층과 접촉하는 제1 전극을 형성하는 것을 포함할 수 있다.
도 4b에 도시된 바와 같이, 개구(416)는 정지 층(406)까지 커패시터 게이트 스택(408)(제1 및 제2 유전체 층(410 및 414) 및 전도체 층(412)을 포함)을 통해 에칭될 수 있다. 개구(416)는 정지 층(406)에서 정지되는 유전체 재료(예를 들어, 실리콘 산화물 및 실리콘 질화물) 및 전도성 재료(예를 들어, W)의 습식 에칭 및/또는 건식 에칭에 의해 형성될 수 있다. 커패시터 게이트 스택(408)을 에칭하여 개구(416)를 형성하는 것은 상이한 재료에서의 에칭이 정지하는 것에 의해 제어될 수 있다. 예를 들어, Al2O3을 포함하는 정지 층(406)은 주변 상호 연결 층(404)으로 추가 에칭되는 것을 방지할 수 있다.
제2 전극(418)이 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 개구(416)의 측벽 및 하부 표면 상에 전도성 막(예를 들어, 금속 막)을 증착함으로써 형성될 수 있다. 제2 전극(418)의 결과적인 전도성 막은 커패시터 게이트 스택(408)의 전도체 층(412)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 전극(418)은 커패시터 게이트 스택(408)의 상부 표면 상에는 형성되지 않는다. 커패시터 게이트 스택(408)의 상부 표면 상에 형성된 전도성 막의 임의의 부분은 희생/보호 층의 패터닝, 및 희생/보호 층 및 전도성 막의 에칭에 의해 제거될 수 있다.
도 4c에 도시된 바와 같이, 강유전성 층(420)은 커패시터 게이트 스택(408)의 상부 표면 상에 및 제2 전극(418)을 따라 제2 전극과 접촉하여 형성될 수 있다. 강유전성 층(420)은 개구(416) 내에, 예를 들어, 개구(416)의 측벽과 하부 표면 상에 형성된 제2 전극(418)을 덮을 수 있다. 강유전성 층(420)은 일부 실시예에 따라 다수의 개구(416)에 걸쳐 연장되는 연속 막으로서 형성된다. 강유전성 층(420)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 강유전성 이원 복합 산화물 막을 포함할 수 있다. 일부 실시예에서, 강유전성 층(420)은 이 박막 증착 공정을 사용하여 상이한 재료의 다수의 유전체 막을 순차적으로 증착함으로써 형성된다.
도 4d에 도시된 바와 같이, 제1 전극(422)은 개구(416)의 나머지 공간을 채우고 강유전성 층(420)과 접촉하도록 형성될 수 있다. 일부 실시예에서, 반도체 막(예를 들어, 실리콘 막)이 먼저 증착되어 개구(416)의 나머지 공간을 채우고 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 개구(416) 내부 및 개구(416) 외부(즉, 필드 영역의) 강유전성 층(420)을 덮는다. 그런 다음 반도체 막은 예를 들어 습식/건식 에칭 및/또는 CMP에 의해 패터닝되고 에칭되어 개구(416) 외부의 적어도 일부(즉, 필드 영역)를 제거하여 도 4d에 도시된 바와 같이 제1 전극(422)을 형성한다. 일부 실시예에서, 제1 전극(422)은 개구(416)의 나머지 공간을 채우는 반도체 막을 형성하기 전에 개구(416) 내부 강유전성 층(420)과 접촉하여 형성된 전도성 층(예를 들어, 금속 막)을 포함하는 복합 전극이다.
방법(700)은 도 7에 도시된 바와 같이 동작(706)으로 진행하고, 여기서 트랜지스터가 하나 이상의 커패시터 위에 형성되고 하나 이상의 커패시터에 전기적으로 연결된다. 트랜지스터를 형성하는 것은 제1 전극 위에 있고 제1 전극에 전기적으로 연결되는 채널 구조물을 형성하고, 채널 구조물과 접촉하는 게이트 유전체 층을 형성하고, 게이트 유전체 층과 접촉하는 게이트 전도체를 형성하는 것을 포함할 수 있다.
도 4d에 도시된 바와 같이, 채널 구조물(424)이 제1 전극(422) 위에 형성되고 제1 전극과 정렬될 수 있다. 일부 실시예에서, 실리콘 막이 제1 전극(422)을 형성하는 반도체 막 상에 먼저 형성된다. 실리콘 막은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 증착된 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 대안적으로, 실리콘 막은 제1 전극(422)을 형성하는 반도체 막에 결합된 (예를 들어, 실리콘-실리콘 공유 결합을 형성하는) 단결정 실리콘을 포함할 수 있다. 일부 실시예에서, 단결정 실리콘을 제1 전극(422)에 결합시킨 후에는 결합된 단결정 실리콘을 얇게 하는 것이 후속한다. 일부 실시예에서, 실리콘 막은 예를 들어 습식/건식 에칭 및/또는 CMP에 의해 패터닝되고 에칭되어 개구(416) 외부의 적어도 일부(즉, 필드 영역)를 제거하여 도 4d에 도시된 바와 같은 채널 구조물(424)을 형성한다. 일부 실시예에서, 채널 구조물(424)의 상위 부분 및/또는 하위 부분은 n형 또는 p형 도펀트로 도핑되어 소스/드레인 영역을 형성한다.
도 4e에 도시된 바와 같이, 채널 구조물(424)의 측벽을 덮도록 게이트 유전체 층(426)이 형성될 수 있다. 일부 실시예에서, 게이트 유전체 층(426)은 또한 채널 구조물(424)의 상부 표면을 덮는다. 일부 실시예에서, 채널 구조물(424)은 습식 에칭 및/또는 건식 에칭에 의해 (예를 들어, 측벽 및 상부 표면에서) 먼저 트리밍된다. 일부 실시예에서, 게이트 유전체 층(426)은 트리밍된 채널 구조물(424)의 측벽 및 상부 표면의 일부를 예를 들어 열 산화에 의해 산화시킴으로써 형성된다. 게이트 전도체(428)는, 게이트 유전체 층(426)에 의해 덮이고 게이트 유전체 층(426)의 상부 표면과 같은 높이의 채널 구조물(424) 사이의 공간을 채우도록 형성될 수 있다. 일부 실시예에서, 장벽/접착 층(예를 들어, Ti/TiN)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 게이트 유전체 층(426)의 측벽을 따라 먼저 형성된다. 일부 실시예에서, 그런 다음 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 전도성 막이 장벽/접착 층 상에 증착되고, 이어서 CMP를 사용하여 증착된 전도성 막을 평탄화하여 게이트 유전체 층(426)의 상부 표면과 같은 높이로 만드는 것이 후속한다.
방법(700)은 도 7에 도시된 바와 같이 동작(708)으로 진행하고, 여기서 트랜지스터 위에 상호 연결 층(예를 들어, BEOL 상호 연결 층)이 형성된다. BEOL 상호 연결 층을 형성하는 것은 트랜지스터 위에 트랜지스터와 접촉하는 비트 라인 접점을 형성하고, 비트 라인 접점 위에 비트 라인 접점과 접촉하는 비트 라인을 형성하는 것을 포함할 수 있다.
도 4f에 도시된 바와 같이, BEOL 상호 연결 층(430)은 게이트 유전체 층(426)에 의해 덮인 채널 구조물(424) 위에 형성될 수 있다. BEOL 상호 연결 층(430)은 복수의 ILD 층에 형성된 비트 라인 접점(432) 및 비트 라인(434)과 같은 상호 연결부를 포함할 수 있다. 일부 실시예에서, BEOL 상호 연결 층(430)은 다수의 공정에 의해 형성된 다수의 ILD 층 및 그 내부에 비트 라인 접점(432) 및 비트 라인(434)을 포함한다. 예를 들어, 비트 라인 접점(432) 및 비트 라인(434)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 비트 라인 접점(432) 및 비트 라인(434)을 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
도 5a 내지 도 5c는 다수의 커패시터가 MLC 셀에 형성된 도 7의 동작(704)의 다른 실시예를 도시한다. 도 4 및 도 5 모두에서 다른 유사한 동작의 세부 사항(예를 들어, 공정, 재료 등)은 아래에서 반복되지 않을 수 있는 것으로 이해된다. 도 5a에 도시된 바와 같이, MLC 강유전성 메모리 셀(501)은 실리콘 기판(502) 위에 수직으로 연장되게 형성될 수 있다. 주변 상호 연결 층(504), 정지 층(506), 하위 커패시터 게이트 스택(508), 희생 층(510)(예를 들어, 커패시터 게이트 스택(508 및 512)의 유전체 층과 다른 실리콘 질화물 층 또는 임의의 유전체), 및 상위 커패시터 게이트 스택(512)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 이 순서로 상향식으로 순차적으로 증착될 수 있다. MLC 강유전성 메모리 셀(501)은, 도 4a 내지 도 4f와 관련하여 앞서 상세히 설명된 바와 같이, 하위 커패시터 게이트 스택(508), 희생 층(510), 및 상위 커패시터 게이트 스택(512)을 통해 적어도 부분적으로 수직으로 연장되고, 정지 층(506)에서 정지한 것으로 형성될 수 있다.
도 5b에 도시된 바와 같이, 슬릿(516)은 정지 층(506), 하위 커패시터 게이트 스택(508), 희생 층(510) 및 상위 커패시터 게이트 스택(512)을 통해 수직으로 에칭될 수 있다. 슬릿(516)은 유전체 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 및 Al2O3) 및 전도성 재료(예를 들어, W)의 습식 에칭 및/또는 건식 에칭을 사용하여 형성될 수 있다. 슬릿(516)은 커패시터 게이트 스택(508 및 512)의 유전체 층(예를 들어, 실리콘 산화물)에 선택성이 있는 습식 에칭 희생 층(510)(예를 들어, 실리콘 질화물)을 사용하여 수행되는 희생 층(510)을 제거하기 위한 경로로 사용된다. 그 결과, 측 방향 리세스(518)가 형성될 수 있으며, 이 측 방향 리세스는 제2 전극을 2개의 커패시터를 위해 전기적으로 절연된 2개의 하위 전극 및 상위 전극으로 각각 분리한다. 도 5c에 도시된 바와 같이, 유전체 재료(예를 들어, 실리콘 산화물)는 PVD, CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 사용하여 슬릿(516) 및 측 방향 리세스(518)를 채울 수 있다. 예를 들어, 희생 층(510)(예를 들어, 실리콘 질화물)은 실리콘 산화물로 대체될 수 있다. 그 결과, 각각의 MLC 강유전성 메모리 셀(501)의 제2 전극의 하위 전극 및 상위 전극이 전기적으로 절연될 수 있을 뿐만 아니라, 커패시터의 게이트 라인 및 트랜지스터의 워드 라인은 유전체 재료로 채워진 슬릿(516)에 의해 절단되어, 이에 의해 다수의 메모리 블록 및/또는 메모리 핑거를 형성할 수 있다.
도 6a 내지 도 6h는 본 개시의 일부 실시예에 따른 3D 강유전성 메모리 디바이스를 형성하기 위한 또 다른 예시적인 제조 공정을 도시한다. 도 8은 본 개시의 일부 실시예에 따라 3D 강유전성 메모리 디바이스를 형성하기 위한 다른 예시적인 방법의 흐름도이다. 도 6a 내지 도 6h 및 도 8에 도시된 3D 강유전성 메모리 디바이스의 예는 도 3에 도시된 3D 강유전성 메모리 디바이스(300)를 포함한다. 도 6a 내지 도 6h 및 도 8은 함께 설명된다. 방법(800)에 도시된 동작은 모든 실시 동작을 전부 개시하는 것이 아니며, 다른 동작이 예시된 동작 중 임의의 동작의 전, 후 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 8에 도시된 것과 다른 순서로 수행될 수도 있다.
도 8을 참조하면, 방법(800)은 동작(802)에서 시작하고, 여기서 기판 위에서 수직으로 연장되는 제1 강유전성 메모리 셀이 형성된다. 제1 강유전성 메모리 셀은 도 4 및 도 5에 대해 전술한 바와 같이 형성될 수 있다.
방법(800)은 도 8에 도시된 바와 같이 동작(804)으로 진행하며, 여기서 비트 라인이 제1 강유전성 메모리 셀 위에 형성되고 제1 강유전성 메모리 셀에 전기적으로 연결된다. 일부 실시예에서, 하위 비트 라인 접점이 비트 라인을 형성하기 전에 제1 강유전성 메모리 셀 위에 형성되고 제1 강유전성 메모리 셀에 전기적으로 연결되고, 상위 하위 비트 라인 접점이 비트 라인을 형성한 후에 비트 라인 위에 형성되고 비트 라인에 전기적으로 연결된다. 도 6a에 도시된 바와 같이, 비트 라인(602)은 도 4f와 관련하여 전술한 바와 같이 하나 이상의 ILD 층에 형성될 수 있다.
도 6a에 도시된 바와 같이, 상위 비트 라인 접점(604)은 비트 라인(602) 위에 형성되고 비트 라인과 접촉할 수 있다. 상위 비트 라인 접점(604)은 ILD 층을 통한 비아 접점을 포함하고, ILD 층의 상부 표면 상에 상호 연결 라인부를 포함할 수 있다. 일부 실시예에서, 비아 개구는 습식 에칭 및/또는 건식 에칭에 의해 ILD 층을 통해 먼저 에칭되어 비트 라인(602)에 도달된다. 일부 실시예에서, 전도성 막(예를 들어, 금속 막) 또는 반도체 막(예를 들어, 폴리실리콘 막)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 (ILD 층의 상부 표면 상에) 비아 개구 내부 및 비아 개구 외부에 증착된다. 일부 실시예에서, 전도성 또는 반도체 막은 그런 다음 예를 들어 습식/건식 에칭 및/또는 CMP에 의해 패터닝되고 에칭되어 비아 개구 외부의 적어도 일부를 제거하여 도 6a에 도시된 바와 같이 상위 비트 라인 접점(604)을 형성한다.
방법(800)은 도 8에 도시된 바와 같이 동작(806)으로 진행하며, 여기서, 비트 라인 위에서 수직으로 연장되고 비트 라인에 전기적으로 연결된 제2 강유전성 메모리 셀이 형성된다. 도 6a에 도시된 바와 같이, 채널 구조물(606)이 상위 비트 라인 접점(604) 위에 형성되고 상위 비트 라인 접점과 정렬될 수 있다. 일부 실시예에서, 실리콘 막이 상위 비트 라인 접점(604)을 형성하는 전도성 또는 반도체 막 상에 먼저 형성된다. 실리콘 막은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 증착된 폴리실리콘 또는 비정질 실리콘을 포함할 수 있다. 대안적으로, 실리콘 막은 상위 비트 라인 접점(604)을 형성하는 반도체 막에 결합된(예를 들어, 실리콘-실리콘 공유 결합을 형성하는) 단결정 실리콘을 포함하고, 이어서 결합된 단결정 실리콘을 얇게 만드는 것이 후속할 수 있다. 일부 실시예에서, 실리콘 막은 예를 들어 습식/건식 에칭 및/또는 CMP에 의해 패터닝되고 에칭되어 비아 개구 외부의 적어도 일부를 제거하여 도 6a에 도시된 바와 같은 채널 구조물(606)을 형성한다. 일부 실시예에서, 채널 구조물(606)의 상위 부분 및/또는 하위 부분은 n-형 또는 p-형 도펀트로 도핑되어 소스/드레인 영역을 형성한다.
도 6b에 도시된 바와 같이, 게이트 유전체 층(608)은 채널 구조물(606)의 측벽 및 상부 표면을 덮도록 형성될 수 있다. 일부 실시예에서, 채널 구조물(606)은 습식 에칭 및/또는 건식 에칭에 의해 (예를 들어, 측벽 및 상부 표면에서) 먼저 트리밍된다. 일부 실시예에서, 게이트 유전체 층(608)은 트리밍된 채널 구조물(606)의 측벽 및 상부 표면의 일부를 예를 들어 열 산화에 의해 산화시킴으로써 형성된다. 게이트 전도체(610)는, 게이트 유전체 층(608)에 의해 덮이고 게이트 유전체 층(608)의 상부 표면과 같은 높이의 채널 구조물(606) 사이의 공간을 채우도록 형성될 수 있다. 일부 실시예에서, 장벽/접착 층(예를 들어, Ti/TiN)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 게이트 유전체 층(608)의 측벽을 따라 먼저 형성된다. 일부 실시예에서, 그런 다음 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 전도성 막이 장벽/접착 층 상에 증착되고, 이어서 CMP를 사용하여 증착된 전도성 막을 평탄화하여 게이트 유전체 층(608)의 상부 표면과 같은 높이로 만드는 것이 후속한다.
도 6c에 도시된 바와 같이, 분리 층(612)(예를 들어, 실리콘 질화물 층), 하위 커패시터 게이트 스택(614), 희생 층(616)(예를 들어, 커패시터 게이트 스택(614 및 618)의 유전체 층과 다른 실리콘 질화물 층 또는 임의의 유전체), 및 상위 커패시터 게이트 스택(618)은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 이 순서로 상향식으로 순차적으로 증착될 수 있다.
도 6d에 도시된 바와 같이, 개구(620)는 채널 구조물(606)의 상위 부분(즉, 소스/드레인 영역)까지 상위 커패시터 게이트 스택(618), 희생 층(616), 하위 커패시터 게이트 스택(614), 분리 층(612) 및 게이트 유전체 층(608)을 통해 에칭될 수 있다. 개구(620)는 유전체 재료(예를 들어, 실리콘 산화물, 실리콘 질화물 및 높은-k 유전체) 및 전도성 재료(예를 들어, W)를 습식 에칭 및/또는 건식 에칭하는 것에 의해 형성될 수 있다. 제2 전극(622)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 개구(620)의 측벽 및 하부 표면 상에 전도성 막(예를 들어, 금속 막)을 증착함으로써 형성될 수 있다. 제2 전극(622)의 결과적인 전도성 막은 커패시터 게이트 스택(614 및 618)의 전도체 층에 전기적으로 연결될 수 있다. 강유전성 층(624)은 제2 전극(622)을 따라 제2 전극과 접촉하여 형성될 수 있다. 강유전성 층(624)은 개구(620)에 형성된, 예를 들어, 개구(620)의 측벽 및 하부 표면 상에 형성된 제2 전극(622)을 덮을 수 있다. 강유전성 층(624)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 강유전성 이원 복합 산화물 막을 포함할 수 있다.
도 6e에 도시된 바와 같이, 제2 전극(622) 및 강유전성 층(624)은 상위 커패시터 게이트 스택(618)의 상부 표면 상에는 형성되지 않는다. 상위 커패시터 게이트 스택(618)의 상부 표면에 형성된 전도성 막 및 강유전성 이원 복합 산화막의 임의의 부분은 희생/보호 층의 패터닝 및 희생/보호 층, 전도성 막 및 강유전성 이원 복합 산화막을 에칭하는 것에 의해 제거될 수 있다. 도 6e에 도시된 바와 같이, 제2 전극(622) 및 강유전성 층(624)은 개구(620)의 하부 표면에는 형성되지 않는다. 개구(620)의 하부 표면에 형성된 전도성 막 및 강유전성 이원 복합 산화막의 일부는 습식 에칭 및/또는 건식 에칭을 포함하는 하부 천공 공정에 의해 제거될 수 있다.
도 6e에 도시된 바와 같이, 개구(620)의 나머지 공간을 채우기 위해 제1 전극(626)이 형성될 수 있다. 그 결과, 제1 전극(626)의 측벽은 강유전성 층(624)과 접촉할 수 있고, 제1 전극(626)의 하부 부분은 채널 구조물(606)의 상위 부분에서 소스/드레인 영역과 접촉할 수 있다. 일부 실시예에서, 반도체 막(예를 들어, 실리콘 막)이 먼저 증착되어 개구(620)의 나머지 공간을 채우고 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 개구(620) 내부 및 개구(620) 외부(즉, 필드 영역) 강유전성 층(624)을 덮는다. 이어서, 반도체 막은 예를 들어 습식/건식 에칭 및/또는 CMP에 의해 패터닝되고 에칭되어, 개구(620) 외부 부분(즉, 필드 영역)을 제거하여 도 6e에 도시된 바와 같이 제1 전극(626)을 형성한다.
도 6f에 도시된 바와 같이, 분리 층(612)과 희생 층(616)이 슬릿(도시되지 않음)을 통해 제거되어, 커패시터 게이트 스택(614 및 618)의 유전체 층(예를 들어, 실리콘 산화물)에 선택성이 있는 습식 에칭 분리 층(612)과 희생 층(616)(예를 들어, 실리콘 질화물)을 사용하여 측 방향 리세스(628)가 형성될 수 있다. 측 방향 리세스(628)는 제2 전극(622)을 2개의 커패시터를 위해 전기적으로 절연된 2개의 하위 전극(622-2) 및 상위 전극(622-1)으로 각각 분리할 수 있다. 일부 실시예에서, 유전체 재료(예를 들어, 실리콘 산화물)는 PVD, CVD, ALD, 전기 화학 증착, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 막 증착 공정을 사용하여 도 6h에 도시된 바와 같이, 측 방향 리세스(628)를 채운다. 일부 실시예에서, 측 방향 리세스(628)는 강유전성 층(624)을 추가로 분리하여, 강유전성 층(624)을 하위 부분과 상위 부분으로 분리할 수 있다. 즉, 강유전성 층(624)은 불연속이 될 수 있다.
도 6g에 도시된 바와 같이, 일부 실시예에서, 제1 전극(626)은 개구(620)의 나머지 공간을 채우는 반도체 막(626-1)을 형성하기 전에 개구(620) 내부 강유전성 층(624)과 접촉하여 형성된 전도성 층(626-2)(예를 들어, 금속 막)을 포함하는 복합 전극이다.
도 6h에 도시된 바와 같이, 게이트 라인 접점(630) 및 워드 라인 접점(632)과 같은 로컬 상호 연결부는 계단 영역에서 각각의 게이트 라인 및 워드 라인과 접촉하게 하나 이상의 ILD 층을 통해 형성될 수 있다. 일부 실시예에서, 비아 개구는 습식 에칭 및/또는 건식 에칭에 의해 먼저 패터닝되고 에칭된다. 일부 실시예에서, 비아 개구는 PVD, CVD, ALD, 전기 화학 증착, 임의의 다른 적절한 공정 또는 이들의 임의의 조합과 같은 하나 이상의 막 증착 공정을 사용하여 전도성 재료로 채워져 게이트 라인 접점(630) 및 워드 라인 접점(632)을 형성할 수 있다.
도 2 및 도 3에 대해 전술한 바와 같이, 3D 강유전성 메모리 디바이스는 다수의 커패시터에 다수의 데이터 비트를 각각 저장할 수 있는 MLCs의 어레이(예를 들어, "nT-mC" 셀)를 포함할 수 있다. 평면 크기가 커패시터(들)에 의해 지배되는 평면형 강유전성 메모리 디바이스와 달리, 본 명세서에 개시된 3D 강유전성 메모리 디바이스에서는 수직으로 적층된 커패시터는 평면도에서 총 커패시터 면적이 커패시터 수와 무관하기 때문에 강유전성 메모리 셀의 크기를 증가시키지 않는다. 아래에서 상세히 설명하는 바와 같이, 본 개시에 따른 다양한 실시예는 기록 동작 및 판독 동작과 같은 다수의 커패시터(예를 들어, MLC)를 갖는 강유전성 메모리 셀에 대한 다양한 동작 방법을 더 제공하며, 이는 본 명세서에 개시된 3D 강유전성 메모리 디바이스를 대용량 응용에 사용 가능하게 한다. 본 명세서에 개시된 동작 방법은 도 2 및 도 3과 관련하여 본 명세서에 개시된 3D 강유전성 메모리 디바이스와 같은 MLCs의 어레이를 포함하는 임의의 강유전성 메모리 디바이스에 의해 구현될 수 있는 것으로 이해된다. 즉, 3D 강유전성 메모리 디바이스(200, 300)는 본 명세서에 개시된 임의의 기록 동작 또는 판독 동작을 수행할 수 있다.
도 9는 본 개시의 일부 실시예에 따라 다수의 커패시터(904)를 각각 갖는 다수의 강유전성 메모리 셀(902)을 갖는 예시적인 강유전성 메모리 디바이스(900)의 회로도를 도시한다. 도 9에 도시된 바와 같이, 3D 강유전성 메모리 디바이스(200 및 300)와 같은 강유전성 메모리 디바이스(900)는 행 및 열로 배열된 강유전성 메모리 셀(902)의 어레이를 포함한다. 각각의 강유전성 메모리 셀(902)은 도 9에 도시된 바와 같이 제1 커패시터(C00) 및 제2 커패시터(C01)와 같은 복수의 커패시터(904)를 포함하는 MLC일 수 있다. "C00"은 강유전성 메모리 셀(902)의 제1 커패시터가 제1 비트 라인(BL[0]) 및 제1 플레이트 라인(PL0)에 전기적으로 연결된 것을 나타내는 반면, "C01"은 강유전성 메모리 셀(902)의 제2 커패시터가 제1 비트 라인(BL[0]) 및 제2 플레이트 라인(PL1)에 전기적으로 연결된 것을 나타낸다. 마찬가지로, "C10"은 커패시터가 제2 비트 라인(BL[1]) 및 제1 플레이트 라인(PL0)에 전기적으로 연결된 것을 나타내는 반면, "C11"은 커패시터가 제2 비트 라인(BL[1]) 및 제2 플레이트 라인(PL1)에 전기적으로 연결된 것을 나타낸다. 각각의 강유전성 메모리 셀(902)은 제1 및 제2 커패시터(904) 각각에 각각 전기적으로 연결된 트랜지스터(906)를 더 포함할 수 있다. 설명의 편의를 위해, 본 명세서에 개시된 다양한 동작이 구현될 수 있는 강유전성 메모리 셀(902)은 하나의 트랜지스터와 N개의 커패시터를 포함하는 "1T-nC" MLC로 일반화된다. N개의 커패시터(예를 들어, 제1 및 제2 커패시터(904))는 일부 실시예에 따라 3D 강유전성 메모리 디바이스(200 및 300)에서 수직으로 적층된다. 일례에서, 도 2에 도시된 바와 같이, 강유전성 메모리 셀(902)은 강유전성 메모리 셀(202)일 수 있고, 트랜지스터(906)는 트랜지스터(220)일 수 있으며, 제1 및 제2 커패시터(904)는 커패시터(204-1 및 204-2)일 수 있다. 다른 예에서, 도 3에 도시된 바와 같이, 강유전성 메모리 셀(902)은 강유전성 메모리 셀(304 또는 306)일 수 있고, 트랜지스터(906)는 트랜지스터(314)일 수 있으며, 제1 및 제2 커패시터(904)는 커패시터(316-1 및 316-2)일 수 있다.
도 9에 도시된 바와 같이, 각각의 워드 라인(WL[0] 또는 WL[1])은 어레이의 동일한 행에서 각각의 강유전성 메모리 셀(902)의 트랜지스터(906)의 게이트에 전기적으로 연결되고, 각각의 비트 라인(BL[0] 또는 BL[1])은 어레이의 동일한 열에서 각각의 강유전성 메모리 셀(902)의 트랜지스터(906)의 소스/드레인에 전기적으로 연결된다. N개의 플레이트 라인은 어레이의 동일한 행에서 각각의 강유전성 메모리 셀(902) 내 N개의 커패시터(904)의 제1 노드에 각각 전기적으로 연결되고 병렬로 배열될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 플레이트 라인(PL0)은 제1 커패시터(C00)의 제1 노드에 전기적으로 연결되고, 제2 플레이트 라인(PL1)은 제2 커패시터(C01)의 제1 노드에 전기적으로 연결된다. 각각의 강유전성 메모리 셀(902)에서, 트랜지스터(906)의 드레인/소스는 N개의 커패시터(904), 예를 들어, 제1 및 제2 커패시터(C00 및 C01) 각각의 제2 노드에 전기적으로 연결된다.
일부 실시예에서, 강유전성 메모리 디바이스(900)는 또한 비트 라인, 워드 라인 및 플레이트 라인을 통해 강유전성 메모리 셀(902)에 전기적으로 연결된 주변 디바이스(908)를 포함한다. 주변 디바이스(908)는 비트 라인, 워드 라인 및 플레이트 라인이 형성되는 주변 상호 연결 층(207)을 통해 강유전성 메모리 셀(202)에 전기적으로 연결된 3D 강유전성 메모리 디바이스(200)의 주변 디바이스일 수 있다. 일부 실시예에서, 주변 디바이스(908)는 강유전성 메모리 셀(902) 아래에 배치된다. 주변 디바이스(908)는 강유전성 메모리 셀(902)의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 디바이스(908)는 데이터 버퍼(예를 들어, 비트 라인 페이지 버퍼), 디코더(예를 들어, 행 디코더 또는 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 참조, 또는 회로의 임의의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다.
일부 실시예에서, 주변 디바이스(908)는 워드 라인 구동 회로, 플레이트 라인 구동 회로 및 비트 라인 구동 회로를 포함한다. 워드 라인 구동 회로는 복수의 워드 라인 신호를 생성하고, 복수의 워드 라인 신호를 각각의 워드 라인에 각각 인가하여, 워드 라인 신호가 인가되는 것과 동일한 워드 라인(예를 들어,도 9의 WL[0])에 전기적으로 연결된 강유전성 메모리 셀(902)을 선택하도록 구성될 수 있다. 일부 실시예에서, 워드 라인 신호는 0V와 강유전성 메모리 셀(902)의 공급 전압(Vdd)보다 더 큰 바이어스 전압 사이에서 펄스화된 전압 신호이다. 예를 들어, 워드 라인 신호는 트랜지스터(906)를 턴온하기 위해 Vdd에 트랜지스터(906)의 임계 전압(Vth)을 더한 것일 수 있다.
플레이트 라인 구동 회로는 N개의 플레이트 라인 신호를 생성하고, 각각의 플레이트 라인 신호를 플레이트 라인 시간 시퀀스(즉, 플레이트 라인 코딩)에 따라 N개의 플레이트 라인(예를 들어, 도 9의 PL0 및 PL1) 각각에 인가하도록 구성될 수 있다. 일부 실시예에서, 각각의 플레이트 라인 신호는 0V와 바이어스 전압 사이에서 펄스화된 전압 신호이다. 플레이트 라인 신호는 일부 실시예에 따라 0V 또는 바이어스 전압의 이진 신호이다. 일례에서, 바이어스 전압은 Vdd이다. 다른 예에서, 바이어스 전압은 Vdd보다 더 크고, 예를 들어, Vdd의 약 4/3이다. 각각의 플레이트 라인 신호는 각각의 강유전성 메모리 셀(902)을 분극화하기 위해 각각의 플레이트 라인을 통해 각각의 커패시터(904)에 걸쳐 인가될 수 있다. 플레이트 라인 시간 시퀀스는 동작(예를 들어, 판독 또는 기록)의 유형, 강유전성 메모리 셀(902)의 배열(예를 들어, 모든 비트 라인이 선택한 워드 라인에 대해 한 번에 액세스되는지 여부), 커패시터(904)에 기록될 수 있는 데이터의 유효 상태 등을 포함하는 다양한 요인에 의해 결정될 수 있으며, 이에 대해서는 아래에서 자세히 설명한다.
도 9에 도시된 바와 같이, 페이지 동작에서 병렬 아키텍처인 워드 라인 및 플레이트 라인은 일부 실시예에 따라 동작 시 셀 교란을 방지하기 위한 동작 구성일 뿐이다. 동일한 워드 라인에서 하나의 페이지의 모든 강유전성 메모리 셀(902)은 판독 또는 기록 동작에서 동시에 액세스될 수 있다. 일부 실시예에 따라 플레이트 라인은 개별 워드 라인과 연관되고, 하나의 플레이트 라인은 다수의 워드 라인에 의해 공유되지 않는다.
비트 라인 구동 회로는 비트 라인 신호를 생성하고, 기록 동작 동안 각각의 강유전성 메모리 셀(902)의 커패시터(904)에 데이터의 유효 상태를 기록하기 위해 비트 라인 시간 시퀀스(즉, 비트 라인 코딩)에 따라 각각의 비트 라인(예를 들어, 도 9의 BL[0])에 비트 라인 신호를 인가하도록 구성될 수 있다. 일부 실시예에서, 각각의 비트 라인 신호는 0V와 Vdd 사이에서 펄스화된 전압 신호이다. 비트 라인 신호는 일부 실시예에 따라 0V 또는 Vdd의 이진 신호이다. 판독 동작 동안, 비트 라인 신호는 비트 라인 구동 회로에 의해 각각의 비트 라인(예를 들어, 도 9의 BL[0])을 통해 판독될 수 있고, 하나 이상의 참조 전압과 비교되어 커패시터(904)에 저장된 데이터의 유효 상태가 결정될 수 있다. 비트 라인 시간 시퀀스는, 동작의 유형(예를 들어, 판독 또는 기록), 강유전성 메모리 셀(902)의 배열(예를 들어, 모든 비트 라인이 선택된 워드 라인에 대해 한 번에 액세스되는지 여부), 커패시터(904)로부터 판독되거나 커패시터에 기록될 데이터의 유효 상태 등을 포함하는 다양한 인자에 의해 결정될 수 있고, 이에 대해서는 아래에서 자세히 설명된다.
도 10은 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 기록하는 예시적인 타이밍도를 도시한다. 도 11a는 본 개시의 일부 실시예에 따라 데이터의 예시적인 상태 및 대응하는 플레이트 라인 시간 시퀀스 및 비트 라인 시간 시퀀스를 도시하는 차트이다. 도 12a는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 기록하기 위한 예시적인 방법(1200)의 흐름도이다. 도 10, 도 11a 및 도 12a에 도시된 강유전성 메모리 셀은 트랜지스터 및 N개의 커패시터를 포함할 수 있으며, 여기서 N은 1보다 큰 양의 정수(예를 들어, 2, 3, 4, 5, 6 등)이다. 트랜지스터는, 일부 실시예에 따라 비트 라인 및 워드 라인에 각각 전기적으로 연결되고, N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 도 10, 도 11a 및 도 12a에 도시된 강유전성 메모리 셀의 예(여기서 N = 2)는 도 9에 도시된 강유전성 메모리 셀(902), 도 2에 도시된 강유전성 메모리 셀(202), 및 도 3에 도시된 강유전성 메모리 셀(304 및 306)을 포함한다. 도 10, 도 11a 및 도 12a는 함께 설명된다. 방법(1200)에 도시된 동작은 모든 실시 동작을 전부 개시하는 것이 아니며, 다른 동작이 예시된 동작 중 임의의 동작의 전, 후 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 12a에 도시된 것과 다른 순서로 수행될 수도 있다.
도 12를 참조하면, 방법(1200)은 동작(1202)에서 시작하고, 여기서 강유전성 메모리 셀의 공급 전압(Vdd)보다 더 큰 워드 라인 신호가 워드 라인에 인가되어 강유전성 메모리 셀을 선택한다. 일부 실시예에서, 워드 라인 신호는 Vdd에 트랜지스터의 임계 전압을 더한 것이다. 예를 들어, 워드 라인 신호는 제1 워드 라인(WL[0])을 통해 주변 디바이스(908)의 워드 라인 구동 회로에 의해 트랜지스터(906)의 게이트에 인가되어 기록 동작을 위한 강유전성 메모리 셀(902)을 선택할 수 있다. 도 10의 타이밍도에 예시된 바와 같이, 전체 기록 사이클(T0, T1, T2 및 T3)을 통해, 높은 레벨(예를 들어, "1")의 워드 라인 신호(WL)는 대응하는 워드 라인에 전기적으로 연결된 강유전성 메모리 셀을 선택하기 위해 인가되고 유지될 수 있다. 워드 라인 신호(WL)의 높은 레벨은 일부 실시예에 따라 Vdd보다 더 크다.
방법(1200)은 도 12a에 도시된 바와 같이 동작(1204)으로 진행하며, 여기서 0V와 Vdd 사이에서 펄스화된 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 N개의 플레이트 라인 각각에 인가된다. 예를 들어, 제1 플레이트 라인 신호가 제1 플레이트 라인(PL0)을 통해 주변 디바이스(908)의 플레이트 라인 구동 회로에 의해 제1 커패시터(C00)의 하나의 노드에 인가될 수 있고, 제2 플레이트 라인 신호가 제2 플레이트 라인(PL1)을 통해 주변 디바이스(908)의 플레이트 라인 구동 회로에 의해 제2 커패시터(C01)의 하나의 노드에 인가될 수 있다. 제1 및 제2 플레이트 라인 신호 각각은 플레이트 라인 시간 시퀀스에 따라 인가될 수 있다. 일부 실시예에서, 제1 및 제2 플레이트 라인 신호는 동일한 기록 사이클에서 조정(예를 들어, 동기화)된다. 각각의 플레이트 라인 신호는 0V와 Vdd 사이에서 펄스화되어 강유전성 메모리 셀의 전하를 표시할 수 있다.
도 10의 타이밍도에 예시된 바와 같이, 워드 라인 신호(WL)가 높은 레벨에 유지되는 기록 사이클(T0, T1, T2, 및 T3)에서, 낮은 레벨(예를 들어, "0")과 높은 레벨(예를 들어, "1") 사이에서 펄스화된 제1 플레이트 라인 신호(PL0)는 플레이트 라인 시간 시퀀스(예를 들어, PL0는 T0, T1, T2 및 T3에서 각각 1, 0, 0 및 1임)에 따라 인가될 수 있다. 동일한 기록 사이클에서, 낮은 레벨(예를 들어, "0")과 높은 레벨(예를 들어, "1") 사이에서 펄스화된 제2 플레이트 라인 신호(PL1)는 플레이트 라인 시간 시퀀스(예를 들어, PL1은 T0, T1, T2 및 T3에서 각각 0, 0, 1 및 1임)에 따라 인가될 수 있다. 다시 말해, 각각의 기록 사이클에서 플레이트 라인 코딩(PL[1:0])은 01, 00, 10, 11이다. 플레이트 라인 신호(PL)의 높은 레벨은 일부 실시예에 따라 Vdd이다.
방법(1200)은 도 12a에 도시된 바와 같이 동작(1206)으로 진행하며, 여기서 0V와 Vdd 사이에서 펄스화된 비트 라인 신호가 비트 라인 시간 시퀀스에 따라 비트 라인에 인가되어 N개의 커패시터에 데이터의 유효 상태를 기록한다. 데이터는 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성된다. 예를 들어, 비트 라인 신호는 제1 비트 라인(BL[0])을 통해 주변 디바이스(908)의 비트 라인 구동 회로에 의해 트랜지스터(906)의 소스/드레인에 인가되어, 선택된 강유전성 메모리 셀(902)의 제1 및 제2 커패시터(C00 및 C01)에 데이터의 유효 상태(예를 들어, 2 비트)를 기록할 수 있다. 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 인가될 수 있다. 일부 실시예에서, 비트 라인 신호 및 제1 및 제2 플레이트 라인 신호는 동일한 기록 사이클에서 조정(예를 들어, 동기화)된다.
도 10의 타이밍도에 도시된 바와 같이, 워드 라인 신호(WL)가 높은 레벨에 유지되는 기록 사이클(T0, T1, T2, T3)에서, 낮은 레벨(예를 들어 "0")과 높은 레벨(예를 들어, "1") 사이에서 펄스화된 비트 라인 신호(BL)는 비트 라인 시간 시퀀스에 따라 인가될 수 있다. 비트 라인 신호(BL)의 높은 레벨은 일부 실시예에 따라 Vdd이다. 플레이트 라인 코딩(PL[1:0])과 함께 비트 라인 시간 시퀀스는 강유전성 메모리 셀의 제1 및 제2 커패시터(C00 및 C01)에 기록될 데이터의 상태를 결정할 수 있다. N개의 커패시터에 저장된 다중 레벨 비트의 경우 데이터의 총 상태의 수는 2N인 것으로 이해된다. 예를 들어, 2개의 커패시터에 저장된 2 비트 데이터는 4개의 상태(00, 01, 10, 11)를 가질 수 있고, 3개의 커패시터에 저장된 3 비트 데이터는 8개의 상태(000, 001, 010, 011, 100, 101, 110 및 111)를 가질 수 있다. 그러나, 강유전성 메모리 셀의 기록 동작의 특성으로 인해 데이터의 모든 상태가 N개의 커패시터에 기록될 수 있는 것은 아니다. 특히, 비트 라인 신호와 플레이트 라인 신호 각각이 동일한 레벨 사이에서 (예를 들어, 0V와 Vdd 사이에서) 펄스화된 경우, 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스(예를 들어, 플레이트 라인 신호 중 임의의 플레이트 라인 신호의 타이밍 파형)와 같은 경우, 결과 상태(들)가 비유효화되어 N개의 커패시터에 기록될 수 없다.
일부 실시예에서, N-비트 데이터는 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성된다. 예를 들어, 2 비트 데이터는 2개의 커패시터에 기록될 수 있는 3개의 유효 상태로 구성될 수 있고, 3 비트 데이터는 3개의 커패시터에 기록될 수 있는 4개의 유효 상태로 구성될 수 있고, 4 비트 데이터는 4개의 커패시터에 기록될 수 있는 5개의 유효 상태로 구성될 수 있다. 데이터의 N+1개의 유효 상태 각각은 일부 실시예에 따라 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스와 다를 때 발생한다. 한편, 나머지 상태는 비유효 상태이다. 일부 실시예에서, N-비트 데이터는 N개의 커패시터에 기록될 수 없는 2N-(N+1)개의 비유효 상태로 구성된다. 예를 들어, 2 비트 데이터는 1개의 비유효 상태로 구성될 수 있고, 3 비트 데이터는 4개의 비유효 상태로 구성될 수 있으며, 4 비트 데이터는 11개의 비유효 상태로 구성될 수 있다. 데이터의 2N-(N+1)개의 비유효 상태 각각은 일부 실시예에 따라 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스와 동일할 때 발생한다.
도 11a에 도시된 바와 같이, 플레이트 라인 시간 시퀀스(예를 들어, 도 10의 플레이트 라인 코딩(PL[1:0]))가 주어진 경우, 기록 사이클(T0, T1, T2 및 T3)에서 비트 라인 시간 시퀀스의 치환을 통해, 2개의 커패시터(C01 및 C00)에 대한 2 비트 데이터는 커패시터(C01 및 C00)에 기록될 수 있는 3개의 상태(00, 01 및 11)만을 갖는다(이 3개의 상태만으로 구성된다). 3개의 유효 상태는 각 플레이트 라인 신호 및 비트 라인 신호에 의해 표준 바이어스 전압(0V/Vdd)이 사용된다는 가정 하에 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스와 다를 때 발생한다. 이와 달리, 비트 라인 시퀀스가 플레이트 라인 시간 시퀀스(예를 들어, PL1의 경우 0011, PL0의 경우 1001)와 동일한 두 경우에는 데이터의 결과 상태가 비유효화(예를 들어, X1 및 0X)된다. 데이터의 유효 상태(및 비유효 상태)의 수는 (또한 커패시터의 수인) 데이터 비트의 수(N)에 의해 결정되지만, 특정 유효 상태는 특정 플레이트 라인 시간 시퀀스에 기초하여 변할 수 있는 것으로 이해된다. 즉, 데이터의 유효 상태는 플레이트 라인 시퀀스에 기초하여 결정될 수 있다. 예를 들어, 도 11a에서 데이터의 3개의 유효 상태는 00, 01 및 11이지만, 이 유효 상태는 플레이트 라인 시간 시퀀스가 변하는 경우 변경될 수 있다. 일부 실시예에서, 플레이트 라인 시간 시퀀스가 강유전성 메모리 디바이스의 기록 동작에서 주어진 값(예를 들어, 미리 설정된 플레이트 라인 코딩)이기 때문에, 유효 상태의 수 및 데이터의 특정 유효 상태가 또한 알려진다.
데이터의 동일한 유효 상태를 초래할 수 있는 하나 초과의 후보 비트 라인 시간 시퀀스가 있을 수 있는 것으로 더 이해된다. 예를 들어, 도 11에 도시된 바와 같이, 유효 상태(00)는 2개의 후보 비트 라인 시간 시퀀스(0000 및 0001)에 의해 달성될 수 있으며, 유효 상태(11)는 3개의 후보 비트 라인 시간 시퀀스(0111, 1011 및 1111)에 의해 달성될 수 있다. 그 결과, 일부 실시예에서, 데이터의 각 유효 상태에서, 데이터의 유효 상태를 N개의 커패시터에 기록하기 위해 주어진 비트 라인 시간 시퀀스가 결정될 수 있다(예를 들어, 다수의 후보 비트 라인 시간 시퀀스 중에서 선택될 수 있다). 즉, 비트 라인 시간 시퀀스는 N개의 커패시터에 기록된 데이터의 유효 상태에 기초하여 결정된다. 예를 들어, 비트 라인 시간 시퀀스는 N개의 커패시터에 기록된 데이터의 유효 상태에 대응하는 복수의 후보 비트 라인 시간 시퀀스 중에서 선택함으로써 결정될 수 있다. 다시 도 10을 참조하면, 기록 사이클에서 비트 라인 신호(BL)의 특정 비트 라인 시간 시퀀스는 이 기록 사이클에서 커패시터(C01 및 C00)에 기록될 데이터의 유효 상태에 기초하여 결정되고, 데이터의 유효 상태가 변할 때, 예를 들어, 그 다음 기록 사이클에서, 변경된다. 데이터의 동일한 유효 상태가 상이한 기록 사이클에 기록되는 경우, 이 기록 사이클 각각에서 비트 라인 신호(BL)의 비트 라인 시간 시퀀스는 동일하게 유지된다.
플레이트 라인 신호의 바이어스 전압(예를 들어, Vdd보다 더 큼)을 변경함으로써, 강유전성 메모리 셀의 N개의 커패시터에 기록될 수 있는 다중 레벨 비트 데이터의 유효 상태의 수가 증가될 수 있다. 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스와 동일한 경우, 플레이트 라인 신호의 바이어스 전압이 여전히 Vdd에 있는 비트 라인 신호보다 더 커지기 때문에, 데이터의 결과 상태는 강유전성 메모리 셀의 기록 동작의 특성으로 인해 N개의 커패시터에 기록될 수 있다(즉, 유효 상태가 될 수 있다). 도 12b는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 기록하기 위한 다른 예시적인 방법(1201)의 흐름도이다. 도 11b는 본 개시의 일부 실시예에 따라 데이터의 예시적인 상태 및 대응하는 플레이트 라인 시간 시퀀스 및 비트 라인 시간 시퀀스를 도시하는 다른 차트이다. 도 11b 및 도 12b는 함께 설명된다. 방법(1201)은 도 12a의 1204에서와 같이 0V와 Vdd 사이에서 펄스화된 플레이트 라인 신호를 인가하는 대신 1205에서, 강유전성 메모리 셀의 Vdd보다 더 큰 바이어스 전압과 0V 사이에서 펄스화된 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 N개의 플레이트 라인 각각에 인가되는 것을 제외하고는 방법(1200)과 유사하다. 일부 실시예에서, 바이어스 전압은 Vdd의 약 4/3이다.
방법(1201)은 도 12b에 도시된 바와 같이 동작(1207)으로 진행하며, 여기서 0V와 Vdd 사이에서 펄스화된 비트 라인 신호가 비트 라인 시간 시퀀스에 따라 비트 라인에 인가되어 N개의 커패시터에 데이터의 유효 상태를 기록한다. 데이터는 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성된다. 예를 들어, 비트 라인 신호는 제1 비트 플레이트 라인(BL[0])을 통해 주변 디바이스(908)의 비트 라인 구동 회로에 의해 트랜지스터(906)의 소스/드레인에 인가되어, 선택된 강유전성 메모리 셀(902)의 제1 및 제2 커패시터(C00 및 C01)에 데이터의 유효 상태(예를 들어, 2 비트)를 기록할 수 있다. 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 인가될 수 있다. 일부 실시예에서, 비트 라인 신호와 제1 및 제2 플레이트 라인 신호는 동일한 기록 사이클에서 조정(예를 들어, 동기화)된다. 플레이트 라인 신호에 대한 추가 바이어스 전압을 비트 라인 신호의 Vdd와 비교한 결과, 일부 실시예에서, N-비트 데이터는 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성된다. 즉, 비트 라인 시간 시퀀스가 플레이트 라인 시간 시퀀스와 동일하다 하더라도 데이터의 모든 상태가 유효 상태로 된다. 예를 들어, 2 비트 데이터는 2개의 커패시터에 기록될 수 있는 4개의 유효 상태로 구성될 수 있고, 3 비트 데이터는 3개의 커패시터에 기록될 수 있는 8개의 유효 상태로 구성될 수 있고, 4 비트 데이터는 4개의 커패시터에 기록될 수 있는 16개의 유효 상태로 구성될 수 있다.
도 11b에 도시된 바와 같이, 주어진 플레이트 라인 시간 시퀀스(예를 들어, 플레이트 라인 코딩(PL[1:0])은 00, 10, 0.66/1.33임)가 기록 사이클(T1, T2 및 T3)에 제공된다. 도 11a에 도시된 예와는 달리, T3의 바이어스 전압은 0과 Vdd가 아니고 PL1 및 PL0에 대해 각각 2/3 Vdd 및 4/3 Vdd이다. 기록 사이클(T1, T2 및 T3)에서 비트 라인 시간 시퀀스의 치환을 통해, 각 강유전성 메모리 셀의 두 커패시터(예를 들어, C01 및 C00 또는 C11 및 C10)에 대한 2 비트 데이터는 두 커패시터에 기록될 수 있는 모두 22(4)개의 유효 상태(00, 01, 10 및 11)를 가질 수 있다. 비트 라인 신호(BL[0] 및 BL[1])는 0V와 Vdd(예를 들어, 0, 1/3 Vdd 또는 Vdd) 사이에서 펄스화되고, 이것은, 플레이트 라인 신호가 T3에서 4/3 Vdd로 바이어스될 수 있기 때문에 T3의 플레이트 라인 신호(PL0 및 PL1)와 같지 않게 된다. 도 11b는, 예를 들어, 도 9에 도시된 바와 같이, 동일한 2개의 플레이트 라인(PL0 및 PL1)에 전기적으로 연결된, 예를 들어, 4개의 커패시터(C00, C01, C10 및 C11)를 포함하는 동일한 행의 2개의 인접한 강유전성 메모리 셀에 대응한다. 2개의 인접한 강유전성 메모리 셀의 기록 동작은 방해받지 않을 수 있다. 총 24(16)개의 유효 상태가 2개의 인접한 강유전성 메모리 셀에 있는 4개의 커패시터(C00, C01, C10 및 C11)에 기록될 수 있다.
도 13은 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 판독하는 예시적인 타이밍도를 도시한다. 도 14는 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 판독하기 위한 예시적인 방법(1400)의 흐름도이다. 도 13 및 도 14에 도시된 강유전성 메모리 셀은 트랜지스터 및 N개의 커패시터를 포함할 수 있으며, 여기서 N은 1보다 큰 양의 정수이다. 일부 실시예에 따르면, 트랜지스터는 비트 라인 및 워드 라인에 각각 전기적으로 연결되고, N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 도 13 및 도 14에 도시된 강유전성 메모리 셀의 예(여기서 N = 2)는 도 9에 도시된 강유전성 메모리 셀(902), 도 2에 도시된 강유전성 메모리 셀(202), 및 도 3에 도시된 강유전성 메모리 셀(304 및 306)을 포함한다. 도 13 및 도 14는 함께 설명된다. 방법(1400)에 도시된 동작은 모든 실시 동작을 전부 개시하는 것이 아니며, 다른 동작도 예시된 동작 중 임의의 동작의 전, 후 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 14에 도시된 것과 다른 순서로 수행될 수도 있다.
도 13 및 도 14에 대해 개시된 판독 동작은 단계 감지 방식을 구현하고, 이는 감지를 위해 동시에 다수의 참조 전압을 이용함으로써 판독 속도가 빠르고, 판독 동작 후 다시 기록하는 동작을 통해 데이터의 모든 상태를 강화함으로써 장기적인 방해가 적다. 도 14를 참조하면, 방법(1400)은 동작(1402)에서 시작하고, 여기서 Vdd보다 더 큰 워드 라인 신호가 워드 라인에 인가되어 강유전성 메모리 셀을 선택한다. 일부 실시예에서, 워드 라인 신호는 Vdd에 트랜지스터의 임계 전압을 더한 것이다. 예를 들어, 워드 라인 신호는 제1 워드 라인(WL[0])을 통해 주변 디바이스(908)의 워드 라인 구동 회로에 의해 트랜지스터(906)의 게이트에 인가되어, 판독 동작을 위한 강유전성 메모리 셀(902)을 선택할 수 있다. 도 13의 타이밍도에 예시된 바와 같이, 전체 판독 사이클(t0 내지 t3)을 통해, 높은 레벨(예를 들어, "1")의 워드 라인 신호(WL)는 대응하는 워드 라인에 전기적으로 연결된 강유전성 메모리 셀을 선택하기 위해 인가되고 유지될 수 있다. 워드 라인 신호(WL)의 높은 레벨은 일부 실시예에 따라 Vdd보다 더 크다.
방법(1400)은 도 14에 도시된 바와 같이 동작(1404)으로 진행하며, 여기서 0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호가 N개의 플레이트 라인 각각에 순차적으로 인가된다. 일례에서, 바이어스 전압은 Vdd이다. 다른 예에서, 바이어스 전압은 Vdd보다 더 크고, 예를 들어, Vdd의 4/3이다. 도 13의 타이밍도에 예시된 바와 같이, 판독 사이클의 제1 부분(t0 내지 t1)에서, 낮은 레벨(예를 들어, "0")로부터 높은 레벨(예를 들어, "1")로 펄스화된 제1 플레이트 라인 신호(PL0)는 제1 플레이트 라인에 인가되고, 그런 다음 판독 사이클의 제2 부분(t1 내지 t2)에서, 낮은 레벨(예를 들어, "0")로부터 높은 레벨(예를 들어, "1")로 펄스화된 제2 플레이트 라인 신호(PL1)는 제2 플레이트 라인에 인가될 수 있다. 플레이트 라인 신호(PL)의 높은 레벨은 일부 실시예에 따라 Vdd보다 크거나 같다. 일부 실시예에서, 각각의 플레이트 라인 신호는 판독 사이클에서 N개의 플레이트 라인 각각에 0V로부터 Vdd 또는 Vdd의 4/3으로 순차적으로 펄스화된다. 제1 플레이트 라인 신호(PL0)는 판독 사이클의 제2 부분(t1 내지 t2)에서 높은 레벨(예를 들어, "1")로 유지될 수 있다. 일부 실시예에서, 제1 및 제2 플레이트 라인 신호는 제1 및 제2 플레이트 라인(PL0 및 PL1)을 통해 주변 디바이스(908)의 플레이트 라인 구동 회로에 의해 각각 인가될 수 있다.
바이어스 전압(예를 들어, Vdd 또는 4/3 Vdd)의 플레이트 라인 신호가 N개의 플레이트 라인 각각에 인가된 후, 비트 라인 신호는 N개의 커패시터에 저장된 데이터의 유효 상태에 기초하여 플레이트 라인 신호에 의해 N+1개의 레벨 중 하나의 레벨로 풀업(pulled up)될 수 있다. 일부 실시예에서, 비트 라인 신호가 도달할 수 있는 N+1개의 레벨 각각은 데이터의 N+1개의 유효 상태 각각에 대응한다. 예를 들어, 도 13에 도시된 바와 같이, t3에서 제2 플레이트 라인 신호(PL1)가 높은 레벨로 펄스화될 때, 비트 라인 신호(BL[0])는 제1 및 제2 커패시터(C00 및 C01)에 기록되고 저장될 수 있는 3개의 유효 상태(00, 01 및 11) 각각에 대응하는 3개의 레벨 중 하나의 레벨로 풀업될 수 있다.
방법(1400)은, 도 14에 도시된 바와 같이, 동작(1406)으로 진행하고, 여기서 바이어스 전압의 플레이트 라인 신호가 N개의 플레이트 라인 각각에 인가된 후, N개의 커패시터로부터 판독된 비트 라인의 비트 라인 신호는 N개의 참조 전압과 동시에 비교되어, 데이터의 복수의 유효 상태로부터 N개의 커패시터에 저장된 데이터의 유효 상태가 결정된다. 바이어스 전압이 Vdd인 일례에서, 데이터는 N+1개의 유효 상태로 구성된다. 바이어스 전압이 Vdd보다 더 큰 다른 예에서, 예를 들어, Vdd의 4/3인 예에서, 데이터는 2N개의 유효 상태로 구성된다. 도 13의 타이밍도에 예시된 바와 같이, 판독 사이클의 제3 부분(t2 내지 t3, 즉, 감지 기간)에서, 비트 라인 신호(BL[0])는 제1 및 제2 커패시터(C00 및 C01)로부터 동시에 판독되고, 그 레벨은 2개의 참조 전압과 동시에 비교되어, 데이터의 3가지 유효 상태(예를 들어, 00, 10, 11)로부터 제1 및 제2 커패시터(C00 및 C01)에 저장된 데이터의 유효 상태가 결정된다. 일부 실시예에 따라 비교에 의해 유효 상태를 3개의 가능한 유효 상태와 구별하기 위해, 2개의 참조 전압 중 제1 전압은 비트 라인 신호의 낮은 레벨과 중간 레벨 사이에 있고, 2개의 참조 전압 중 제2 전압은 비트 라인 신호의 중간 레벨과 높은 레벨 사이에 있다. 제1 및 제2 플레이트 라인 신호(PL0 및 PL1)는 감지 기간 동안 낮은 레벨(예를 들어, "0")로 복귀할 수 있다. 일부 실시예에서, 비트 라인 신호는 비트 라인(BL(0))을 통해 주변 디바이스(908)에 의해 판독되며, 2개의 참조 전압은 주변 디바이스(908)에 의해 생성되고, 비트 라인 신호는 주변 디바이스(908)의 2개의 감지 증폭기를 사용하여 2개의 참조 전압과 동시에 비교된다.
위에서 설명한 바와 같이, 단계 감지 방식은 N개의 커패시터에 저장된 데이터의 유효 상태 중 하나를 결정하기 위해 데이터의 N+1개의 유효 상태를 구별하기 위해 N개의 커패시터로부터 판독된 비트 라인 신호를 N개의 참조 전압과 동시에 비교하도록 적용될 수 있다. N개의 참조 전압은 바이어스 신호(예를 들어, Vdd)에 순차적으로 펄스화된 N개의 플레이트 라인 신호에 의해 감지 기간의 시작 부분에서 비트 라인 신호가 풀업될 수 있는 N+1개의 레벨에 기초하여 미리 설정될 수 있다.
일부 실시예에서, 워드 라인 신호 및 플레이트 라인 신호는 비트 라인 신호가 판독되는 것과 동일한 판독 사이클에서 인가된다. 일부 실시예에서, 데이터의 유효 상태가 결정된 후에, 데이터의 유효 상태가 N개의 커패시터에 다시 기록된다. 데이터의 유효 상태를 N개의 커패시터에 다시 기록하기 위해, 0V와 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호는 플레이트 라인 시간 시퀀스에 따라 N개의 플레이트 라인 각각에 인가될 수 있고, 0V와 Vdd 사이에서 펄스화된 다른 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 비트 라인에 인가되어 N개의 커패시터에 데이터의 유효 상태를 기록할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 판독 사이클 후(예를 들어, t3 후), 다시 기록하는 기간에, 데이터의 유효 상태는 제1 및 제2 커패시터(C00 및 C01)에 동시에 다시 기록되어, 제1 및 제2 커패시터(C00 및 C01)에 데이터의 유효 상태의 저장을 강화한다. 다시 기록하는 동작은 전술한 기록 동작과 동일할 수 있으므로 그 세부 사항은 반복하지 않는다.
도 15는 본 개시의 일부 실시예에 따라 다수의 커패시터를 갖는 강유전성 메모리 셀을 판독하는 다른 예시적인 타이밍도를 도시한다. 도 16은 본 개시의 일부 실시예에 따라 N개의 커패시터를 갖는 강유전성 메모리 셀을 판독하기 위한 다른 예시적인 방법(1600)의 흐름도이다. 도 15 및 도 16에 도시된 강유전성 메모리 셀은 트랜지스터 및 N개의 커패시터를 포함할 수 있으며, 여기서 N은 1보다 큰 양의 정수이다. 일부 실시예에 따르면, 트랜지스터는 비트 라인 및 워드 라인에 각각 전기적으로 연결되고, N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결된다. 도 15 및 도 16에 도시된 강유전성 메모리 셀의 예(여기서 N = 2)는 도 9에 도시된 강유전성 메모리 셀(902), 도 2에 도시된 강유전성 메모리 셀(202), 및 도 3에 도시된 강유전성 메모리 셀(304 및 306)을 포함한다. 도 15 및 도 16은 함께 설명된다. 방법(1600)에 도시된 동작은 모든 실시 동작을 전부 개시하는 것이 아니며, 다른 동작이 예시된 동작 중 임의의 동작의 전, 후 또는 사이에 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나 또는 도 16에 도시된 것과 다른 순서로 수행될 수 있다.
도 15 및 도 16에 설명된 판독 동작은 펄스화된 플레이트 라인 신호를 이용함으로써 불리한 커플링 효과를 갖지 않는 펄스 감지 방식을 구현한다. 도 16을 참조하면, 방법(1600)은 동작(1602)에서 시작하고, 여기서 Vdd보다 더 큰 워드 라인 신호가 워드 라인에 인가되어 강유전성 메모리 셀을 선택한다. 일부 실시예에서, 워드 라인 신호는 Vdd에 트랜지스터의 임계 전압을 더한 것이다. 예를 들어, 워드 라인 신호는 제1 워드 라인(WL[0])을 통해 주변 디바이스(908)의 워드 라인 구동 회로에 의해 트랜지스터(906)의 게이트에 인가되어 판독 동작을 위한 강유전성 메모리 셀(902)을 선택할 수 있다. 도 15의 타이밍도에 예시된 바와 같이, 전체 판독 사이클(t0 내지 t6)을 통해, 높은 레벨(예를 들어, "1")의 워드 라인 신호(WL)는 대응하는 워드 라인에 전기적으로 연결된 강유전성 메모리 셀을 선택하기 위해 인가되고 유지될 수 있다. 워드 라인 신호(WL)의 높은 레벨은 일부 실시예에 따라 Vdd보다 더 크다.
방법(1600)은 도 16에 도시된 바와 같이 동작(1604)으로 진행하며, 여기서 0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호가 N개의 플레이트 라인 각각에 순차적으로 인가된다. 일례에서, 바이어스 전압은 Vdd이다. 다른 예에서, 바이어스 전압은 Vdd보다 더 크고, 예를 들어, Vdd의 4/3이다. 방법(1600)은 도 16에 도시된 바와 같이 동작(1606)으로 진행하며, 여기서 바이어스 전압의 플레이트 라인 신호 각각이 N개의 플레이트 라인 각각에 인가된 후에, N개의 커패시터 각각으로부터 판독된 비트 라인의 각각의 비트 라인 신호는 참조 전압과 비교되어, 데이터의 복수의 유효 상태로부터 N개의 커패시터에 저장된 데이터의 유효 상태가 결정된다. 바이어스 전압이 Vdd인 일례에서 데이터는 N+1개의 유효 상태로 구성된다. 바이어스 전압이 Vdd보다 더 큰 다른 예에서, 예를 들어, Vdd의 4/3인 예에서, 데이터는 2N개의 유효 상태로 구성된다.
도 15의 타이밍도에 도시된 바와 같이, 판독 사이클의 제1 부분(t0 내지 t1)에서, 낮은 레벨(예를 들어, "0")로부터 높은 레벨(예를 들어, "1")로 펄스화된 제1 플레이트 라인 신호(PL0)가 제1 플레이트 라인에 인가될 수 있고, 낮은 레벨(예를 들어, "0")의 제2 플레이트 라인 신호(PL1)는 제2 플레이트 라인에 인가될 수 있다. 높은 레벨(예를 들어, "1")의 제1 플레이트 라인 신호(PL0)가 제1 플레이트 라인에 인가된 후, 판독 사이클의 제2 부분(t1 내지 t2, 즉, 제1 감지 기간)에서, 제1 커패시터(C00)로부터 판독된 제1 비트 라인 신호(BL[0])는 제1 참조 전압과 비교되어, 제1 커패시터(C00)에 저장된 데이터의 유효 상태의 제1 비트가 결정될 수 있다. 제1 플레이트 라인 신호(PL0)는 높은 레벨(예를 들어, "1")로 유지될 수 있고, 제2 플레이트 라인 신호(PL1)는 제1 감지 기간에서 낮은 레벨(예를 들어, "0")로 유지될 수 있다. 제1 참조 전압은 t1에서 제1 비트 라인 신호의 낮은 레벨과 높은 레벨 사이에 있을 수 있다.
제2 커패시터(C1)에 저장된 데이터의 유효 상태의 제2 비트를 판독하기 위해 동일한 동작이 반복될 수 있다. 예를 들어, 제1 감지 기간 이후 및 판독 사이클의 제4 부분(t3 내지 t4)에서, 낮은 레벨(예를 들어, "0")로부터 높은 레벨(예를 들어, "1")로 펄스화된 제2 플레이트 라인 신호(PL1)는 제2 플레이트 라인에 인가될 수 있고, 낮은 레벨(예를 들어, "0")의 제1 플레이트 라인 신호(PL0)는 제1 플레이트 라인에 인가될 수 있다. 높은 레벨(예를 들어, "1")의 제2 플레이트 라인 신호(PL1)가 제2 플레이트 라인에 인가된 후, 판독 사이클의 제5 부분(t4 내지 t5, 즉 제2 감지 기간)에서, 제2 커패시터(C1)로부터 판독된 제2 비트 라인 신호(BL[0])는 제2 참조 전압과 비교되어, 제2 커패시터(C01)에 저장된 데이터의 유효 상태의 제2 비트가 결정될 수 있다. 제2 플레이트 라인 신호(PL1)는 높은 레벨(예를 들어, "1")로 유지될 수 있고, 제1 플레이트 라인 신호(PL0)는 제2 감지 기간에 낮은 레벨(예를 들어, "0")로 유지될 수 있다. 제2 참조 전압은 t4에서 제2 비트 라인 신호의 낮은 레벨과 높은 레벨 사이에 있을 수 있다. 일부 실시예에서, 제1 및 제2 플레이트 라인 신호는 제1 및 제2 플레이트 라인(PL0 및 PL1)을 통해 주변 디바이스(908)의 플레이트 라인 구동 회로에 의해 각각 인가될 수 있다. 일부 실시예에서, 비트 라인 신호는 제1 비트 라인(BL(0))을 통해 주변 디바이스(908)에 의해 판독되고, 제1 및 제2 참조 전압은 주변 디바이스(908)에 의해 생성되고, 각각의 비트 라인 신호는 주변 디바이스(908)에 있는 하나의 감지 증폭기를 사용하여 참조 전압 각각과 순차적으로 비교된다. 일부 실시예에서, 제1 참조 전압은 제2 참조 전압과 동일하다.
위에서 설명한 바와 같이, 펄스 감지 방식은 N개의 커패시터에 저장된 데이터의 유효 상태들 중 하나의 상태를 결정하기 위해 N개의 커패시터 각각으로부터 판독된 각각의 비트 라인 신호를 N개의 참조 전압 각각과 순차적으로 비교하여, 데이터의 N+1개의 유효 상태를 구별하는 데 적용될 수 있다. N개의 참조 전압 각각은 바이어스 신호(예를 들어, Vdd)에 순차적으로 펄스화된 N개의 플레이트 라인 신호에 의해 각각의 감지 기간의 시작 부분에서 각각의 비트 라인 신호가 풀업될 수 있는 낮은 레벨 및 높은 레벨에 기초하여 미리 설정될 수 있다. 일부 실시예에서, N개의 참조 전압은 동일하다.
일부 실시예에서, 데이터의 유효 상태가 결정된 후, 데이터의 유효 상태가 N개의 커패시터에 다시 기록된다. 데이터의 유효 상태를 N개의 커패시터에 다시 기록하기 위해, 0V와 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호가 플레이트 라인 시간 시퀀스에 따라 N개의 플레이트 라인 각각에 인가될 수 있고, 0V와 Vdd 사이에서 펄스화된 다른 비트 라인 신호는 비트 라인 시간 시퀀스에 따라 비트 라인에 인가되어, 데이터의 유효 상태를 N개의 커패시터에 기록할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 판독 사이클 후(예를 들어, t6 후), 다시 기록하는 기간에, 데이터의 유효 상태는 제1 및 제2 커패시터(C00 및 C01)에 동시에 다시 기록되어, 제1 및 제2 커패시터(C00 및 C01)에 데이터의 유효 상태의 저장을 강화한다. 다시 기록하는 동작은 위에서 상세히 설명한 기록 동작과 실질적으로 유사할 수 있으므로 그 세부 사항은 반복하지 않는다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 이 기술 분야의 기술 지식을 적용함으로써 본 개시의 일반적인 개념을 벗어나지 않고 과도한 실험 없이 특정 실시예와 같은 다양한 응용을 쉽게 수정하거나 및/또는 변형할 수 있도록 본 개시의 일반적인 특성을 완전히 개시한다. 따라서, 이러한 변형 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여 개시된 실시예의 의미 및 균등 범위 내에 있도록 의도된다. 본 명세서의 어구 또는 용어는 본 발명을 설명하기 위한 것일 뿐 본 발명을 제한하기 위한 것이 아니므로, 본 명세서의 용어 또는 어구는 교시 및 지침의 관점에서 이 기술 분야에 통상의 지식을 가진 자에 의해 해석되어야 하는 것으로 이해된다.
본 개시의 실시예는 지정된 기능 및 그 관계의 구현을 예시하는 기능적 형성 블록의 도움으로 위에서 설명되었다. 이러한 기능적 형성 블록의 경계는 설명의 편의를 위해 여기에서 임의로 한정되었다. 지정된 기능과 그 관계가 적절히 수행되는 한, 대안적인 경계를 한정할 수 있다.
본 발명의 내용 란 및 요약서 란은 본 발명자(들)에 의해 고려된 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 예시적인 실시예를 제시하는 것이므로, 본 개시 및 첨부된 청구 범위를 어떤 방식으로든 제한하려고 의도된 것은 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 임의의 실시예로 제한되어서는 안 되며, 다음의 청구 범위 및 그 균등 범위에 따라서만 한정되어야 한다.

Claims (63)

  1. 3차원(3D) 강유전성 메모리 디바이스로서,
    기판; 및
    상기 기판 위에서 각각 수직으로 연장되는 복수의 강유전성 메모리 셀을 포함하고, 상기 복수의 강유전성 메모리 셀은,
    제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함하는 커패시터; 및
    상기 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  2. 제1항에 있어서,
    상기 트랜지스터는 상기 커패시터 위에 배치되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  3. 제1항에 있어서,
    상기 채널 구조물은 상기 제1 전극 위에 있고 상기 제1 전극에 전기적으로 연결되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  4. 제1항에 있어서,
    커패시터 게이트 스택을 더 포함하고, 상기 커패시터 게이트 스택을 통해 상기 커패시터가 수직으로 연장되고, 상기 커패시터 게이트 스택은,
    측 방향으로 연장되고 상기 제2 전극과 접촉하는 전도체 층;
    상기 전도체 층 아래에 배치된 제1 유전체 층; 및
    상기 전도체 층 위에 배치된 제2 유전체 층을 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  5. 제4항에 있어서,
    상기 커패시터 게이트 스택 아래에 배치된 정지 층을 더 포함하고, 상기 커패시터의 하위 부분은 상기 정지 층과 접촉하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  6. 제1항에 있어서,
    복수의 비트 라인 및 복수의 비트 라인 접점을 더 포함하고, 상기 비트 라인 접점 각각은 상기 비트 라인들 중 하나의 비트 라인 및 상기 트랜지스터들 중 하나의 트랜지스터의 소스/드레인 영역과 접촉하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  7. 제1항에 있어서,
    상기 강유전성 메모리 셀 각각은 평면도에서 실질적으로 원형 형상인 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  8. 제1항에 있어서,
    상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er), 이테르븀(Yb) 중 적어도 하나와 산소를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  9. 제1항에 있어서,
    상기 제1 전극은 실리콘(Si), 투명 전도성 산화물(TCO), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiNx), 티타늄 알루미늄 질화물(TiAlNx), 티타늄 탄소 질화물(TiCNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 탄탈륨 알루미늄 질화물(TaAlNx), 텅스텐 질화물(WNx), 텅스텐 규화물(WSix), 텅스텐 탄소 질화물(WCNx), 루테늄(Ru) 및 루테늄 산화물(RuOx) 중 적어도 하나를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  10. 제1항에 있어서,
    상기 강유전성 메모리 셀 아래에 배치된 주변 디바이스를 더 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  11. 제1항에 있어서,
    측 방향으로 연장되고 상기 제2 전극과 접촉하는 전도체 층을 더 포함하고, 상기 전도체 층은 상기 제2 전극과 상이한 수직 치수를 갖고, 상기 제2 전극은 상기 전도체 층과 상기 강유전성 층 사이에 측 방향으로 배치되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  12. 3차원(3D) 강유전성 메모리 디바이스로서,
    기판; 및
    상기 기판 위에서 수직으로 연장되는 강유전성 메모리 셀을 포함하고, 상기 강유전성 메모리 셀은,
    수직으로 적층된 복수의 커패시터로서, 상기 커패시터 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함하는, 상기 복수의 커패시터; 및
    상기 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함하는 트랜지스터를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  13. 제12항에 있어서,
    상기 강유전성 메모리 셀 각각에서 상기 제1 전극은 연속 전극의 일부인 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  14. 제13항에 있어서,
    상기 채널 구조물은 상기 연속 전극 위에 있고 상기 연속 전극에 전기적으로 연결되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  15. 제12항에 있어서,
    상기 커패시터 각각에서 상기 강유전성 층은 연속적인 강유전성 층의 일부인 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  16. 제12항에 있어서,
    상기 커패시터 각각에서 상기 제2 전극은 서로 전기적으로 절연되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  17. 제16항에 있어서,
    복수의 커패시터 게이트 스택을 더 포함하고, 상기 복수의 커패시터 게이트 스택을 통해 상기 커패시터가 수직으로 연장되고, 상기 커패시터 게이트 스택 각각은,
    측 방향으로 연장되고 상기 제2 전극들 중 하나의 제2 전극과 접촉하는 전도체 층;
    상기 전도체 층 아래에 배치된 제1 유전체 층; 및
    상기 전도체 층 위에 배치된 제2 유전체 층을 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  18. 제16항에 있어서,
    상기 커패시터 게이트 스택 아래에 배치된 정지 층을 더 포함하고, 상기 커패시터의 하위 부분은 상기 정지 층과 접촉하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  19. 제12항에 있어서,
    복수의 비트 라인 및 복수의 비트 라인 접점을 더 포함하고, 상기 비트 라인 접점 각각은 상기 비트 라인들 중 하나의 비트 라인 및 상기 트랜지스터들 중 하나의 트랜지스터의 소스/드레인 영역과 접촉하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  20. 제12항에 있어서,
    상기 강유전성 층은 적어도 2개의 상기 커패시터에 걸쳐 연속 층의 일부인 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  21. 제12항에 있어서,
    상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er) 및 이테르븀(Yb) 중 적어도 하나와 산소를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  22. 제12항에 있어서,
    적어도 2개의 상기 제2 전극의 수직 치수는 동일하지 않은 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  23. 제12항에 있어서,
    측 방향으로 연장되고 상기 제2 전극들 중 하나의 제2 전극과 접촉하는 전도체 층을 더 포함하고, 상기 전도체 층은 상기 제2 전극과 상이한 수직 치수를 갖는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  24. 3차원(3D) 강유전성 메모리 디바이스로서,
    기판;
    상기 기판 위에서 수직으로 연장되는 제1 강유전성 메모리 셀로서, 제1 강유전성 커패시터, 및 상기 제1 강유전성 커패시터 위에 배치되고 상기 제1 강유전성 커패시터에 전기적으로 연결된 제1 트랜지스터를 포함하는, 상기 제1 강유전성 메모리 셀;
    상기 제1 강유전성 메모리 셀 위에서 수직으로 연장되는 제2 강유전성 메모리 셀로서, 제2 트랜지스터, 및 상기 제2 트랜지스터 위에 배치되고 상기 제2 트랜지스터에 전기적으로 연결된 제2 강유전성 커패시터를 포함하는, 상기 제2 강유전성 메모리 셀; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 수직으로 배치되고, 상기 제1 트랜지스터와 상기 제2 트랜지스터에 전기적으로 연결된 비트 라인을 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  25. 제24항에 있어서,
    상기 제1 및 제2 강유전성 커패시터 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  26. 제25항에 있어서,
    상기 제1 및 제2 트랜지스터 각각은 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  27. 제26항에 있어서,
    상기 제1 강유전성 메모리 셀에서, 대응하는 채널 구조물은 대응하는 제1 전극 위에 있고 상기 대응하는 제1 전극에 전기적으로 연결되고;
    상기 제2 강유전성 메모리 셀에서, 대응하는 채널 구조물은 대응하는 제1 전극 아래에 있고 상기 대응하는 제1 전극에 전기적으로 연결되는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  28. 제24항에 있어서,
    상기 비트 라인 및 상기 제1 트랜지스터의 소스/드레인 영역과 접촉하는 제1 비트 라인 접점; 및
    상기 비트 라인 및 상기 제2 트랜지스터의 소스/드레인 영역과 접촉하는 제2 비트 라인 접점을 더 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  29. 제24항에 있어서,
    상기 제1 및 제2 강유전성 메모리 셀 각각은 평면도에서 실질적으로 원형 형상인 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  30. 제25항에 있어서,
    상기 강유전성 층은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 라듐(Ra), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 두브늄(Db), 란타늄(La), 세륨(Ce), 가돌리늄(Gd), 디스프로슘(Dy), 에르븀(Er) 및 이테르븀(Yb) 중 적어도 하나와 산소를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  31. 제24항에 있어서,
    제2 강유전성 메모리 셀 위에서 수직으로 연장되는 제3 강유전성 메모리 셀로서, 제3 강유전성 커패시터, 및 상기 제3 강유전성 커패시터 위에 배치되고 상기 제3 강유전성 커패시터에 전기적으로 연결된 제3 트랜지스터를 포함하는 상기 제3 강유전성 메모리 셀;
    상기 제3 강유전성 메모리 셀 위에서 수직으로 연장되는 제4 강유전성 메모리 셀로서, 제4 트랜지스터, 및 상기 제4 트랜지스터 위에 배치되고 상기 제4 트랜지스터에 전기적으로 연결된 제4 강유전성 커패시터를 포함하는 상기 제4 강유전성 메모리 셀; 및
    상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에서 수직으로 배치되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터에 전기적으로 연결된 다른 비트 라인을 더 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  32. 제24항에 있어서,
    상기 제1 및 제2 강유전성 메모리 셀 각각은 수직으로 적층된 복수의 강유전성 커패시터를 포함하는 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  33. 제24항에 있어서,
    측 방향으로 연장되고 상기 제1 강유전성 커패시터의 제2 전극과 접촉하는 전도체 층을 더 포함하고, 상기 전도체 층은 상기 제1 강유전성 커패시터의 제2 전극과 상이한 수직 치수를 갖고, 상기 제2 전극은 상기 전도체 층과 상기 강유전성 층 사이에서 측 방향으로 배치된 것을 특징으로 하는 3D 강유전성 메모리 디바이스.
  34. 트랜지스터와 N개의 커패시터를 포함하는 강유전성 메모리 셀을 기록하는 방법으로서, N은 1보다 큰 양의 정수이고, 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결되고, 상기 방법은,
    0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 플레이트 라인 신호를 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가하는 단계; 및
    0V와 상기 Vdd 사이에서 펄스화된 비트 라인 신호를 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가하여 상기 N개의 커패시터에 데이터의 유효 상태를 기록하는 단계를 포함하고,
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고;
    상기 데이터의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  35. 제34항에 있어서,
    상기 비트 라인 시간 시퀀스는 상기 플레이트 라인 시간 시퀀스와 상이한 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  36. 제34항에 있어서,
    상기 데이터는 상기 N개의 커패시터에 기록될 수 없는 2N-(N+1)개의 비유효 상태로 구성되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  37. 제36항에 있어서,
    상기 비유효 상태 각각은 상기 비트 라인 시간 시퀀스가 상기 플레이트 라인 시간 시퀀스와 동일한 경우에 대응하는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  38. 제34항에 있어서,
    상기 Vdd보다 더 큰 워드 라인 신호를 상기 워드 라인에 인가하여 상기 강유전성 메모리 셀을 선택하는 단계를 더 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  39. 제38항에 있어서,
    상기 비트 라인 신호, 상기 워드 라인 신호 및 상기 플레이트 라인 신호는 동일한 기록 사이클에서 인가되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  40. 제34항에 있어서,
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 대응하는 복수의 후보 비트 라인 시간 시퀀스 중에서 선택함으로써 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  41. 제34항에 있어서,
    상기 N개의 커패시터는 수직으로 적층되고, 각각의 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함하고;
    상기 트랜지스터는 상기 N개의 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  42. 제34항에 있어서,
    상기 비트 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 및 플레이트 라인을 통해 상기 강유전성 메모리 셀에 전기적으로 연결된 주변 디바이스에 의해 인가되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  43. 제42항에 있어서,
    상기 주변 디바이스는 상기 강유전성 메모리 셀 아래에 배치되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  44. 트랜지스터와 N개의 커패시터를 포함하는 강유전성 메모리 셀을 기록하는 방법으로서, N은 1보다 큰 양의 정수이고, 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결되고, 상기 방법은,
    상기 강유전성 메모리 셀의 공급 전압(Vdd)보다 더 큰 바이어스 전압과 0V 사이에서 펄스화된 플레이트 라인 신호를 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가하는 단계; 및
    0V와 상기 Vdd 사이에서 펄스화된 비트 라인 신호를 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가하여 상기 N개의 커패시터에 데이터의 유효 상태를 기록하는 단계를 포함하고,
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  45. 제44항에 있어서,
    상기 바이어스 전압은 상기 Vdd의 약 4/3인 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  46. 제44항에 있어서,
    상기 데이터의 유효 상태가 상기 N개의 커패시터에 기록될 때 상기 비트 라인 신호는 상기 플레이트 라인 신호 각각과 상이한 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  47. 제44항에 있어서,
    상기 Vdd보다 더 큰 워드 라인 신호를 상기 워드 라인에 인가하여 상기 강유전성 메모리 셀을 선택하는 단계를 더 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  48. 제47항에 있어서,
    상기 비트 라인 신호, 상기 워드 라인 신호 및 상기 플레이트 라인 신호는 동일한 기록 사이클에서 인가되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  49. 제44항에 있어서,
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 대응하는 복수의 후보 비트 라인 시간 시퀀스 중에서 선택함으로써 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  50. 제44항에 있어서,
    상기 N개의 커패시터는 수직으로 적층되고, 각각의 커패시터는 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에서 측 방향으로 배치된 강유전성 층을 포함하고;
    상기 트랜지스터는 상기 N개의 커패시터에 전기적으로 연결되고, 채널 구조물, 게이트 전도체, 및 상기 채널 구조물과 상기 게이트 전도체 사이에서 측 방향으로 배치된 게이트 유전체 층을 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  51. 제44항에 있어서,
    상기 비트 라인 신호 및 상기 플레이트 라인 신호는 상기 비트 라인 및 플레이트 라인을 통해 상기 강유전성 메모리 셀에 전기적으로 연결된 주변 디바이스에 의해 인가되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  52. 제51항에 있어서,
    상기 주변 디바이스는 상기 강유전성 메모리 셀 아래에 배치되는 것을 특징으로 하는 강유전성 메모리 셀을 기록하는 방법.
  53. 트랜지스터 및 N개의 커패시터를 포함하는 강유전성 메모리 셀을 판독하는 방법으로서, N은 1보다 큰 양의 정수이고, 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결되고, 상기 방법은,
    0V로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호를 상기 N개의 플레이트 라인 각각에 순차적으로 인가하는 단계; 및
    상기 바이어스 전압의 플레이트 라인 신호가 상기 N개의 플레이트 라인 각각에 인가된 후, 상기 N개의 커패시터로부터 판독된 상기 비트 라인의 비트 라인 신호를 N개의 참조 전압과 동시에 비교하여 상기 데이터의 복수의 유효 상태로부터 상기 N개의 커패시터에 저장된 데이터의 유효 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  54. 제53항에 있어서,
    상기 데이터의 유효 상태가 결정된 후, 상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하는 단계를 더 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  55. 제54항에 있어서,
    상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하는 단계는,
    0V와 상기 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호를 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가하는 단계; 및
    0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 다른 비트 라인 신호를 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가하여 상기 데이터의 유효 상태를 상기 N개의 커패시터에 기록하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  56. 제55항에 있어서,
    상기 바이어스 전압은 상기 Vdd이고;
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고;
    상기 데이터의 N+1개의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  57. 제55항에 있어서,
    상기 바이어스 전압은 상기 Vdd보다 더 크고;
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  58. 제54항에 있어서,
    상기 Vdd보다 더 큰 워드 라인 신호를 상기 워드 라인에 인가하여 상기 강유전성 메모리 셀을 선택하는 단계를 더 포함하고,
    상기 워드 라인 신호와 상기 플레이트 라인 신호는 상기 비트 라인 신호가 판독되는 것과 동일한 판독 사이클에서 인가되는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  59. 트랜지스터와 N개의 커패시터를 포함하는 강유전성 메모리 셀을 판독하는 방법으로서, N은 1보다 큰 양의 정수이고, 상기 트랜지스터는 비트 라인과 워드 라인에 각각 전기적으로 연결되고, 상기 N개의 커패시터 각각은 N개의 플레이트 라인 각각에 전기적으로 병렬로 연결되고, 상기 방법은,
    0V으로부터 바이어스 전압으로 펄스화된 플레이트 라인 신호를 상기 N개의 플레이트 라인 각각에 순차적으로 인가하는 단계; 및
    상기 바이어스 전압의 플레이트 라인 신호 각각이 상기 N개의 플레이트 라인 각각에 인가된 후, 상기 N개의 커패시터 각각으로부터 판독된 상기 비트 라인의 각 비트 라인 신호를 참조 전압과 비교하여 상기 데이터의 복수의 유효 상태로부터 상기 N개의 커패시터에 저장된 데이터의 유효 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  60. 제59항에 있어서,
    상기 데이터의 유효 상태가 결정된 후, 상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하는 단계를 더 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  61. 제60항에 있어서,
    상기 데이터의 유효 상태를 상기 N개의 커패시터에 다시 기록하는 단계는,
    0V와 상기 바이어스 전압 사이에서 펄스화된 다른 플레이트 라인 신호를 플레이트 라인 시간 시퀀스에 따라 상기 N개의 플레이트 라인 각각에 인가하는 단계; 및
    0V와 상기 강유전성 메모리 셀의 공급 전압(Vdd) 사이에서 펄스화된 다른 비트 라인 신호를 비트 라인 시간 시퀀스에 따라 상기 비트 라인에 인가하여 상기 데이터의 유효 상태를 상기 N개의 커패시터에 기록하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  62. 제61항에 있어서,
    상기 바이어스 전압은 상기 Vdd이고;
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 N+1개의 유효 상태로 구성되고;
    상기 데이터의 N+1개의 유효 상태는 상기 플레이트 라인 시간 시퀀스에 기초하여 결정되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.
  63. 제61항에 있어서,
    상기 바이어스 전압은 상기 Vdd보다 더 크고,
    상기 데이터는 상기 N개의 커패시터에 기록될 수 있는 2N개의 유효 상태로 구성되고;
    상기 비트 라인 시간 시퀀스는 상기 N개의 커패시터에 기록된 상기 데이터의 유효 상태에 기초하여 결정되는 것을 특징으로 하는 강유전성 메모리 셀을 판독하는 방법.


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