CN114937670B - 一种SONOS型FinFET器件结构及工艺集成方法 - Google Patents

一种SONOS型FinFET器件结构及工艺集成方法 Download PDF

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Abstract

本发明涉及微电子集成电路技术领域，具体涉及一种SONOS型FinFET器件结构及工艺集成方法，该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；SONOS型pFLASH管中氧化物‑氮化物‑氧化物ONO介质层位于硅鳍Si Fin的两侧和顶部；该工艺集成方法能有效结合SONOS工艺和FinFET工艺的特点，实现低功耗、高密度、高可靠存储器的制备。

Description

一种SONOS型FinFET器件结构及工艺集成方法
技术领域
本发明涉及微电子集成电路技术领域，具体涉及一种SONOS型FinFET器件结构及工艺集成方法。
背景技术
FLASH型存储器通过向存储单元中注入或释放电子进行数据存储，相比于易失性存储器，具有单元面积小、抗单粒子辐射能力强等优点，同时相比于新型非易失性存储器，具有与CMOS工艺兼容、工艺成熟度高等优点。按存储电荷机理分类，FLASH器件类型主要包括浮栅型和SONOS型，前者因受到工艺技术微缩限制，难以向65nm及以下节点发展；相比于前者，后者不仅具有工艺技术节点小，而且拥有抗辐射性能强、可靠性高、集成密度高等优势。
随着集成电路制造工艺节点尺寸逐渐减小，因为短沟道效应的影响，22nm以下技术节点的平面型金属氧化物半导体晶体管（MOSFET）会形成较严重的泄漏电流，FinFET工艺通过制造鳍片形状栅增加了沟道环绕面积，加强了栅对沟道的控制，不仅缓解了短沟道效应，还达到了增强电路控制、减少漏电流和缩短栅极长度的目的。因此，结合SONOS工艺和FinFET工艺对制备低功耗、高密度、高可靠性存储器具有重要意义。
本发明为解决SONOS型存储器尺寸微缩过程中栅极对沟道电流控制作用减弱的问题，提出一种SONOS型nFinFET器件结构及工艺集成方法，可以实现低功耗、高密度、高可靠性存储器制备。
发明内容
针对现有技术的不足，本发明提供了一种SONOS型FinFET器件结构及工艺集成方法，该工艺集成方法能有效结合SONOS工艺和FinFET工艺的特点，实现低功耗、高密度、高可靠存储器的制备。
本发明通过以下技术方案予以实现：
一种SONOS型FinFET器件结构，该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；SONOS型pFLASH管中氧化物-氮化物-氧化物ONO介质层位于硅鳍Si Fin的两侧和顶部；pMOS选择管中栅氧化层位于硅鳍Si Fin的两侧和顶部；多晶硅层位于SONOS型pFLASH管中ONO介质层和pMOS选择管中栅氧化层的两侧和顶部；通过腐蚀形成金属连接口，并通过铝沉积和刻蚀形成第一层金属连接层。
优选的，该结构除pFLASH管1A的源端、1B的漏端以外的端口还包括SONOS型pFLASH管1A的漏端、SONOS型pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。
优选的，所述SONOS型FinFET器件工作原理如下：
通过在pFLASH管1A的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1A和pMOS选择管的导通，从而实现pFLASH管1A的漏端电位传输至pFLASH管1B的漏端，在pFLASH管1B的栅端施加正电位，最终实现电子从pFLASH管1B的漏端至ONO介质层的隧穿，达到对pFLASH管1B编程的目的，在pFLASH管1B编程过程中，除pFLASH管1A的栅端、pMOS选择管的栅端、pFLASH管1A的漏端、pFLASH管1B的栅端以外的端口接地；
通过在pFLASH管1B的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1B和pMOS选择管的导通，在pFLASH管1A的栅端施加正电位，最终实现电子从pFLASH管1A的漏端至ONO介质层的隧穿，达到对pFLASH管1A编程的目的，在pFLASH管1A编程过程中，除pFLASH管1B的栅端、pMOS选择管的栅端、pFLASH管1A的栅端、pFLASH管1A的漏端以外的端口接地；
通过在pFLASH管1A、1B的栅端施加负电位和pMOS选择管的栅端施加正电位，以实现pFLASH管1A、1B中ONO介质层的电子释放，达到对pFLASH管1A、1B擦除的目的，在pFLASH管1A、1B擦除过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端以外的端口接地；
通过在pFLASH管1A、1B的栅端施加编程和擦除阈值间的电位和pMOS选择管的栅端施加负电位，以实现pFLASH管1A、1B和pMOS选择管的导通，在pFLASH管1A的漏端施加负电位，最终实现电子从pFLASH管1A的漏端至pFLASH管1B的源端导通，通过改变pFLASH管1A、1B中ONO介质层的电荷量，达到控制SONOS型FinFET器件输出电流的目的，在SONOS型FinFET器件工作过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端、pFLASH管1A的漏端以外的端口接地。
本发明还提供了如下技术方案：一种SONOS型FinFET器件结构的工艺集成方法，包括如下步骤：
步骤一：提供SOI晶片衬底，其结构包括二氧化硅埋层和顶部硅层；
步骤二：通过淀积工艺依次形成氧化物层和氮化物层，并通过曝光和显影使旋涂于氮化物表面的抗刻蚀层形成条状图案；
步骤三：采用干法刻蚀至二氧化硅埋层，形成硅鳍Si Fin；
步骤四：采用低温热氧化掺氮（N）工艺法生长一层氧化物，并采用多晶硅沉积工艺制备多晶硅层；
步骤五：通过干法或湿法刻蚀依次去除形成pMOS选择管的栅极，采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物，温度范围为700℃~850℃，并采用N2O或NO进行退火；
步骤六：在SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物上方进行氮化物沉积，厚度为40 Å~100 Å；
步骤七：采用HTO工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的顶层氧化物，温度范围为700℃~800℃；
步骤八：采用多晶硅沉积工艺法制备SONOS型pFLASH管1A、1B的栅极多晶硅层，工艺温度为：500℃~700℃，多晶硅层的厚度为1000 Å~3000 Å；
步骤九：通过干法或湿法刻蚀，从上至下依次去除多晶硅层、顶部氧化物层、氮化物层、底部氧化物层，刻蚀步骤停止在pMOS选择管的多晶硅层的上方；
步骤十：在SONOS型pFLASH管1A、1B的栅极和pMOS选择管的栅极淀积SiO2和Si3N4，通过刻蚀形成栅极侧墙；
步骤十一：采用外延生长技术进行源漏区外延层生长，并进行源漏掺杂，形成SONOS型pFLASH管1A的漏端、pFLASH管1B的源端；
步骤十二：采用salicide工艺法将SONOS型pFLASH管1A的漏端、pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端表面层转变成金属硅化物层；
步骤十三：通过化学气相沉积形成一层硼磷硅玻璃层，定位栅极第一层金属连接口位置，通过腐蚀形成通孔；
步骤十四：采用化学气相沉积形成一层铝层，通过腐蚀多余区域的金属后形成SONOS型pFLASH管1A的漏端、pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。
本发明的有益效果为：
本发明利用SONOS工艺和FinFET工艺优势，提供了一种SONOS型FinFET器件结构及工艺集成方法，通过淀积工艺在SOI晶片衬底上依次形成氧化物层和氮化物层，并通过曝光和显影使旋涂于氮化物表面的抗刻蚀层形成条状图案；采用干法刻蚀至二氧化硅埋层，形成硅鳍Si Fin，有效抑制了短沟道效应；采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管中氧化物-氮化物-氧化物介质层的底层氧化物和pMOS选择管的栅氧化物，采用高温淀积氧化层（HTO）工艺法制备SONOS型pFLASH管中氧化物-氮化物-氧化物介质层的顶层氧化物，该方法能够有效实现低功耗、高密度、高可靠性存储器的制备。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1到图6是制备SONOS型FinFET器件的主要工艺流程，根据半导体行业惯例，本发明所有剖面图都不是按比例画的，只是器件结构的主要工艺步骤。
图1为本发明的SONOS型FinFET器件结构原理图。
图2为本发明的SONOS型FinFET器件工作原理图；其中a为SONOS型pFLASH管1B编程过程原理图，b为SONOS型pFLASH管1A编程过程原理图，c为SONOS型pFLASH管1B擦除过程原理图，d为SONOS型pFLASH管1A导通状态原理图；其中图中：Program：编程；Erase：擦除；Operation：导通状态；Current：电流；1A：SONOS型pFLASH管1A；1B: SONOS型pFLASH管1B；Vcg1A：SONOS型pFLASH管1A的控制栅电压；Vcg1B：SONOS型pFLASH管1B的控制栅电压；Vsg：选择管的控制栅电压；Vd1A：SONOS型pFLASH管1A的漏电压；Vs1B：SONOS型pFLASH管1A的源电压。
图3为本发明pMOS选择管氧化层制备后的结构图，其中a为pMOS选择管氧化层制备后的剖视图，b为pMOS选择管氧化层制备后的侧视图。
图4为本发明pMOS选择管和SONOS型pFLASH管栅制备后的结构图；其中a为pMOS选择管和SONOS型pFLASH管栅制备后的剖视图，b为pMOS选择管和SONOS型pFLASH管栅制备后的侧视图。
图5为本发明SONOS型pFLASH管源漏制备后的结构图；其中a为SONOS型pFLASH管源漏制备后的剖视图，b为SONOS型pFLASH管源漏制备后的侧视图。
图6为本发明形成第一层金属连接层后的结构图；其中a为形成第一层金属连接层后的剖视图，b为形成第一层金属连接层后的侧视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
如图1所示：本发明的SONOS型FinFET器件结构包括两个SONOS型pFLASH管1A、1B、一个pMOS选择管2，其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管2相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管2共用阱8。该结构除pFLASH管1A的源端、1B的漏端以外的端口还包括SONOS型pFLASH管1A的漏端7、SONOS型pFLASH管1B的源端6和pFLASH管1A、1B的栅端3、4，pMOS选择管的栅端5。
如图2所示：本发明的SONOS型FinFET器件工作原理，通过在pFLASH管1A的栅端3和pMOS选择管2的栅端5施加负电位，以实现pFLASH管1A和pMOS选择管2的导通，从而实现pFLASH管1A的漏端7电位传输至pFLASH管1B的漏端，在pFLASH管1B的栅端4施加正电位，最终实现电子从pFLASH管1B的漏端至ONO介质层的隧穿，达到对pFLASH管1B编程的目的，在pFLASH管1B编程过程中，除pFLASH管1A的栅端、pMOS选择管的栅端、pFLASH管1A的漏端、pFLASH管1B的栅端以外的端口接地。
通过在pFLASH管1B的栅端4和pMOS选择管2的栅端5施加负电位，以实现pFLASH管1B和pMOS选择管2的导通，在pFLASH管1A的栅端3施加正电位，最终实现电子从pFLASH管1A的漏端7至ONO介质层的隧穿，达到对pFLASH管1A编程的目的，在pFLASH管1A编程过程中，除pFLASH管1B的栅端、pMOS选择管的栅端、pFLASH管1A的栅端、pFLASH管1A的漏端以外的端口接地。
通过在pFLASH管1A、1B的栅端3、4施加负电位和pMOS选择管2的栅端5施加正电位，以实现pFLASH管1A、1B中ONO介质层的电子释放，达到对pFLASH管1A、1B擦除的目的，在pFLASH管1A、1B擦除过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端以外的端口接地。
通过在pFLASH管1A、1B栅端3、4施加编程和擦除阈值间的电位和pMOS选择管2的栅端5施加负电位，以实现pFLASH管1A、1B和pMOS选择管2的导通，在pFLASH管1A的漏端7施加负电位，最终实现电子从pFLASH管1A的漏端7至pFLASH管1B的源端导通，通过改变pFLASH管1A、1B中ONO介质层的电荷量，达到控制SONOS型FinFET器件输出电流的目的，在SONOS型FinFET器件工作过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端、pFLASH管1A的漏端以外的端口接地。
如图3所示：本发明基于SOI晶片，其结构包括二氧化硅埋层9和顶部硅层8。通过淀积工艺依次形成氧化物层和氮化物层，并通过曝光和显影使旋涂于氮化物表面的抗刻蚀层形成条状图案，采用干法刻蚀至二氧化硅埋层9，形成硅鳍Si Fin。采用低温热氧化掺氮（N）工艺法生长一层氧化物10，并采用多晶硅沉积工艺制备多晶硅层11。
如图4所示：通过干法或湿法刻蚀依次去除形成pMOS选择管2的栅极5，采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管1A、1B中ONO介质层12的底层氧化物，温度范围为700℃~850℃，并采用N2O或NO进行退火；在SONOS型pFLASH管1A、1B中ONO介质层12的底层氧化物上方进行氮化物沉积，厚度为40 Å~100 Å；采用HTO法制备SONOS型pFLASH管1A、1B中ONO介质层12的顶层氧化物，温度范围为700℃~800℃；采用多晶硅沉积工艺制备SONOS型pFLASH管1A、1B的栅极多晶硅层13，工艺温度为：500℃~700℃，多晶硅层13的厚度为1000 Å~3000 Å。通过干法或湿法刻蚀，从上至下依次去除多晶硅层13、氧化物层、氮化物层、氧化物层，刻蚀步骤停止在上述pMOS选择管的多晶硅层11的上方。
上述SONOS型pFLASH管中ONO介质层的工艺方法包括低温热氧化掺氮（N）工艺法、高温淀积氧化层工艺法（HTO）。低温热氧化掺氮（N）工艺法为低温湿氧化工艺和掺氮（N）工艺，其主要用于SONOS型pFLASH管中ONO介质层的底层氧化物和pMOS选择管栅氧化层。HTO薄膜采用低压气相沉积（LVCVD）设备制备，制备温度为700~800℃，制备气体为N2O和SiH4。
如图5所示：在SONOS型pFLASH管1A、1B的栅极3、4和pMOS选择管2的栅极5淀积SiO2和Si3N4，通过刻蚀形成栅极侧墙。采用外延生长技术进行源漏区外延层14生长，并进行源漏掺杂，形成SONOS型pFLASH管1A的漏端7、pFLASH管1B的源端6。采用salicide工艺将SONOS型pFLASH管1A、1B的漏、源端7、6、栅端3、4和pMOS选择管5的栅端表面层转变成金属硅化物层。
如图6所示：通过化学气相沉积形成一层硼磷硅玻璃层15，定位栅极第一层金属连接口位置，通过腐蚀形成通孔；采用化学气相沉积形成一层Al，通过腐蚀多余区域的金属后形成SONOS型pFLASH管1A、1B的漏、源端7、6和栅端3、4，pMOS选择管的栅端5。
综上，本发明涉及一种SONOS型FinFET器件结构及工艺集成方法，其结构包一个pMOS选择管和两个SONOS型pFLASH管，并采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管中ONO介质层的底层氧化物和pMOS选择管栅氧化物，HTO工艺法制备SONOS型pFLASH管中ONO介质层的顶层氧化物。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (4)

1.一种SONOS型FinFET器件结构，其特征在于，
该结构由一个pMOS选择管和两个SONOS型pFLASH管1A、1B组成；
pMOS选择管位于两个pFLASH管1A、1B的中部；其中pFLASH管1A的源端、1B的漏端分别与pMOS选择管相连接，其中SONOS型pFLASH管1A、1B与pMOS选择管共用阱；
SONOS型pFLASH管中氧化物-氮化物-氧化物ONO介质层位于硅鳍Si Fin的两侧和顶部；
pMOS选择管中栅氧化层位于硅鳍Si Fin的两侧和顶部；
多晶硅层位于SONOS型pFLASH管中ONO介质层和pMOS选择管中栅氧化层的两侧和顶部；
通过腐蚀形成金属连接口，并通过铝沉积和刻蚀形成第一层金属连接层。
2.根据权利要求1所述的一种SONOS型FinFET器件结构，其特征在于，该结构除pFLASH管1A的源端、1B的漏端以外的端口还包括SONOS型pFLASH管1A的漏端、SONOS型pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。
3.根据权利要求1所述的一种SONOS型FinFET器件结构，其特征在于，所述SONOS型FinFET器件工作原理如下：
通过在pFLASH管1A的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1A和pMOS选择管的导通，从而实现pFLASH管1A的漏端电位传输至pFLASH管1B的漏端，在pFLASH管1B的栅端施加正电位，最终实现电子从pFLASH管1B的漏端至ONO介质层的隧穿，达到对pFLASH管1B编程的目的，在pFLASH管1B编程过程中，除pFLASH管1A的栅端、pMOS选择管的栅端、pFLASH管1A的漏端、pFLASH管1B的栅端以外的端口接地；
通过在pFLASH管1B的栅端和pMOS选择管的栅端施加负电位，以实现pFLASH管1B和pMOS选择管的导通，在pFLASH管1A的栅端施加正电位，最终实现电子从pFLASH管1A的漏端至ONO介质层的隧穿，达到对pFLASH管1A编程的目的，在pFLASH管1A编程过程中，除pFLASH管1B的栅端、pMOS选择管的栅端、pFLASH管1A的栅端、pFLASH管1A的漏端以外的端口接地；
通过在pFLASH管1A、1B的栅端施加负电位和pMOS选择管的栅端施加正电位，以实现pFLASH管1A、1B中ONO介质层的电子释放，达到对pFLASH管1A、1B擦除的目的，在pFLASH管1A、1B擦除过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端以外的端口接地；
通过在pFLASH管1A、1B的栅端施加编程和擦除阈值间的电位和pMOS选择管的栅端施加负电位，以实现pFLASH管1A、1B和pMOS选择管的导通，在pFLASH管1A的漏端施加负电位，最终实现电子从pFLASH管1A的漏端至pFLASH管1B的源端导通，通过改变pFLASH管1A、1B中ONO介质层的电荷量，达到控制SONOS型FinFET器件输出电流的目的，在SONOS型FinFET器件工作过程中，除pFLASH管1A、1B的栅端、pMOS选择管的栅端、pFLASH管1A的漏端以外的端口接地。
4.根据权利要求1至3任一项所述的一种SONOS型FinFET器件结构的工艺集成方法，其特征在于，包括如下步骤：
步骤一：提供SOI晶片衬底，其结构包括二氧化硅埋层和顶部硅层；
步骤二：通过淀积工艺依次形成氧化物层和氮化物层，并通过曝光和显影使旋涂于氮化物表面的抗刻蚀层形成条状图案；
步骤三：采用干法刻蚀至二氧化硅埋层，形成硅鳍Si Fin；
步骤四：采用低温热氧化掺氮（N）工艺法生长一层氧化物，并采用多晶硅沉积工艺制备多晶硅层；
步骤五：通过干法或湿法刻蚀依次去除形成pMOS选择管的栅极，采用低温热氧化掺氮（N）工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物，温度范围为700℃~850℃，并采用N2O或NO进行退火；
步骤六：在SONOS型pFLASH管1A、1B中ONO介质层的底层氧化物上方进行氮化物沉积，厚度为40 Å~100 Å；
步骤七：采用HTO工艺法制备SONOS型pFLASH管1A、1B中ONO介质层的顶层氧化物，温度范围为700℃~800℃；
步骤八：采用多晶硅沉积工艺法制备SONOS型pFLASH管1A、1B的栅极多晶硅层，工艺温度为：500℃~700℃，多晶硅层的厚度为1000 Å~3000 Å；
步骤九：通过干法或湿法刻蚀，从上至下依次去除多晶硅层、顶部氧化物层、氮化物层、底部氧化物层，刻蚀步骤停止在pMOS选择管的多晶硅层的上方；
步骤十：在SONOS型pFLASH管1A、1B的栅极和pMOS选择管的栅极淀积SiO2和Si3N4，通过刻蚀形成栅极侧墙；
步骤十一：采用外延生长技术进行源漏区外延层生长，并进行源漏掺杂，形成SONOS型pFLASH管1A的漏端、pFLASH管1B的源端；
步骤十二：采用salicide工艺法将SONOS型pFLASH管1A的漏端、pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端表面层转变成金属硅化物层；
步骤十三：通过化学气相沉积形成一层硼磷硅玻璃层，定位栅极第一层金属连接口位置，通过腐蚀形成通孔；
步骤十四：采用化学气相沉积形成一层铝层，通过腐蚀多余区域的金属后形成SONOS型pFLASH管1A的漏端、pFLASH管1B的源端、pFLASH管1A、1B的栅端和pMOS选择管的栅端。
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