JPH02235295A - 不揮発性半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、電荷蓄積層と、制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。

（従来の技術） ＥＦＲＯＭの分野で、浮遊ゲートをもつＭＯＳＦＥＴ構
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。

ＥＦＲＯＭの中で電気的書込みおよび消去を可能とした
ものはＥ２ＦＲＯＭとして知られる。この種のＥＦＲＯ
Ｍのメモリアレイは、互いに交差する行線と列線の各交
点にメモリセルを配置して構成される。実際のパターン
上では、二つのメモリセルのドレインを共通にして、こ
こに列線がコンタクトするようにしてセル占有面積をで
きるだけ小さくしている。しかしこれでも、二つのメモ
リセルの共通ドレイン毎に列線とのコンタクト部を必要
とし、このコンタクト部がセル占有面積の大きい部分を
占めている。

これに対して最近、メモリセルを直列接続してＮＡＮＤ
セルを構成し、コンタクト部を大幅に減らすことを可能
としたＥＦＲＯＭが提案されている。しかし従来提案さ
れているこの種のＥＦＲＯＭでは、浮遊ゲートと基板間
の結合容量が、浮遊ゲートと制御ゲート間のそれより大
きく設定される。そして、紫外線照射により基板から電
子を浮遊ゲートに注入することにより、全面消去を行な
い、データ書込みは選択されたメモリセルで浮遊ゲート
の電子を制御ゲート側に放出することにより行う。

しかしこの様なＮＡＮＤセルを用いたＥＦＲＯＭでは、
信頼性の点で問題がある。通常、浮遊ゲートと制御ゲー
トは２層多結晶シリコン膜の積層構造として形成され、
その間の絶縁膜には多結晶シリコン膜の熱酸化膜が用い
られる。この酸化膜は単結晶シリコンのそれに比べると
膜質が劣る。

このため、制御ゲートと浮遊ゲート間に電界をかけてこ
こで電荷のやりとりを行うことは、メモリセルの特性劣
化をもたらすのである。

以上のように従来提案されているＮＡＮＤセルを用いた
ＥＦＲＯＭは、電気的ストレスに対して信頼性が十分で
ない、という問題があった。

一方、本発明者等は先にこのような問題を解決すること
のできる不揮発性半導体メモリを提案した（例えば特願
昭８２−２３３９４４号）。

第８図はＮＡＮＤセルアレイの一部を示す回路図であり
、ビット線ＢＬ２Ｉには選択ゲートＳ１を介して浮遊ゲ
ートと制御ゲートを備えたメモリセルＭ　　　−Ｍ　　
　が直列接続されてＮＡＮＤセル２１＋　　　２１４ を構成し、一端はソース電位Ｖ　（接地）が与えＳＳ られている。

このＥ２ＦＲＯＭでは、先ずビット線側の上方のセルか
ら、電子放出を行ってデータ消去をし、その後に下方の
セルからデータを書込んで行く。

即ち、データ消去はビット線ＢＬ　　　ＢＬ　　及２１
゜　　２２ び選択ゲート線ＳＤ１を“Ｈ゜レベル電位（例えば、２
０Ｖ）、ワード線ＷＬ１に“Ｌ”　レベル電位（Ｏｖ）
を与えてメモリセルＭ　　　，Ｍ　　　で浮遊ゲートか
ら基板へ電子を放出する。

次に、ビット線ＢＬ　，ＢＬ２２及び選択ゲート２ｌ 線ＳＤ１を“Ｈ゜レベル電位、ワード線ＷＬ１に中間電
位、Ｗ　Ｌ　２に“Ｌ”レベル電位を与えて、メモリセ
ルＭ　　　，Ｍ　　　のデータを消去する。

この様に、ドレイン側のセルから、順に全てのメモリセ
ルの消去を行う。これにより、全メモリセルはしきい値
が負方向に移動した状態となる。この消去状態のデータ
を例えば“１”とする。

次に、メモリセルＭ　　にデータを書込むには、ビット
線ＢＬ２ｌをデータに応じて“Ｌ１レベル（例えばＯＶ
）または中間電位（例えば６Ｖｌとし、選択ゲート線Ｓ
Ｄ　　　ワード線ＷＬ１１　′ ＷＬ，ＷＬ４を中間電位、（例えばＩＯＶ）’７ード線
ＷＬ３を“Ｈ゜レベル電位（例えば２０Ｖ）とする。こ
れにより、ビット線が“Ｌ”レベルのときにはメモリセ
ルＭ　　のドレインと浮遊ゲート間に高電圧がかかり、
基板から浮遊ゲートに電子が注入され、しきい値が正方
向に移動した“０゜が書込まれる。非選択ビット線は、
中間電位に保つことにより、′１″状態が保たれる。

第７図は、非選択ビット線に中間電位ＶＭを与えた書込
みモードにおいて、セル１では半選択注入モードとなり
（ａ）、セル２では半選択放出モードになること（ｂ）
、そして中間電位ＶＭを適当な値に設定することにより
、無用な注入、放出が防止されることを示している。

（発明が解決しようとする課題） 従来のＥ２ＦＲＯＭにおいては書き込み及び消青モード
におけるカップリングの違いのために、それぞれのモー
ドでの“Ｈ″レベル電位の値及び、中間電位の値が異な
ってしまい、電源数が多くな？という問題があった。

また、他の問題として、第９図に示した様に、隣接する
ビット線ＢＬ，ＢＬ２２の間でワード線方向に沿ウてフ
ィールド領域で寄生ＭＯＳトランジスタが形成され、そ
のリークが大きくなることが挙げられる。例えば、デー
タ書込み時、ＢＬ２■が“Ｌ“レベル，ＢＬ２２が中間
電位で、選択ワード線ＷＬ３に“Ｈ゛レベル電位が与え
られたとき、図示のフィールドの寄生トランジスタでは
ソースにＯＶ，ゲートに２０■，ドレインに中間電位例
えば、１０ｖの電位が作用し、フィールド下反転が起こ
りリーク電流が生ずる危険のあることがわかる。

本発明は以上の問題を解決することができる不揮発性半
導体メモリ装置を提供することを目的とするものである
。

［発明の構成］ （課題を解決するための手段） 本発明にがかるＥＦＲＯＭは、電荷蓄積層と制御ゲート
を有するメモリセルが複数個直列接続されてＮＡＮＤセ
ルを構成する。そのメモリセルの動作原理として、書込
みおよび消去共に、基板と電荷蓄積層間でのトンネル効
果による電子のやりとりを利用するが、その際、寄生ト
ランジスタが反転することのないような電位関係に設定
される。具体的なデータ書込みおよび消去の動作は、次
のとおりである。

まず消去動作は、例えばビット線寄りのメモリセルから
順に、電荷蓄積層から基板へ電子を放出させることによ
り行う。即ち、ビット線に′Ｈ″レベル電位を与え、第
１のワード線に“Ｌ”レベル電位を与えることにより、
第１のワード線に沿うメモリセルで、電荷蓄積層の電子
を基板に放出し、しきい値を負方向に移動させる。これ
が消去状態である。次に、第１のワード線には“Ｈ”レ
ベル電位を与え、第２のワード線に“Ｌ“レベル電位を
与えて、同様に第２のワード線に沿うメモリセルで、電
荷蓄積層の電子を基板に放出する。

以下同様の操作を繰返して、全面消去を行う。

デー′夕書込みは、最も小さい第１の中間電位？゜と、
これより大きい第２の中間電位■８■およＭｌ び第３の中間電位ＶＭ３を用意し、選択されたワード線
に′Ｈ”レベル、残りのワード線に第２の中間電位ＶＭ
２を与え、ビット線にはデータに応じて第１の中間電位
Ｖ　または第３の中間電位ＶＭ３をＭｌ 与える。非選択ビット線は第３の中間電位ＶＭ３とする
。このとき、最も小さい第１の中間電位■Ｍｌが与えら
れた場合には選択メモリセルで基板から電荷蓄積層へ電
子がトンネル注入される。これによりしきい値が正方向
に移動して、データ書込みがなされる。第３の中間電位
ＶＭ３が与えられた場合は、消去状態が保持される。

（作　用） 本発明では、膜質の優れた酸化膜が得られる電荷蓄積層
と基板間のトンネリングにより、書込みおよび消去が行
われる。従ってＥＦＲＯＭの信頼性が高いものとなる。

データ書き込みモードでは、選択ビット線にデータに応
じて第１の中間電位Ｖ　または第３の中間電位ＶＭ３を
与え、非選択Ｍｌ ビット線には第３の中間電位ＶＭ３を与えるから、従来
の“Ｌ゜レベルを用いる方式と比べて、フィールドトラ
ンジスタに関して、バックバイアス効果がかかり、また
隣接ビット線間の電位差が小さくなる。このために、素
子分離能力が、向上し、リーク電流の危険がなくなる。

また、さらに、データ書込み時の非選択ビット線，非選
択ワード線，・及び選択ワード線に与える電位が、選択
ビット線に与える第１の中間電位に見合う分だけ、かさ
あげされるため、消去時及び書き込み時に必要な“Ｈ″
レベル電位及び他の中間電位を等しくすることが可能と
なり、動作に必要な電源数を減らすことが、可能となる
。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は一実施例のＥＰＲＯＭの要部構成を示し、第２
図および第３図はその動作を説明するための図であり、
第４図および第５図は実施例のメモリアレイのより詳し
い構成を示す。

第４図に示すようにこの実施例では、４個のメモリセル
で一つのＮＡＮＤセルを構成し、これがマトリックス配
列されている。第５図（ａ）は、一つのＮＡＮＤセルを
チャネル方向に切断した断面図である。各メモリセルは
ｐ型Ｓｔ基板１上にソース９　ドレインとなるｎ　型層
２を隣接するもの同士で共用し、２層多結晶シリコン膜
により自己整合的にＦＡＭＯＳ構造をもって浮遊ゲート
３と制御ゲート４を積層して構成されている。即ち基板
１上に熱酸化膜からなる第１ゲート絶縁膜を介して浮遊
ゲート３が形成され、この上に熱酸化膜からなる第２ゲ
ート絶縁膜を介して制御ゲート４が形成される。第５図
（ｂ）はチャンネル方向に直交する方向に見たメモリセ
ル部の断而図であり、浮遊ゲート３は素子分離領域上に
まで延在させている。これにより、浮遊ゲート３と基板
１間の結合容量に比べて浮遊ゲート３と制御ゲート４間
の結合容量を大きく設定し、浮遊ゲート３と基板１間の
トンネル効果による電子のやりとりのみで書込み、消去
ができるようになっている。

ＮＡＮＤセルは、第４図に示すようにマトリク？配列さ
れる。ビット線ＢＬ１に沿う一つのＮＡＮＤセルについ
て見ると、そのなかの一端部のメモリセルＭ１１のドレ
インが選択ＭＯＳトランジスタＳ３■を介してビット線
ＢＬ１に接続され、他端のメモリセルＭ１４のソースが
選択ＭＯＳ｝ランジスタＳ４、を介して接地電位に接続
される。他のビット線についても同様である。そしてビ
ット線と直交する方向にメモリセルの制御ゲートを共通
接続するワード線ＷＬ　　，ＷＬ　　，・・・が配設さ
ｌ２ れる。各ワード線ＷＬは選択ＭＯＳ｝ランジスタＳ　　
Ｓ　　・・・を介して制御端子ＣＧ，ＣＧ２，Ｉ１’　
　　　１２゜　　　　　　　　　　　　　　　　　　　
　　　ｌ・・・に接続される。ビット線側の選択ＭＯＳ
｝ランジスタＳ　　，Ｓ　　，・・・のゲートは選択Ｍ
ＯＳトランジスタＳ　を介して制御端子ＳＤ１に接続さ
れ、２ｌ ソース側の選択ＭＯＳ｝ランジスタＳ，Ｓ４ｌ４２゜ ・・・のゲートは直接制御端子Ｓ８１に接続されている
。選択ＭＯＳトランジスタＳｌ１〜Ｓ１４およ　びＳ２
■のゲートは共通に制御信号ＰＲＯで制御される。

この実施例のＥＦＲＯＭの要部構成と動作を、次に第１
図、第２図を用いて説明する。第１図は、第４図のメモ
リアレイのなかの、ビット線ＢＬ，に沿うメモリセルＭ
ｌ１＝　Ｍ１４からなるＮＡＮＤセル、およびビット線
ＢＬ　　に沿うメモリセルＭ２ｌ〜Ｍ２４からなる。Ｎ
ＡＮＤセルの部分と、これらの周辺制御回路を示してい
る。

ＮＡＮＤセルのソース側選択ＭＯＳトランジス夕やワー
ド線選択ＭＯＳトランジスタは省略してある。■Ｍ１は
第１の中間電位（例えば６Ｖ）であり、ＶＭ３は第３の
中間電位（例えば１０Ｖ）であり、■　　は“Ｈ”レベ
ル電位（例えば２０ｖ）ｐｐｔ である。ワード線デコーダＤＥＣには、書込み時の非選
択ワード線に与えるための第２の中間電位ＶＭ２（例え
ば１０ｖ）、書込みおよび消去時にワード線に与えるた
めの′Ｈ”レベル電位■　　がｐ９１ 与えられている。各ビット線ＢＬには、充電用ＭＯＳト
ランジスタＱ３が中間電位供給回路１２．１２．・・・
として設けられ、これを介しｌ２ て第３の中間電位ＶＭ３が供給される。また、同様に、
各ビット線ＢＬには、ゲート・ドレインを接続した充電
用ＭＯＳトラジスタＱ８が中間電位供給回路１４，１４
，・・・として設けられ、これｌ２ を介して第１の中間電位ＶＭ１が供給される。また、各
ビット線ＢＬには、ゲート●ドレインを接続した充電用
ＭＯＳ｝ランジスタＱｌが“Ｈ′レベル電位供給回路１
１　　，１１　　．・・・として設けられ、，これを介
して“Ｈ”レベル電位Ｖ　　が供給されｐｐｔ る。ビット線ＢＬには、放電用！ＩＱｓ｝ランジスタＱ
２が接続され、これにより選択的に放電されるようにな
っている。また各ビット線ＢＬは、読み出し時のみオン
になるＭＯＳトランジスタＱ５を介してセンスアンプＳ
Ａに接続され、センスアンプＳＡの出力端子はやはり読
み出し時のみオンになるＭＯＳトランジスタＱ６を介し
、更にＭＯＳトランジスタＱ　を介して入出力線Ｉ／Ｏ
，Ｉ／０２に接続されている。ビット線ＢＬには更に、
データ書込み時、選択的に第３の中間電位ＶＭ３ま′た
は第１の中間電位ＶＭ１をビ７ット線に与えるためのデ
ータ書込み制御回路が設けられている。即ち、ダイオー
ド接続されたＭＯＳトランジスタＱ４とキャパシタＣは
ボンピング回路を構成する。ＮＯＲゲートＧはデータ判
別回路１３　　．１３　　，・・・をｌ２ 構成している。ＭＯＳ｝ランジスタＱ　　，Ｑ　　は、
データ判別回路の出力に応じて第３の中間電位ＶＭ３を
選択的にビット線ＢＬに供給する回路を構成している。

まず第１図において、ＥＦＲＯＭの全面データの消去動
作を説明すると、まず全てのワード線ＷＬ　　−ＷＬ４
に′ビレベル電位を与える。同■ 時に、端子ＳＤ　　，ビット線に“Ｈ“レベル電位ｌ を与える。これによりメモリセルＭ　　，Ｍ　　のドｉ
ｔ　　　２１ レインの拡散層が′Ｈ”レベルとなり、制陣ゲートが“
Ｌ“レベルとなる。この結果、これらのメそりセルでＦ
　ｏｖｌｅｒ　−　Ｎ　ｏｒｄｈｅｌｍ　　（　Ｆ　−
　Ｎ　）　トンネリングによって浮遊ゲートから基板に
トンネル電流で電子が放出される。即ちしきい値が負方
向に変化し、例えばしきい値約２ｖの“１”状態となる
。次に、ＷＬ　に“Ｈ“レベルをＷ　Ｌ　２にｌ “Ｌ″レベル電位を与える。ＳＤ　　，およびビッｌ ト線には“Ｈ”レベル電位を与える。これにより、導通
したメモリセルＭＭ　　のチャネルをとおｌ１゜　２ｌ って、メモリセルＭＭ　　のドレイン拡散層が１２’　
　２２ ′Ｈ“レベルとなり、制御ゲートは“Ｌ゛レベルになる
。この結果、これらメモリセルＭＭｌ２゜　２２ でトンネリングによって、浮遊ゲートから拡散層へ電子
が放出される。この様に、ドレイン側から、順にメモリ
セルの電子放出を行う。こうして全面データ消去がなさ
れる。

゛次にデータ書込みは、選択されたワード線に“Ｈ゛レ
ベル電位、残りのワード線に第２の中間電位■ゎを与え
、選択されたビット線にデータに応じて第１の中間電位
ＶＭ１または第３の中間電位ＶＭ３を与える。このとき
、非選択ビット線には、誤書込み防止のために第３の中
間電位ＶＭ３を与える。具体的に例えば、第１図のメモ
リセルＭ１４にデータ書込み（“０″書込み）を行う場
合の動作波形は、第２図のようになる。選択されたワー
ド線ＷＬ４　（ＣＧ４）は″Ｈ”　レベル（−　２　０
　Ｖ）となり、他のワード線ＷＬ，−ＷＬ３　（ＣＧ，
〜ＣＧ３）およびＳＤ１は第２の中間電位ＶＭ２（一？
０Ｖ）となる。

書込み動作が開始すると第１の中間電位ＶＭ■は６ｖに
昇圧される。読み出し時のみオンであるＭＯＳ｝ランジ
スタＱ　　，Ｑ　　のゲート端子Ｃ，Ｂ１消去時のみオ
ンであるＭＯＳトランジスタＱ２のゲート端子Ｅはこの
間、′ヒ　レベルである。従ってビット線ＢＬ，ＢＬ２
にはまず、第■ １の中間電位Ｖ　からＭＯＳトランジスタＱ１のＭ１ しきい値分だけ下がった電位約４ｖが供給される。

一方、人出力線Ｉ／Ｏ　　ｌ．：．５Ｖ，Ｉ／Ｏ■はＯ
Ｖｌ となり、書込み用のＭＯＳ｝ラジスタＱ７が、ゲート端
子Ｄに５Ｖが与えられてオンする。ＮＯＲゲートＧには
、Ｉ／Ｏ　　，Ｉ／０２のデータとと■ もに、リングオシレー夕の出力Ａが供給される。

このとき、ビット線ＢＬ２側のＮＯＲゲートＧでは信号
Ａが伝達されてノードＮ２の電位が上昇してＭＯＳ｝ラ
ンジスタＱ４がオン、従ってＭＯＳトラジスタＱ３がオ
ンになって、非選択のビット線ＢＬ　　に第３の中間電
位Ｖ　Ｍ３　−　１　０　Ｖが与えられる。

従って、選択ビット線ＢＬｌ側のＮＡＮＤセルについて
みると、メモリセルＭｌｌ＝　Ｍ１３までは制御ゲート
がＩＯＶであり、チャネルは導通してビット線ＢＬ，に
第１の中間電位ＶＭ１によって約４Ｖが与えられるから
、これらメモリセルＭ１１〜Ｍ１３では変化がない。そ
してメモリセルＭ１４では、，制御ゲートが２０Ｖでド
レインが約４Ｖ（実際にはメモリセルＭ１１〜Ｍｌ３の
チャネルにより電位降下がある）であるため、基板の電
子がＦ−Ｎトンネリングにより浮遊ゲートに流入され、
しきい値が正方向に移動して例えば、＋３Ｖとなる。即
ち、″０”書込みが行われる。

この書込み動作の間、ビット線ＢＬ２側はＭＯＳトラン
ジスタＱ３がオンに保たれ、従ってビット線ＢＬ２は中
間電位１０Ｖとなっている。非選択ビット線ＢＬ２に沿
うメモリセルＭ２４に着目すると、もしビット線ＢＬ２
が“１レベルー０■であったとすると、ワード線ＷＬ４
が″Ｈ”レベルであるために誤書込みが生じる。しかし
、この実施例では、非選択のビット線ＢＬ２は中間電位
？０Ｖに設定されるから、この様な誤書込みは生じない
。

第３図は、以上の選択書込み動作説明での第１図の各メ
モリセルの電位関係をまとめて示している。

読み出し動作は、例えばメモリセルＭ１４を読み出す場
合を例にとると、ワード線ＷＬ４を０■、他のワード線
ＷＬ　−ＷＬ３を５■とする。これによりメモリセルＭ
１■〜Ｍ１３を全てオンさせた状態で、メモリセルＭ１
４がオンするか（“１゜）またはオフのままか（“０”
）を検出する。

またこの実施例の回路では、第１の中間電位Ｖ　の供給
用ＭＯＳトランジスタＱ８はゲート・Ｍｌ ドレインを共通接続して用いている。従って、第１の中
間電位Ｖ　より高い第３の昇圧電位ＶＭ３がＭ１ ビット線に供給される場合に、第１の中間電位ＶＭｌ側
に直流パスが形成されることがない。

本発明は上記実施例に限られない。例えば上記実施例で
は、データ判別回路としてＮＯＲゲートを用いたが、第
６図に示すようにＮＡＮＤゲートとインバータ１に置換
えることができる。また書込みに用いる最も小さい第１
の中間電位を与えるために得た電位６ｖを用いたが、こ
れは例えば電源電圧Ｖ　　−５Ｖを用いることもできる
。

ＣＣ ［発明の効果］ 以上述べたように本発明によれば、基板と電荷蓄積層間
でのトンネリングのみを利用して書き込みおよび消去を
可能とし、ＮＡＮＤセルアレイ部における素子分離能力
を向上させるとともに、書き込み時と、消去．時の電圧
を共有して電源数を少なくすることを可能とした高性能
の高密度Ｅ２ＦＲＯＭを提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ２ＦＲＯＭの要部構成
を示す等価回路図、第２図はそのデータ書込み動作を説
明するための信号波形図、第３図は同じく書込み時の各
メモリセルの電位関係を示す図、第４図は同じくメモリ
アレイの構成を示す等価回路図、第５図は同じ＜　ＮＡ
ＮＤセルの構造を示す断面図、第６図は他の実施例のデ
ータ判別回路の構成を示す等価回路図、第７図は半選択
での特性変化を示す特性図、第８図および第９図は従来
技術を説明する図である。 Ｍｌｊ・・・メモリセル、ＢＬ・・・ビット線、ＷＬ・
・・ワード線、■　・・・第１の中間電位、Ｖｌ４２・
・・第２の中Ｍｌ 間電位、■Ｍ３・・・第３の中間電位。 Ａ ５ＶＯｖ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に電荷蓄積層と制御ゲートが積層さ
   れ、電荷蓄積層と基板の間でトンネル電流により電荷の
   やりとりをして、書込みおよび消去を行う書替え可能な
   メモリセルが複数個ずつ直列接続されたＮＡＮＤセルを
   構成してマトリクス状に配列され、各ＮＡＮＤセルの一
   端部のドレインがビット線に接続され、各メモリセルの
   ゲートがワード線に接続されて構成される不揮発性半導
   体メモリ装置であって、データ書き込み動作時、第１の
   中間電位Ｖ＿Ｍ＿１と、これより大きい第２の中間電位
   Ｖ＿Ｍ＿２および第３の中間電位Ｖ＿Ｍ＿３を用意し、
   選択されたワード線に“Ｈ”レベル電位、残りのワード
   線に第２の中間電位Ｖ＿Ｍ＿２を与え、選択されたビッ
   ト線にデータに応じて、第１の中間電位Ｖ＿Ｍ＿１また
   は第３の中間電位Ｖ＿Ｍ＿３を与え、非選択ビット線に
   は第３の中間電位Ｖ＿Ｍ＿３を与えるようにしたことを
   特徴とする不揮発性半導体メモリ装置。
2. （２）各ビット線に、データ書込み時に第１の中間電位
   Ｖ＿Ｍ＿１を与える中間電位供給回路と、同じくデータ
   書込み時に第３の中間電位Ｖ＿Ｍ＿３を与える中間電位
   供給回路とを備え、第３の中間電位Ｖ＿Ｍ＿３ を与える中間電位供給回路はデータを判別する回路によ
   り制御されて選択時にビット線に与えられる請求項１記
   載の不揮発性半導体メモリ装置。