JP2002216494A - 半導体記憶装置およびそれを含む半導体ウェハ - Google Patents

Abstract

(57)【要約】 【課題】 テスト装置のピン数を増加させずに、同時に
多くの数をテスト可能な半導体記憶装置および半導体記
憶装置を形成した半導体ウェハを提供する。 【解決手段】 データの書込時、テスト装置６００は、
Ｌレベルのチップイネーブル信号／ＣＥおよびＬレベル
の選択信号ＧＥ０，ＧＥ１を出力して半導体記憶装置１
〜８を同時に活性化する。データの読出時、テスト装置
６００は、Ｌレベルのチップイネーブル信号／ＣＥを半
導体記憶装置１〜８へ出力し、半導体記憶装置１〜４へ
出力する選択信号／ＧＥ０の論理レベルと、半導体記憶
装置５〜８へ出力する選択信号／ＧＥ０の論理レベルと
を選択的にＬレベルに切換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同時に多くの数
をテスト可能な半導体記憶装置および半導体記憶装置を
形成した半導体ウェハに関するものである。

【０００２】

【従来の技術】データを入出力するためのメモリセルを
行列状に配列した半導体記憶装置（「半導体メモリチッ
プ」とも言う。）は、図２２に示すプロセスを経て出荷
される。すなわち、図２２を参照して、シリコン（Ｓ
ｉ）ウェハ等の半導体ウェハ上にＬＳＩプロセスによっ
て多くの半導体メモリチップが形成されるウェハプロセ
スが行なわれる（ステップＳ１）。つまり、ウェハプロ
セスが終了した段階では、図２３に示すように半導体ウ
ェハ７００は、半導体メモリチップが形成されたデバイ
ス領域７０１と、半導体メモリチップが形成されていな
い領域７０２とから成り、デバイス領域７０１は碁盤の
目状に配列されている。

【０００３】そして、図２３に示すような半導体メモリ
チップが形成された半導体ウェハの状態で、各半導体メ
モリチップの動作テストが行なわれる（ステップＳ
２）。その後、動作テストで良品と判別された半導体メ
モリチップは、半導体ウェハ７００を半導体メモリチッ
プが形成されていない領域７０１で切断することによっ
て切出され、パッケージされるアセンブリが行なわれる
（ステップＳ３）。そして、パッケージした状態で、再
度、各半導体メモリチップの動作テストが行なわれ（ス
テップＳ４）、動作テストに合格したものだけが出荷さ
れる。

【０００４】そして、ステップＳ２，Ｓ４における動作
テストは、図２４に示すように、各メモリセルにデータ
を書込む書込テスト（ステップＳ５）と、その書込んだ
データを読出し、読出したデータが書込んだデータに一
致することを確認する読出しテスト（ステップＳ６）と
により行なわれる。

【０００５】各半導体メモリチップの動作テストは、図
２５に示すように複数の半導体メモリチップをテスト装
置に接続して行なわれる。テスト装置８００は、信号発
生回路８０１と、アドレス発生回路８０３と、データ発
生回路８０５，８０９，８１３，８１７と、判定回路８
０７，８１１，８１５，８１９と、ドライバ８０２，８
０４，８０６，８１０，８１４，８１８と、コンパレー
タ８０８，８１２，８１６，８２０を備える。信号発生
回路８１０は、半導体メモリチップ９０１〜９０４を活
性化するチップイネーブル信号／ＣＥを発生する。ドラ
イバ８０２は、信号発生回路８０１によって発生された
チップイネーブル信号／ＣＥのＨ（論理ハイ）レベルま
たはＬ（論理ロー）レベルを表す電圧値に変換して半導
体メモリチップ９０１〜９０４へ出力する。アドレス発
生回路８０３は、半導体メモリチップ９０１〜９０４内
に行列状に配列されたメモリセル（図示せず）を指定す
るためのアドレスを発生する。ドライバ８０４は、アド
レス発生回路８０３によって発生されたアドレスを各ア
ドレスを表す電圧値に変換して半導体メモリチップ９０
１〜９０４へ出力する。

【０００６】データ発生回路８０５，８０９，８１３，
８１７は、動作テストの書込テスト時に半導体メモリチ
ップ９０１〜９０４に書込むためのデータを発生する。
ドライバ８０６，８１０，８１４，８１８は、それぞ
れ、データ発生回路８０５，８０９，８１３，８１７に
よって発生されたデータ「１」または「０」を表す電圧
値に変換して半導体メモリチップ９０１〜９０４へ出力
する。

【０００７】コンパレータ８０８，８１２，８１６，８
２０は、動作テストの読出テスト時に、それぞれ、半導
体メモリチップ９０１〜９０４から読出されたデータを
所定のレベルでコンパレートし、論理値「１」または
「０」に変換する。判定回路８０７，８１１，８１５，
８１９は、それぞれ、コンパレータ８０８，８１２，８
１６，８２０から入力されたデータを、それぞれ、デー
タ発生回路８０５，８０９，８１３，８１７によって書
込テスト時に発生されたデータと比較し、読出データが
書込データに一致するか否かを判定する。

【０００８】半導体メモリチップ９０１は、制御端子９
０５、アドレス端子９０６、およびデータ端子９０７を
有し、半導体メモリチップ９０２は、制御端子９０８、
アドレス端子９０９、およびデータ端子９１０を有し、
半導体メモリチップ９０３は、制御端子９１１、アドレ
ス端子９１２、およびデータ端子９１３を有し、半導体
メモリチップ９０４は、制御端子９１４、アドレス端子
９１５、およびデータ端子９１６を有する。制御端子９
０５，９０８，９１１，９１４は、チップイネーブル信
号／ＣＥをそれぞれ半導体メモリチップ９０１〜９０４
へ入力するための端子である。アドレス端子９０６，９
０９，９１２，９１５は、アドレスをそれぞれ半導体メ
モリチップ９０１〜９０４へ入力するための端子であ
る。データ端子９０７，９１０，９１３，９１６は、デ
ータをそれぞれ半導体メモリチップ９０１〜９０４へ入
出力するための端子である。

【０００９】なお、図２５においては、詳細には示して
いないが、アドレス端子９０６，９０９，９１２，９１
５は、２２個の端子から成り、データ端子９０７，９１
０，９１３，９１６は、１６個の端子から成る。また、
図２５においては、４個の半導体メモリチップ９０１〜
９０４が同時に動作テストされる場合を示す。

【００１０】半導体メモリチップ９０１〜９０４の各々
は、図２６に示す活性化／不活性化回路９２０を備え
る。図２６を参照して、活性化／不活性化回路９２０
は、インバータ９２１〜９２３から成る。テスト装置８
００のドライバ８０２から出力されたチップイネーブル
信号／ＣＥは、半導体メモリチップ９０１〜９０４の制
御端子９０５，９０８，９１１，９１４を介して活性化
／不活性化回路９２０へ入力される。そして、活性化／
不活性化回路９２０は、入力されたチップイネーブル信
号／ＣＥの論理を３回反転させて、つまり、入力された
チップイネーブル信号／ＣＥの論理を反転させて出力す
る。したがって、Ｌレベルのチップイネーブル信号／Ｃ
Ｅが入力されると、活性化／不活性化回路９２０は、Ｈ
レベルの信号を出力し、半導体メモリチップ９０１〜９
０４を活性化する。また、Ｈレベルのチップイネーブル
信号／ＣＥが入力されると、活性化／不活性化回路９２
０は、Ｌレベルの信号を出力し、半導体メモリチップ９
０１〜９０４を不活性化する。

【００１１】図２５および図２７を参照して、半導体メ
モリチップ９０１〜９０４の動作テストを同時に行なう
場合の動作について説明する。期間Ｔ１は半導体メモリ
チップ９０１〜９０４へのデータの書込時を表し、期間
Ｔ２は半導体メモリチップ９０１〜９０４からのデータ
の読出時を表す。

【００１２】期間Ｔ１においては、テスト装置８００の
信号発生回路８０１は、Ｌレベルのチップイネーブル信
号／ＣＥを発生し、ドライバ８０２は、Ｌレベルのチッ
プイネーブル信号／ＣＥを表す電圧値に変換して出力す
る。そうすると、制御端子９０５，９０８，９１１，９
１４を介してＬレベルのチップイネーブル信号／ＣＥが
半導体メモリチップ９０１〜９０４へ入力され、活性化
／不活性化回路９２０によって半導体メモリチップ９０
１〜９０４の各々は活性化される。その後、ライトイネ
ーブル信号／ＷＥが信号発生回路（図示せず）によって
発生され、ライトイネーブル信号／ＷＥが制御端子（図
示せず）から入力されて半導体メモリチップ９０１〜９
０４はデータの書込みが可能な状態になる。

【００１３】そして、アドレス発生回路８０３は、半導
体メモリチップ９０１〜９０４内に行列状に配列された
メモリセルを指定するためのアドレスＡｄｄｒｅｓｓを
発生し、ドライバ８０４は、発生されたアドレスＡｄｄ
ｒｅｓｓを電圧値に変換して出力する。テスト装置８０
０から出力されたアドレスＡｄｄｒｅｓｓは、アドレス
端子９０６，９０９，９１２，９１５を介して半導体メ
モリチップ９０１〜９０４へ入力され、半導体メモリチ
ップ９０１〜９０４に含まれる複数のメモリセルが入力
されたアドレスＡｄｄｒｅｓｓに応じて、順次、活性化
される。その後、データ発生回路８０５は、半導体メモ
リチップ９０１へ書込むためのデータＤａｔａを発生さ
せ、ドライバ８０６は、発生されたデータＤａｔａを電
圧値に変換して出力する。そして、テスト装置８００か
ら出力されたデータＤａｔａは、データ端子９０７を介
して半導体メモリチップ９０１へ入力され、活性化され
たメモリセルに書込まれる。

【００１４】同様にして、データ発生回路８０９，８１
３，８１７は、書込データＤａｔａを発生させ、ドライ
バ８１０，８１４，８１８は、データＤａｔａを電圧値
に変換して出力する。そして、テスト装置８００から出
力されたデータＤａｔａは、データ端子９１０，９１
３，９１６を介して、それぞれ、半導体メモリチップ９
０２〜９０４へ入力され、活性化されたメモリセルに書
込まれる。

【００１５】半導体メモリチップ９０１〜９０４へのデ
ータＤａｔａの書込みが終了すると、期間Ｔ２におい
て、半導体メモリチップ９０１〜９０４からのデータＤ
ａｔａの読出しが行なわれる。この場合も、まず、テス
ト装置８００の信号発生回路８０１によってチップイネ
ーブル信号／ＣＥが発生され、上述したのと同じ方法に
よって半導体メモリチップ９０１〜９０４が活性され
る。そして、テスト装置８００の信号発生回路（図示せ
ず）は、出力イネーブル信号／ＯＥを発生し、半導体メ
モリチップ９０１〜９０４は、制御端子（図示せず）か
ら出力イネーブル信号／ＯＥを入力し、半導体メモリチ
ップ９０１〜９０４はデータＤａｔａの出力が可能な状
態になる。その後、アドレス発生回路８０３は、アドレ
スＡｄｄｒｅｓｓを発生し、その発生されたアドレスＡ
ｄｄｒｅｓｓは、上述したのと同じ方法によって半導体
メモリチップ９０１〜９０４へ入力され、半導体メモリ
チップ９０１〜９０４内の各メモリセルが活性化され
る。そして、半導体メモリチップ９０１は、各メモリセ
ルから読出されたデータＤａｔａ０をデータ端子９０７
からコンパレータ８０８へ出力する。コンパレータ８０
８は、入力した半導体メモリチップ９０１からのデータ
Ｄａｔａ０を所定のレベルでコンパレートし、データ
「１」または「０」に変換して判定回路８０７へ出力す
る。そして、判定回路８０７は、コンパレータ８０８か
らのデータ「１」または「０」を、データ発生回路８０
５によって発生されたデータ「１」または「０」と比較
して半導体メモリチップ９０１に書込んだデータ「１」
または「０」が読出されたか否かを判定する。

【００１６】また、半導体メモリチップ９０２は、メモ
リセルから読出されたデータＤａｔａ１をデータ端子９
１０からコンパレータ８１２へ出力する。そして、コン
パレータ８１２は、入力したデータＤａｔａ１を所定の
レベルでコンパレータし、データ「１」または「０」に
変換して判定回路８１１へ出力する。判定回路８１１
は、コンパレータ８１２からのデータ「１」または
「０」を、データ発生回路８０９によって発生されたデ
ータ「１」または「０」と比較して半導体メモリチップ
９０２に書込んだデータ「１」または「０」が読出され
たか否かを判定する。

【００１７】半導体メモリチップ９０３，９０４から読
出されたデータＤａｔａ２，３も、上述したのと同じ方
法によって、それぞれ、判定回路８１５，８１９によっ
て判定される。

【００１８】

【発明が解決しようとする課題】しかし、上述した従来
のテスト方法において、同時にテスト可能な半導体メモ
リチップの数を増加させようとすると、テスト装置のデ
ータ用のドライバやコンパレータのピンを増加させる必
要があり、テスト装置によっては、その装置の制約上、
ピン数を増加させることができず、テストの効率を上げ
ることができないという問題がある。

【００１９】また、テスト用のピン数を増加させるため
に新たなテスト装置を購入するとなると、新たな投資が
必要になり、半導体メモリチップの製造コストが増加し
てしまうという問題がある。

【００２０】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、テスト装置の
ピン数を増加させずに、同時に多くの数をテスト可能な
半導体記憶装置および半導体記憶装置を形成した半導体
ウェハを提供することである。

【００２１】

【課題を解決するための手段】この発明によれば、半導
体記憶装置は、複数のメモリセルと、データを入出力す
るための入出力端子と、複数のメモリセルの各々を活性
化するためのアドレスを入力するアドレス端子と、複数
の制御信号に対応して設けられ、複数の制御信号を入力
する複数の制御端子と、複数の制御信号を受け、複数の
制御信号の論理に応じて活性化信号または不活性化信号
を出力する活性化／不活性化回路と、活性化信号に基づ
いて、アドレス端子を介して入力されたアドレスをデコ
ードし、そのデコードしたアドレスに基づいて複数のメ
モリセルの各々を活性化するアドレスデコーダと、活性
化信号に基づいて、アドレスデコーダによって活性化さ
れたメモリセルにデータを入出力する入出力回路とを備
える。

【００２２】好ましくは、半導体記憶装置の活性化／不
活性化回路は、複数の制御信号の全てが第１の論理であ
るとき活性化信号を出力し、複数の制御信号のうち少な
くとも１つの制御信号が第２の論理であるとき不活性化
信号を出力する。

【００２３】好ましくは、通常動作時、活性化／不活性
化回路は、複数の制御信号のうち１つの制御信号の論理
に応じて活性化信号または不活性化信号を出力する。

【００２４】好ましくは、活性化／不活性化回路は、複
数の制御信号の論理積を演算することによって活性化信
号または不活性化信号を出力する。

【００２５】好ましくは、複数の制御信号は、１つの制
御信号であるチップイネーブル信号と、選択信号とから
成り、選択信号は、第１の論理に保持されている。

【００２６】好ましくは、入出力回路は、複数のメモリ
セルの各々からの出力データをデジタル信号として出力
する出力回路を含む。

【００２７】また、この発明によれば、半導体記憶装置
は、複数のメモリセルと、データを入出力するための入
出力端子と、複数のメモリセルの各々を活性化するため
のアドレスを入力するアドレス端子と、第１の制御信号
を入力するための第１の制御端子と、第２の制御信号を
入力するための第２の制御端子と、第１の制御信号が第
１の論理であるとき、論理信号である第２の制御信号を
受け、第２の制御信号の論理に応じて活性化信号または
不活性化信号を出力し、第１の制御信号が第２の論理で
あるとき、アナログ信号である第２の制御信号を受け、
アナログ信号の値に応じて活性化信号または不活性化信
号を出力する活性化／不活性化回路と、活性化信号に基
づいて、アドレス端子を介して入力されたアドレスをデ
コードし、そのデコードしたアドレスに基づいて複数の
メモリセルの各々を活性化するアドレスデコーダと、活
性化信号に基づいて、アドレスデコーダによって活性化
されたメモリセルにデータを入出力する入出力回路とを
備える。

【００２８】好ましくは、活性化／不活性化回路は、ア
ナログ信号の値に応じて、第１または第２の論理から成
る選択信号を生成する選択信号生成回路と、第１の制御
信号が第１の論理であるとき論理信号である第２の制御
信号を選択し、第１の制御信号が第２の論理であるとき
選択信号を選択する選択回路と、選択された第２の制御
信号または選択信号が第１の論理であるとき活性化信号
を出力し、選択された第２の制御信号または選択信号が
第２の論理であるとき不活性化信号を出力する信号出力
回路とを含む。

【００２９】好ましくは、選択信号生成回路は、アナロ
グ信号をその値に応じて異なるデジタル値を有するデジ
タル信号に変換するＡＤ変換器と、デジタル信号に基づ
いて選択信号を生成するデコード回路とから成る。

【００３０】好ましくは、通常動作時、第１の制御信号
は、第１の論理に保持されている。好ましくは、入出力
回路は、複数のメモリセルの各々からの出力データをデ
ジタル信号として出力する出力回路を含む。

【００３１】また、この発明によれば、半導体ウェハ
は、２ｎ−１（ｎは自然数）番目の行に配列された複数
の第１の半導体記憶装置と、２ｎ番目の行に配列された
複数の第２の半導体記憶装置と、切断領域とを含み、複
数の第１の半導体記憶装置の各々は、複数の第１のメモ
リセルと、データを入出力するための第１の入出力端子
と、複数の第１のメモリセルの各々を活性化するための
アドレスを入力する第１のアドレス端子と、データの書
込時に活性化信号を生成するための第１の制御信号を入
力する第１の制御端子と、データの読出時に活性化信号
を生成するための第２の制御信号を入力する第２の制御
端子と、第１または第２の制御信号の論理に応じて活性
化信号または不活性化信号を出力する第１の活性化／不
活性化回路と、活性化信号に基づいて、アドレス端子を
介して入力されたアドレスをデコードし、そのデコード
したアドレスに基づいて複数のメモリセルの各々を活性
化する第１のアドレスデコーダと、活性化信号に基づい
て、アドレスデコーダによって活性化されたメモリセル
にデータを入出力する第１の入出力回路とを備え、複数
の第２の半導体記憶装置の各々は、複数の第２のメモリ
セルと、データを入出力するための第２の入出力端子
と、複数の第２のメモリセルの各々を活性化するための
アドレスを入力する第２のアドレス端子と、切断領域を
介して配線により第２の制御端子と接続された第３の制
御端子と、第２の制御信号の論理に応じて活性化信号ま
たは不活性化信号を出力する第２の活性化／不活性化回
路と、活性化信号に基づいて、アドレス端子を介して入
力されたアドレスをデコードし、そのデコードしたアド
レスに基づいて複数のメモリセルの各々を活性化する第
２のアドレスデコーダと、活性化信号に基づいて、アド
レスデコーダによって活性化されたメモリセルにデータ
を入出力する第２の入出力回路とを備える。

【００３２】好ましくは、第１の活性化／不活性化回路
は、第１の制御信号が第１の論理であるとき、または第
２の制御信号が第１の論理であるとき活性化信号を出力
し、第２の活性化／不活性化回路は、第２の制御信号が
第２の論理であるとき活性化信号を出力する。

【００３３】好ましくは、第１の活性化／不活性化回路
は、第１および第２の制御信号が第２の論理であるとき
不活性化信号を出力し、第２の活性化／不活性化回路
は、第２の制御信号が第１の論理であるとき不活性化信
号を出力する。

【００３４】また、この発明によれば、半導体ウェハ
は、各々が複数の半導体記憶装置を含む複数の領域と、
切断領域とから成り、切断領域は、複数の第１の制御信
号の論理に応じて複数の領域の各々に含まれる複数の半
導体記憶装置を活性化するための選択信号を生成する選
択信号生成回路を備え、複数の半導体記憶装置の各々
は、複数のメモリセルと、データを入出力するための入
出力端子と、複数のメモリセルの各々を活性化するため
のアドレスを入力するアドレス端子と、選択信号生成回
路によって生成された選択信号を入力する制御端子と、
選択信号を受け、選択信号の論理に応じて活性化信号ま
たは不活性化信号を出力する活性化／不活性化回路と、
活性化信号に基づいて、アドレス端子を介して入力され
たアドレスをデコードし、そのデコードしたアドレスに
基づいて複数のメモリセルの各々を活性化するアドレス
デコーダと、活性化信号に基づいて、アドレスデコーダ
によって活性化されたメモリセルにデータを入出力する
入出力回路とを備える。

【００３５】好ましくは、選択信号生成回路は、複数の
領域に対応した数の選択信号を生成する。

【００３６】好ましくは、選択信号生成回路は、データ
の書込時、全ての半導体記憶装置を同時に活性化するよ
うに選択信号を生成し、データの読出時、複数の領域の
各々に含まれる複数の半導体記憶装置を各領域ごとに活
性化するように選択信号を生成する。

【００３７】好ましくは、活性化／不活性化回路は、選
択信号が第１の論理であるとき活性化信号を出力する。

【００３８】好ましくは、複数の半導体記憶装置の各々
は、チップイネーブル信号を入力するもう１つの制御端
子をさらに備え、活性化／不活性化回路は、チップイネ
ーブル信号と選択信号との論理積を演算することによっ
て活性化信号または不活性化信号を出力する。

【００３９】また、この発明によれば、半導体ウェハ
は、各々が複数のメモリセルを含む複数の半導体記憶装
置と、切断領域とを備える半導体ウェハであって、複数
の半導体記憶装置の各々は、複数のメモリセルからの読
出データをデジタル信号として出力する出力回路と、複
数のメモリセルに書込データを書込む入力回路とを含
み、切断領域は、出力回路からのデジタル信号をアナロ
グ信号に変換して読出データをアナログ信号として出力
し、書込データを入力回路に入力する入出力切換回路を
含む。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。

【００４１】［実施の形態１］図１を参照して、この発
明の実施の形態１による半導体記憶装置１００の構成を
説明する。半導体記憶装置１００は、活性化／不活性化
回路１０と、入出力インタフェース回路２０と、行デコ
ーダ３０と、ワード線ドライバ４０と、メモリセルアレ
イ５０と、列デコーダ６０と、入出力回路７０とを備え
る。

【００４２】活性化／不活性化回路１０は、後述する方
法によってチップイネーブル信号／ＣＥと、選択信号Ｇ
Ｅ０またはＧＥ１とに基づいて活性化信号または不活性
化信号を生成し、その生成した活性化信号または不活性
化信号を入出力インタフェース回路２０へ出力する。

【００４３】入出力インタフェース回路２０は、ロウア
ドレスストローブ信号／ＲＡＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、およ
び出力イネーブル信号／ＯＥ等の制御信号を入力し、ロ
ウアドレスストローブ信号／ＲＡＳを行デコーダ３０へ
出力し、コラムアドレスストローブ信号／ＣＡＳを列デ
コーダ６０へ出力し、ライトイネーブル信号／ＷＥおよ
び出力イネーブル信号／ＯＥを入出力回路７０へ出力す
る。また、入出力インタフェース回路２０は、アドレス
ピンＡ０〜Ａ２１を介してアドレスを入力し、その入力
したアドレスを行デコーダ３０および列デコーダ６０へ
出力する。さらに、入出力インタフェース回路２０は、
入出力ピンＤＱ０〜ＤＱ１５を介してデータを入力し、
その入力したデータを入出力回路７０へ出力するととも
に、メモリセルアレイ５０のメモリセルＭＣから読出さ
れた出力データを入出力回路７０から受け、その受けた
出力データを入出力ピンＤＱ０〜ＤＱ１５へ出力する。

【００４４】行デコーダ３０は、入出力インタフェース
回路２０から受けたアドレスをデコーダして行アドレス
を生成し、その生成した行アドレスをワード線ドライバ
４０へ出力する。ワード線ドライバ４０は、行デコーダ
３０から入力した行アドレスに基づいてメモリセルアレ
イ５０のワード線Ｗ１〜Ｗｎのいずれかを活性化する。
メモリセルアレイ５０は、複数のメモリセルＭＣと、行
方向に配置された複数のワード線Ｗ１〜Ｗｎと、列方向
に配置された複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍとを備える。複数のメモリセルＭＣは、ワ
ード線Ｗ１〜Ｗｎと、ビット線対ＢＬ１，／ＢＬ１〜Ｂ
Ｌｍ，／ＢＬｍとが交わる位置に配置されている。これ
によって、ワードＷ１〜Ｗｎとビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬｍ，／ＢＬｍとを活性化することにより、活
性化されたワード線Ｗ１〜Ｗｎとビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍとが交わる位置に配置された
メモリセルＭＣへのデータの入出力が可能になる。

【００４５】列デコーダ６０は、入出力インタフェース
回路２０からのアドレスをデコードして列アドレスを生
成し、その生成した列アドレスを入出力回路６０へ出力
する。入出力回路７０は、センスアンプ、およびプリア
ンプを含み、列デコーダ６０からの列アドレスに基づい
てビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのい
ずれかを活性化し、入出力インタフェース回路２０から
のデータをメモリセルＭＣに書込むとともに、メモリセ
ルＭＣから読出されたデータを増幅して入出力インタフ
ェース回路２０へ出力する。

【００４６】図２を参照して、活性化／不活性化回路１
０は、ＮＯＲゲート１１と、インバータ１２，１３とを
備える。ＮＯＲゲート１１は、パッド１４から入力され
るチップイネーブル信号／ＣＥと、パッド１５から入力
される選択信号ＧＥ（選択信号ＧＥは、選択信号ＧＥ０
またはＧＥ１から成る。）とに基づいて、２つの信号の
論理演算を行なう。インバータ１２，１３は、入力信号
を反転させる。チップイネーブル信号／ＣＥは、半導体
記憶装置１００を活性化させるときＬレベルであり、半
導体記憶装置１００を不活性化させるときＨレベルであ
る。動作テスト時、半導体記憶装置１００は活性化され
るので、活性化／不活性化回路１０は、パッド１４から
Ｌレベルのチップイネーブル信号／ＣＥを入力する。そ
して、Ｈレベルの選択信号／ＧＥが入力されると、ＮＯ
Ｒゲート１１はＬレベルの信号を出力し、インバータ１
２はＨレベルの信号を出力し、インバータ１３はＬレベ
ルの信号を出力する。したがって、この場合、活性化／
不活性化回路１０は、不活性化信号を出力する。一方、
Ｌレベルの選択信号／ＧＥが入力されると、ＮＯＲゲー
ト１１はＨレベルの信号を出力し、インバータ１２はＬ
レベルの信号を出力し、インバータ１３は、Ｈレベルの
信号を出力する。したがって、この場合、活性化／不活
性化回路１０は活性化信号を出力する。なお、Ｈレベル
のチップイネーブル信号／ＣＥが入力されると、選択信
号／ＧＥがＨレベルかＬレベルに拘わらず、活性化／不
活性化回路１０はＬレベルの不活性化信号を出力する。

【００４７】再び、図１を参照して、メモリセルアレイ
５０へのデータの書込および読出について説明する。ま
ず、書込動作について説明する。Ｌレベルのチップイネ
ーブル信号／ＣＥおよびＬレベルの選択信号／ＧＥ０ま
たは／ＧＥ１が入力されると、活性化／不活性化回路１
０は、上述したようにＨレベルの活性化信号を入出力イ
ンタフェース回路２０へ出力する。そして、入出力イン
タフェース回路２０は、活性化／不活性化回路１０から
の活性化信号によって活性化され、端子を介して入力さ
れたロウアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳを、それぞれ、行デコ
ーダ３０および列デコーダ６０へ出力して行デコーダ３
０と列デコーダ６０とを活性化する。その後、端子を介
してライトイネーブル信号／ＷＥが入力されると、入出
力インタフェース回路２０は、ライトイネーブル信号／
ＷＥを入出力回路７０へ出力して入出力回路７０を活性
化する。

【００４８】アドレスピンＡ０〜Ａ２１を介してアドレ
スが入力されると、入出力インタフェース回路２０は、
入力されたアドレスを行デコーダ３０および列デコーダ
６０へ出力する。行デコーダ３０は、入出力インタフェ
ース回路２０からのアドレスをデコードして行アドレス
を生成し、その生成した行アドレスをワード線ドライバ
４０へ出力する。ワード線ドライバ４０は、行デコーダ
３０からの行アドレスによって指定されたワード線Ｗ１
〜Ｗｎを活性化する。一方、列デコーダ６０は、入出力
インタフェース回路２０からのアドレスをデコードして
列アドレスを生成し、その生成した列アドレスを入出力
回路７０へ出力する。その後、入出力ピンＤＱ０〜ＤＱ
１５を介してデータが入力されると、入出力インタフェ
ース回路２０は、入力されたデータを入出力回路７０へ
出力する。入出力回路７０は、列デコーダ６０からの列
アドレスによって指定されたビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍを活性化し、その活性化したビッ
ト線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに入出力イ
ンタフェース回路２０からのデータを書込む。これによ
って、活性化されたワード線Ｗ１〜Ｗｎとビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとが交わる位置に配
置されたメモリセルＭＣにデータが書込まれる。

【００４９】次に、メモリセルＭＣからのデータの読出
について説明する。Ｌレベルのチップイネーブル信号／
ＣＥおよびＬレベルの選択信号ＧＥ０またはＧＥ１が入
力されて入出力インタフェース回路２０が活性化され、
ロウアドレスストローブ信号／ＲＡＳ、およびコラムア
ドレスストローブ信号／ＣＡＳが入力されて行デコーダ
３０および列デコーダ６０が活性化されるまでの動作
は、書込動作の場合と同じである。その後、出力イネー
ブル信号／ＯＥが入力されると、入出力インタフェース
回路２０は、出力イネーブル信号／ＯＥを入出力回路７
０へ出力する。そして、アドレスが入力されると、入出
力インタフェース回路２０は、アドレスを行デコーダ３
０と列デコーダ６０とへ出力する。行デコーダ３０は、
アドレスをデコードして行アドレスを生成し、その生成
した行アドレスをワード線ドライバ４０へ出力する。列
デコーダ６０は、アドレスをデコードして列アドレスを
生成し、その生成した列アドレスを入出力回路７０へ出
力する。入出力回路７０は、列デコーダ６０からの列ア
ドレスによって指定されたビット線対ＢＬ１，／ＢＬ１
〜ＢＬｍ，／ＢＬｍを活性化し、その活性化したビット
線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍからのデータ
を増幅等して入出力インタフェース回路２０へ出力す
る。そして、入出力インタフェース回路２０は、入出力
回路７０からのデータを入出力ピンＤＱ０〜ＤＱ１５へ
出力する。これによって、活性化されたワードＷ１〜Ｗ
ｎとビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと
が交わる位置に配置されたメモリセルＭＣからのデータ
が読出される。

【００５０】このように、半導体記憶装置１００におい
ては、活性化／不活性化回路１０が、Ｌレベルのチップ
イネーブル信号／ＣＥおよびＬレベルの選択信号ＧＥ０
またはＧＥ１に基づいて出力する活性化信号によって入
出力インタフェース回路２０が活性化される。そして、
入出力インタフェース回路２０が活性化されることによ
ってロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、出力イネーブル信号／ＯＥ、およびアドレスが入
力され、かつ、データが入出力されるので、行デコーダ
３０、ワード線ドライバ４０、列デコーダ６０および入
出力回路７０は、活性化／不活性化回路１０が出力する
活性化信号に基づいて活性化されることになる。

【００５１】図３を参照して、実施の形態１における動
作テスト時のテスト装置と半導体記憶装置との接続方法
について説明する。テスト装置６００は、信号発生回路
６０１と、アドレス発生回路６０５と、データ発生顔路
６０７，６１１，６１５，６１９と、判定回路６１０，
６１４，６１８，６２２と、ドラバ６０２〜６０４，６
０６，６０８，６１２，６１６，６２０と、コンパレー
タ６０９，６１３，６１７，６２１とを備える。

【００５２】信号発生回路６０１は、ＨレベルまたはＬ
レベルのチップイネーブル信号／ＣＥと、Ｈレベルまた
はＬレベルの選択信号／ＧＥ０，／ＧＥ１とを発生す
る。ドライバ６０２は、Ｈレベルの選択信号／ＧＥ０ま
たはＬレベルの選択信号／ＧＥ０を所定の電圧値に変換
して出力する。また、ドライバ６０３は、Ｈレベルの選
択信号ＧＥ１またはＬレベルの選択信号ＧＥ１を所定の
電圧値に変換して出力する。ドライバ６０４は、Ｈレベ
ルのチップイネーブル信号／ＣＥまたはＬレベルのチッ
プイネーブル信号／ＣＥを所定の電圧値に変換して出力
する。

【００５３】アドレス発生回路６０５はアドレスを発生
する。ドライバ６０６は、アドレスを所定の電圧値に変
換して出力する。データ発生回路６０７，６１１，６１
５，６１９は、「１」または「０」のデータを発生す
る。ドライバ６０８，６１２，６１６，６２０は、それ
ぞれ、データ発生回路６０７，６１１，６１５，６１９
からのデータ「１」または「０」を所定の電圧値に変換
して出力する。コンパレータ６０９は、半導体記憶装置
１，５から読出されたデータを所定のレベルでコンパレ
ートしてデータ「１」または「０」に変換し、その変換
したデータ「１」または「０」を、判定回路６１０へ出
力する。コンパレータ６１３は、半導体記憶装置２，６
から読出されたデータを所定のレベルでコンパレートし
てデータ「１」または「０」に変換し、その変換したデ
ータ「１」または「０」を、判定回路６１４へ出力す
る。コンパレータ６１７は、半導体記憶装置３，７から
読出されたデータを所定のレベルでコンパレートしてデ
ータ「１」または「０」に変換し、その変換したデータ
「１」または「０」を、判定回路６１８へ出力する。コ
ンパレータ６２１は、半導体記憶装置４，８から読出さ
れたデータを所定のレベルでコンパレートしてデータ
「１」または「０」に変換し、その変換したデータ
「１」または「０」を、判定回路６２２へ出力する。

【００５４】判定回路６１０は、コンパレータ６０９か
らのデータ「１」または「０」を、データ発生回路６０
７からのデータ「１」または「０」と比較し、半導体記
憶装置１，５からの読出データを書込データと比較す
る。判定回路６１４は、コンパレータ６１３からのデー
タ「１」または「０」を、データ発生回路６１１からの
データ「１」または「０」と比較し、半導体記憶装置
２，６からの読出データを書込データと比較する。判定
回路６１８は、コンパレータ６１７からのデータ「１」
または「０」を、データ発生回路６１５からのデータ
「１」または「０」と比較し、半導体記憶装置３，７か
らの読出データを書込データと比較する。判定回路６２
２は、コンパレータ６２１からのデータ「１」または
「０」を、データ発生回路６１９からのデータ「１」ま
たは「０」と比較し、半導体記憶装置４，８からの読出
データを書込データと比較する。

【００５５】半導体記憶装置１〜８は、図１に示す半導
体記憶装置１００の構成と同じ構成から成り、パッド１
４〜１７を備える。なお、図３においては、アドレスを
入力するためのパッド１６、およびデータを入出力する
ためのパッド１７は１個として示してあるが、半導体記
憶装置１〜８は、図１に示すように２２個のアドレスピ
ンＡ０〜Ａ２１と１６個の入出力ピンＤＱ０〜ＤＱ１５
とを備える。

【００５６】実施の形態１による動作テスト時には、半
導体記憶装置１〜４に選択信号ＧＥ０が同時に入力され
るように、また、半導体記憶装置５〜８に選択信号ＧＥ
１が同時に入力されるように半導体記憶装置１〜８がテ
スト装置６００に接続される。なお、半導体記憶装置１
〜４はグループＧｒ１を構成し、半導体記憶装置５〜８
はグループＧｒ２を構成する。ドライバ６０４は、チッ
プイネーブル信号／ＣＥを半導体記憶装置１〜８に同時
に入力できるように半導体記憶装置１〜８と接続され
る。

【００５７】ドライバ６０６は、アドレスを半導体記憶
装置１〜８に同時に入力できるように半導体記憶装置１
〜８と接続される。ドライバ６０８は、半導体記憶装置
１，５にデータを入力するように半導体記憶装置１，５
と接続される。ドライバ６１２は、半導体記憶装置２，
６にデータを入力するように半導体記憶装置２，６と接
続される。ドライバ６１６は、半導体記憶装置３，７に
データを入力するように半導体記憶装置３，７と接続さ
れる。ドライバ６２０は、半導体記憶装置４，８にデー
タを入力するように半導体記憶装置４，８と接続され
る。

【００５８】図３および図４を参照して、実施の形態１
における動作テスト時のテスト装置６００および半導体
記憶装置１〜８の動作について説明する。半導体記憶装
置１〜８へのデータの書込は図４に示す期間Ｔ１におい
て行なわれる。この場合、テスト装置６００の信号発生
回路６０１は、Ｌレベルのチップイネーブル信号／Ｃ
Ｅ、Ｌレベルの選択信号ＧＥ０およびＬレベルの選択信
号ＧＥ１を発生する。そして、ドライバ６０２は、Ｌレ
ベルの選択信号ＧＥ１を所定の電圧値に変換してグルー
プＧＲ２を構成する半導体記憶装置５〜８のパッド１５
へ出力する。また、ドライバ６０３は、Ｌレベルの選択
信号ＧＥ０を所定の電圧値に変換してグループＧｒ１を
構成する半導体記憶装置１〜４のパッド１５へ出力す
る。さらに、ドライバ６０４は、Ｌレベルのチップイネ
ーブル信号／ＣＥを所定の電圧値に変換して半導体記憶
装置１〜８のパッド１４へ出力する。

【００５９】そうすると、半導体記憶装置１〜４には、
Ｌレベルのチップイネーブル信号／ＣＥおよびＬレベル
の選択信号ＧＥ０が入力され、半導体記憶装置１〜４
は、上述した方法によって活性化される。また、半導体
記憶装置５〜８にも、Ｌレベルのチップイネーブル信号
／ＣＥおよびＬレベルの選択信号ＧＥ１が入力され、半
導体記憶装置５〜８は、上述した方法によって活性化さ
れる。

【００６０】その後、テスト装置６００の信号発生回路
（図示せず）は、ライトイネーブル信号／ＷＥを発生
し、ドライバ（図示せず）はライトイネーブル信号／Ｗ
Ｅを所定の電圧値に変換して半導体記憶装置１〜８のパ
ッド（図示せず）へ出力する。これにより、半導体記憶
装置１〜８は、上述したようにデータの書込みが可能な
状態になる。そして、アドレス発生回路６０５は、アド
レスを発生させ、ドライバ６０６は、アドレスを所定の
電圧値に変換して半導体記憶装置１〜８のパッド１６へ
出力する。そうすると、半導体記憶装置１〜８は、上述
したようにアドレスによって指定されたワード線Ｗ１〜
Ｗｎおよびビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／Ｂ
Ｌｍを活性化し、ワード線Ｗ１〜Ｗｎとビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとが交わる位置に配置
されたメモリセルをデータの書込みが可能な状態にす
る。

【００６１】その後、データ発生回路６０７，６１１，
６１５，６１９は、書込データを発生させる。ドライバ
６０８は、データ発生回路６０７によって発生されたデ
ータを所定の電圧値に変換し、半導体記憶装置１，５の
パッド１７へ出力する。ドライバ６１２は、データ発生
回路６１１によって発生されたデータを所定の電圧値に
変換し、半導体記憶装置２，６のパッド１７へ出力す
る。ドライバ６１６は、データ発生回路６１５によって
発生されたデータを所定の電圧値に変換し、半導体記憶
装置３，７のパッド１７へ出力する。ドライバ６２０
は、データ発生回路６１９によって発生されたデータを
所定の電圧値に変換し、半導体記憶装置４，８のパッド
１７へ出力する。そして、半導体記憶装置１〜８におい
て活性化されたメモリセルＭＣにデータが書込まれる。

【００６２】その後、アドレス発生回路６０５は、次々
に異なるアドレスを発生させ、半導体記憶装置１〜８
は、異なるアドレスを受ける。そして、半導体記憶装置
１〜８に含まれる各メモリセルＭＣは、次々に活性化さ
れ、データが書込まれる。

【００６３】このように、動作テストのデータの書込に
おいては、テスト装置６００は、テストの対象である半
導体記憶装置１〜８に同時にデータを書込む。

【００６４】次に、半導体記憶装置１〜８からのデータ
の読出について説明する。半導体記憶装置１〜８からの
データの読出は図４に示す期間Ｔ２，Ｔ３において行な
われる。そして、グループＧｒ１を構成する半導体記憶
装置１〜４からのデータの読出は、期間Ｔ２において行
なわれ、グループＧｒ２を構成する半導体記憶装置５〜
８からのデータの読出は、期間Ｔ３において行なわれ
る。

【００６５】半導体記憶装置１〜４からデータを読出す
とき、信号発生回路６０１は、Ｌレベルのチップイネー
ブル信号／ＣＥ、Ｌレベルの選択信号／ＧＥ０、および
Ｈレベルの選択信号／ＧＥ１を発生する。そして、ドラ
イバ６０２は、Ｈレベルの選択信号／ＧＥ１を所定の電
圧値に変換してグループＧｒ２を構成する半導体記憶装
置５〜８のパッド１５へ出力する。また、ドライバ６０
３は、Ｌレベルの選択信号／ＧＥ１を所定の電圧値に変
換してグループＧｒ１を構成する半導体記憶装置１〜４
のパッド１５へ出力する。さらに、ドライバ６０４は、
Ｌレベルのチップイネーブル信号／ＣＥを所定の電圧値
に変換して半導体記憶装置１〜８のパッド１４へ出力す
る。

【００６６】そうすると、半導体記憶装置１〜４は、Ｌ
レベルのチップイネーブル信号／ＣＥおよびＬレベルの
選択信号／ＧＥ０に基づいて活性化され、半導体記憶装
置５〜８は、Ｌレベルのチップイネーブル信号／ＣＥお
よびＨレベルの選択信号ＧＥ１によって不活性化され
る。テスト装置６００の信号発生回路（図示せず）は、
Ｌレベルの出力イネーブル信号／ＯＥを発生させ、ドラ
イバ（図示せず）は、Ｌレベルの出力イネーブル信号／
ＯＥを所定の電圧値に変換して半導体記憶装置１〜８へ
出力する（半導体記憶装置５〜８は不活性化されている
ので、半導体記憶装置５〜８へ出力された出力イネーブ
ル信号／ＯＥは半導体記憶装置５〜８の内部へ入力され
ない。）。そして、半導体記憶装置１〜４は、上述した
ようにデータの読出が可能な状態になる。

【００６７】そうすると、アドレス発生回路６０５は、
データの書込時と同じようにアドレスを発生させ、ドラ
イバ６０６は、アドレスを所定の電圧値に変換して半導
体記憶装置１〜８のパッド１６へ出力する（半導体記憶
装置５〜８は不活性化されているので、半導体記憶装置
５〜８へ出力されたアドレスは半導体記憶装置５〜８の
内部へ入力されない。）。そして、半導体記憶装置１〜
４においては、上述したように各メモリセルＭＣからデ
ータが読出される。半導体記憶装置１に含まれるメモリ
セルＭＣから読出されたデータは、パッド１７を介して
コンパレータ６０９へ出力され、コンパレータ６０９
は、半導体記憶装置１からの読出データを所定のレベル
でコンパレートし、そのコンパレートしたデータ「１」
または「０」を判定回路６１０へ出力する。判定回路６
１０は、コンパレータ６０９からのデータ「１」または
「０」を、データ発生回路６０７からのデータ「１」ま
たは「０」と比較し、読出データが書込データに一致す
るか否かを判定する。

【００６８】また、半導体記憶装置２に含まれるメモリ
セルＭＣから読出されたデータは、パッド１７を介して
コンパレータ６１３へ出力され、コンパレータ６１３
は、半導体記憶装置２からの読出データを所定のレベル
でコンパレートし、そのコンパレートしたデータ「１」
または「０」を判定回路６１４へ出力する。判定回路６
１４は、コンパレータ６１３からのデータ「１」または
「０」を、データ発生回路６１１からのデータ「１」ま
たは「０」と比較し、読出データが書込データに一致す
るか否かを判定する。さらに、半導体記憶装置３に含ま
れるメモリセルＭＣから読出されたデータは、パッド１
７を介してコンパレータ６１７へ出力され、コンパレー
タ６１７は、半導体記憶装置３からの読出データを所定
のレベルでコンパレートし、そのコンパレートしたデー
タ「１」または「０」を判定回路６１８へ出力する。判
定回路６１８は、コンパレータ６１７からのデータ
「１」または「０」を、データ発生回路６１５からのデ
ータ「１」または「０」と比較し、読出データが書込デ
ータに一致するか否かを判定する。またさらに、半導体
記憶装置４に含まれるメモリセルＭＣから読出されたデ
ータは、パッド１７を介してコンパレータ６２１へ出力
され、コンパレータ６２１は、半導体記憶装置４からの
読出データを所定のレベルでコンパレートし、そのコン
パレートしたデータ「１」または「０」を判定回路６２
２へ出力する。判定回路６２２は、コンパレータ６２１
からのデータ「１」または「０」を、データ発生回路６
１９からのデータ「１」または「０」と比較し、読出デ
ータが書込データに一致するか否かを判定する。

【００６９】これにより、グループＧｒ１を構成する半
導体記憶装置１〜４からデータが読出され、読出データ
を書込データと比較することによって半導体記憶装置１
〜４の動作テストが行なわれる。

【００７０】次に、グループＧｒ２を構成する半導体記
憶装置５〜８からデータを読出すとき、信号発生回路６
０１は、Ｌレベルのチップイネーブル信号／ＣＥ、Ｈレ
ベルの選択信号／ＧＥ０、およびＬレベルの選択信号／
ＧＥ１を生成する。そして、ドライバ６０２は、Ｌレベ
ルの選択信号／ＧＥ１を所定の電圧値に変換して出力
し、ドライバ６０３は、Ｈレベルの選択信号／ＧＥ０を
所定の電圧値に変換して出力し、ドライバ６０４は、Ｌ
レベルのチップイネーブル信号／ＣＥを所定の電圧値に
変換して出力する。

【００７１】そうすると、グループＧｒ１に含まれる半
導体記憶装置１〜４は、Ｌレベルのチップイネーブル信
号／ＣＥおよびＨレベルの選択信号／ＧＥ０に基づいて
不活性化され、グループＧｒ２を構成する半導体記憶装
置５〜８は、Ｌレベルのチップイネーブル信号／ＣＥお
よびＬレベルの選択信号／ＧＥ１に基づいて活性化され
る。

【００７２】その後、上述したのと同じ方法によって半
導体記憶装置５〜８からデータが読出され、その読出さ
れたデータが判定回路６１０，６１４，６１８，６２２
によって判定される。これによって、半導体記憶装置５
〜８の動作テストが終了する。

【００７３】上述したように、半導体記憶装置１〜８
は、２つのグループＧｒ１，Ｇｒ２に分けられ、半導体
記憶装置１〜８に一括してデータを書込み、選択信号Ｇ
Ｅ０，ＧＥ１のＨレベルまたはＬレベルを切換えること
によってグループＧｒ１を構成する半導体記憶装置１〜
４、グループＧｒ２を構成する半導体記憶装置５〜８ご
とにデータを読出して動作テストを行なう。これによっ
て、テスト装置のテストピンの数を増加させずに、従来
より多くの数の半導体記憶装置をテストできる。特に、
テスト対象である全ての半導体記憶装置に同時にデータ
を書込むことができるのは、データの書込みに長時間を
要するフラッシュメモリにおいては動作テスト時間の大
幅な短縮になる。

【００７４】実施の形態１においては、テスト装置にお
いて発生させる選択信号はＧＥ０，ＧＥ１の２つの制御
信号に限らず、３個以上であっても良い。

【００７５】動作テストに合格した半導体記憶装置１０
０は出荷されるが、半導体記憶装置１００は、最終的に
活性化／不活性化回路１０を含むため、ＮＯＲゲート１
１の一方端子はパッド１５を介してＬレベルに設定され
て出荷される。その結果、活性化／不活性化回路１０
は、チップイネーブル信号／ＣＥの論理レベルに応じ
て、活性化信号または不活性化信号を入出力インタフェ
ース回路２０へ出力する。これにより、従来と同様にチ
ップイネーブル信号／ＣＥによって半導体記憶装置を活
性化または不活性化できる。

【００７６】実施の形態１によれば、半導体記憶装置１
００は、図２に示す回路から成る活性化／不活性化回路
１０を備えるので、選択信号／ＧＥの論理を切換えるこ
とによってグループＧｒ１，Ｇｒ２に分けて同時に多く
の数の半導体記憶装置をテストできる。

【００７７】［実施の形態２］実施の形態２において
は、２つのタイプの半導体記憶装置を用いて動作テスト
を行なう。一方の半導体記憶装置は図１に示す半導体記
憶装置１００と同じ構成から成る半導体記憶装置であ
り、他方の半導体記憶装置は図５に示す半導体記憶装置
２００である。

【００７８】図５を参照して、半導体記憶装置２００
は、図１に示す半導体記憶装置１００の活性化／不活性
化回路１０を活性化／不活性化回路１０Ａに代え、活性
化／不活性化回路１０Ａにチップイネーブル信号／Ｃ
Ｅ、選択信号ＧＥ、および制御信号ＰＥを入力するよう
にしたものであり、その他は半導体記憶装置１００と同
じである。

【００７９】図６を参照して、活性化／不活性化回路１
０Ａは、ＮＯＲゲート１１，１９と、インバータ１２，
１３とから成る。ＮＯＲゲート１１は、パッド１４を介
してチップイネーブル信号／ＣＥを一方端子から入力
し、ＮＯＲゲート１９の出力信号を他方端子から入力す
る。また、ＮＯＲゲート１９は、パッド１５を介して選
択信号ＧＥを一方端子から入力し、パッド１８を介して
制御信号ＰＥを他方端子から入力する。

【００８０】Ｌレベルのチップイネーブル信号／ＣＥ
と、Ｈレベルの制御信号ＰＥとが活性化／不活性化回路
１０Ａへ入力されると、活性化／不活性化回路１０Ａは
Ｈレベルの信号、つまり、活性化信号を出力する。すな
わち、制御信号ＰＥがＨレベルのとき、ＮＯＲゲート１
９は選択信号ＧＥがＨレベルかＬレベルかに拘わらずＬ
レベルの信号を出力する。そして、ＮＯＲゲート１１
は、Ｌレベルのチップイネーブル信号／ＣＥと、ＮＯＲ
ゲート１９からのＬレベルの信号とに基づいてＨレベル
の信号を出力する。インバータ１２，１３は、入力信号
を反転するので、活性化／不活性化回路１０Ａは、Ｈレ
ベルの信号を出力する。

【００８１】また、Ｌレベルのチップイネーブル信号／
ＣＥ、Ｌレベルの制御信号ＰＥおよびＬレベルの選択信
号ＧＥが入力されると、活性化／不活性化回路１０Ａ
は、Ｌレベルの信号、つまり、不活性化信号を出力す
る。すなわち、Ｌレベルの制御信号ＰＥとＬレベルの選
択信号ＧＥとに基づいてＮＯＲゲート１９はＨレベルの
信号を出力する。そして、ＮＯＲゲート１９は、Ｌレベ
ルのチップイネーブル信号／ＣＥと、ＮＯＲゲート１９
からのＨレベルの信号とに基づいてＬレベルの信号を出
力する。インバータ１２，１３は、入力信号を反転する
ので、活性化／不活性化回路１０ＡはＬレベルの信号を
出力する。

【００８２】したがって、活性化／不活性化回路１０Ａ
は、チップイネーブル信号／ＣＥ、制御信号ＰＥ、およ
び選択信号ＧＥに基づいて活性化信号または不活性化信
号を出力する。

【００８３】実施の形態２においては、グループＧｒ１
には活性化／不活性化回路１０を備える半導体記憶装置
１００が配置され、グループＧｒ２には活性化／不活性
化回路１０Ａを備える半導体記憶装置２００が配置され
る。そして、半導体記憶装置２００のパッド１５と半導
体記憶装置１００のパッド１５とは、半導体記憶装置が
形成されない領域２３０を介して配線２２０によって接
続される。

【００８４】これによって、テスト装置６００は、半導
体記憶装置２００にチップイネーブル信号／ＣＥ、選択
信号ＧＥ、および制御信号ＰＥを出力し、半導体記憶装
置１００にチップイネーブル信号／ＣＥを出力すれば、
後述するようにグループＧｒ１とグループＧｒ２とを選
択的に切換えることができ、それぞれのグループに含ま
れる半導体記憶装置からデータを同時に読出することが
できる。

【００８５】図７を参照して、ウェハプロセスが終了時
点では、半導体ウェハ６５０には碁盤の目状に半導体記
憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３
ｋ，Ｃ４１〜Ｃ４ｋ，・・が形成されている。そして、
半導体記憶装置Ｃ１１〜Ｃ１ｋをグループＧｒ１とし、
Ｃ２１〜Ｃ２ｋをグループＧｒ２とし、Ｃ３１〜Ｃ３ｋ
をグループＧｒ３とし、Ｃ４１〜Ｃ４ｋをグループＧｒ
４とする（ｋは自然数）。グループＧｒ１に含まれる半
導体記憶装置Ｃ１１〜Ｃ１ｋの各々を、それぞれ、グル
ープＧｒ２に含まれる半導体記憶装置Ｃ２１〜Ｃ２ｋと
配線２２０によって接続する。また、グループＧｒ３に
含まれる半導体記憶装置Ｃ３１〜Ｃ３ｋの各々を、それ
ぞれ、グループＧｒ４に含まれる半導体記憶装置Ｃ４１
〜Ｃ４ｋと配線２２０によって接続する。一般的には、
２ｎ−１（ｎは自然数）番目のグルーブに含まれる行方
向に配列されたｋ個の半導体記憶装置は、それぞれ、２
ｎ番目のグループに含まれる行方向に配列されたｋ個の
半導体記憶装置と配線２２０によって接続される。

【００８６】そして、２ｎ−１番目のグループに含まれ
るｋ個の半導体記憶装置は、図１に示す半導体記憶装置
１００から成り、２ｎ番目のグループに含まれるｋ個の
半導体記憶装置は図５に示す半導体記憶装置２００から
成る。テスト装置６００は、２ｎ番目のグループに含ま
れるｋ個の半導体記憶装置の各々にチップイネーブル信
号／ＣＥ，選択信号ＧＥ、および制御信号ＰＥを出力
し、２ｎ−１番目のグループに含まれるｋ個の半導体記
憶装置の各々にチップイネーブル信号／ＣＥを出力す
る。したがって、この実施の形態２における動作テスト
は、ウェハプロセスの直後における動作テストである。

【００８７】図６〜８を参照して、実施の形態２におけ
るテスト動作について説明する。半導体ウェハ６５０上
に形成された全ての半導体記憶装置へのデータの書込み
は図８に示す期間Ｔ１において行なわれる。この場合、
テスト装置６００は、Ｌレベルのチップイネーブル信号
／ＣＥ、Ｌレベルの選択信号ＧＥ、およびＨレベルの制
御信号ＰＥを２ｎ番目のグループに含まれる複数の半導
体記憶装置へ出力し、Ｌレベルのチップイネーブル信号
／ＣＥを２ｎ−１番目のグループに含まれる複数の半導
体記憶装置へ出力する。

【００８８】そうすると、２ｎ番目のグループに含まれ
る半導体記憶装置２００の活性化／不活性化回路１０Ａ
は、Ｌレベルのチップイネーブル信号／ＣＥ、Ｌレベル
の選択信号ＧＥ、およびＨレベルの制御信号ＰＥに基づ
いて活性化信号を出力する。また、２ｎ−１番目のグル
ープに含まれる半導体記憶装置１００の活性化／不活性
化回路１０は、Ｌレベルのチップイネーブル信号／ＣＥ
およびＬレベルの選択信号ＧＥに基づいて活性化信号を
出力する。これによって、２ｎ−１番目のグループに含
まれる複数の半導体記憶装置と、２ｎ番目のグループに
含まれる半導体記憶装置とを同時に活性化する。その後
は、実施の形態１で説明したのと同じ方法によってそれ
ぞれのグループに含まれる複数の半導体記憶装置にデー
タが書込まれる。

【００８９】次に、各グループに含まれる複数の半導体
記憶装置からのデータの読出動作について説明する。図
８に示す期間Ｔ２においては、グループ２ｎ番目のグル
ープに含まれる複数の半導体記憶装置からデータが読出
される。この場合、テスト装置６００は、Ｌレベルのチ
ップイネーブル信号／ＣＥ、Ｈレベルの選択信号ＧＥ、
およびＬレベルの制御信号ＰＥを出力する。

【００９０】そうすると、２ｎ番目のグループに含まれ
る半導体記憶装置２００の活性化／不活性化回路１０Ａ
は、Ｌレベルのチップイネーブル信号／ＣＥ、Ｈレベル
の選択信号ＧＥおよびＬレベルの制御信号ＰＥに基づい
て活性化信号を出力する。また、２ｎ−１番目のグルー
プに含まれる半導体記憶装置１００の活性化／不活性化
回路１０は、Ｌレベルのチップイネーブル信号／ＣＥお
よびＨレベルの選択信号ＧＥに基づいて不活性化信号を
出力する。これによって、２ｎ番目のグループに含まれ
る複数の半導体記憶装置は活性化され、２ｎ−１番目の
グループに含まれる複数の半導体記憶装置は不活性化さ
れる。その後、実施の形態１で説明したのと同じ方法に
よって２ｎ番目のグループに含まれる複数の半導体記憶
装置からデータが読出され、その読出データは書込デー
タと比較されて２ｎ番目のグループに含まれる複数の半
導体記憶装置の動作テストが行なわれる。

【００９１】２ｎ−１番目のグループに含まれる複数の
半導体記憶装置からのデータの読出は、図８に示す期間
Ｔ３において行なわれる。この場合、テスト装置６００
は、Ｌレベルのチップイネーブル信号／ＣＥ、Ｌレベル
の選択信号ＧＥ、およびＬレベルの制御信号ＰＥを出力
する。

【００９２】そうすると、２ｎ番目のグループに含まれ
る半導体記憶装置２００の活性化／不活性化回路１０Ａ
は、Ｌレベルのチップイネーブル信号／ＣＥ、Ｌレベル
の選択信号ＧＥおよびＬレベルの制御信号ＰＥに基づい
て不活性化信号を出力する。また、２ｎ−１番目のグル
ープに含まれる半導体記憶装置１００の活性化／不活性
化回路１０は、Ｌレベルのチップイネーブル信号／ＣＥ
およびＬレベルの選択信号ＧＥに基づいて活性化信号を
出力する。これによって、２ｎ−１番目のグループに含
まれる複数の半導体記憶装置は活性化され、２ｎ番目の
グループに含まれる複数の半導体記憶装置は不活性化さ
れる。その後、実施の形態１で説明したのと同じ方法に
よって２ｎ−１番目のグループに含まれる複数の半導体
記憶装置からデータが読出され、その読出データは書込
データと比較されて２ｎ−１番目のグループに含まれる
複数の半導体記憶装置の動作テストが行なわれる。

【００９３】１組の２ｎ−１番目のグループと２ｎ番目
のグループとについて動作テストが終了すると、次の１
組の２ｎ−１番目のグループと２ｎ番目のグループとに
ついて動作テストが行なわれる。そして、２ｎ−１番目
のグループと２番目のグループとについて１組づつ動作
テストが行なわれ、半導体ウェハ６５０上に作製された
全ての半導体記憶装置についての動作テストが行なわれ
る。

【００９４】ウェハプロセス直後の動作テストに合格し
た半導体記憶装置１００は、半導体ウェハから切出さ
れ、パッケージが終了した後、再度、動作テストを行な
ってから出荷されるが、半導体記憶装置１００は、最終
的に活性化／不活性化回路１０を含むため、ＮＯＲゲー
ト１１の一方端子はパッド１５を介してＬレベルに設定
されて出荷される。その結果、活性化／不活性化回路１
０は、チップイネーブル信号／ＣＥの論理レベルに応じ
て、活性化信号または不活性化信号を入出力インタフェ
ース回路２０へ出力する。これにより、従来と同様にチ
ップイネーブル信号／ＣＥによって半導体記憶装置を活
性化または不活性化できる。

【００９５】また、ウェハプロセス直後の動作テストに
合格した半導体記憶装置２００も、半導体ウェハから切
出され、パッケージが終了した後、再度、動作テストを
行なってから出荷されるが、半導体記憶装置２００は、
最終的に活性化／不活性化回路１０Ａを含むため、ＮＯ
Ｒゲート１１の一方端子がＬレベルに設定されるように
パッド１５，１８から信号が入力されて出荷される。そ
の結果、活性化／不活性化回路１０Ａは、チップイネー
ブル信号／ＣＥの論理レベルに応じて、活性化信号また
は不活性化信号を入出力インタフェース回路２０へ出力
する。これにより、従来と同様にチップイネーブル信号
／ＣＥによって半導体記憶装置を活性化または不活性化
できる。

【００９６】実施の形態２によれば、２種類の半導体記
憶装置が２つのグループに分けて半導体ウェハ上に作製
され、データの書込みは半導体記憶装置の種類に関係無
く一括して行われ、データの読出しは各グループごとに
行なわれるので、ウェハプロセス直後の動作テスト時間
を大幅に短縮できる。特に、データの書込みに長時間を
要するフラッシュメモリの動作テストを効率的に行なう
ことができる。

【００９７】また、２種類の半導体記憶装置を選択的に
活性化するための制御信号は２種類の半導体記憶装置間
で共有されるので、一方のグループに含まれる半導体記
憶装置に共有される制御信号を与えれば、２種類の半導
体記憶装置を選択的に活性化できる。

【００９８】［実施の形態３］図９を参照して、実施の
形態３による動作テストにおいては、半導体ウェハ上に
作製された複数の半導体記憶装置は４つのグループＧｒ
１〜Ｇｒ４に分けてテストされる。各グループＧｒ１〜
Ｇｒ４に含まれる半導体記憶装置は図１に示す半導体記
憶装置１００と同じ構成から成り、活性化／不活性化回
路１０、およびパッド１４，１５を備える。

【００９９】そして、半導体ウェハ上の半導体記憶装置
が作製されない領域２３０にはデコード回路８０が作製
される。デコード回路８０は、インバータ８１〜８３，
９２〜９５と、ＮＡＮＤゲート８４〜８７と、ＮＯＲゲ
ート８８〜９１と、パッド９６〜９８とを備える。パッ
ド９６は選択信号ＧＡ０を入力し、パッド９７は選択信
号ＧＡ１を入力し、パッド９８は制御信号ＰＥを入力す
る。パッド９８から入力された制御信号ＰＥは、インバ
ータ８２によって反転され、ＮＯＲゲート８８〜９１の
一方端子に入力される。したがって、Ｈレベルの制御信
号ＰＥがデコード回路８０に入力されると、ＮＯＲゲー
ト８８〜９１の一方端子にはＬレベルの信号が入力され
る。そうすると、ＮＯＲゲート８８〜９１は、他方端子
に入力されるＮＡＮＤゲート８４〜８７の出力信号がＨ
レベルかＬレベルかに拘わらず、Ｈレベルの信号を出力
する。そして、インバータ９２〜９５はＬレベルの信号
を出力する。

【０１００】各グループＧｒ１〜Ｇｒ４に含まれる半導
体記憶装置１００の活性化／不活性化回路１０は、パッ
ド１５からＬレベルの信号を入力する。そして、活性化
／不活性化回路１０は、Ｌレベルのチップイネーブル信
号／ＣＥをパッド１４から入力すると、上述したように
Ｈレベルの信号を出力し、半導体記憶装置１００を活性
化する。

【０１０１】したがって、デコード回路８０にＨレベル
の制御信号ＰＥを入力し、各グループＧｒ１〜Ｇｒ４に
含まれる半導体記憶装置１００にＬレベルのチップイネ
ーブル信号／ＣＥを入力することにより、グループＧｒ
１〜Ｇｒ４に含まれる全ての半導体記憶装置を活性化で
きる。

【０１０２】Ｌレベルの選択信号ＧＡ０、Ｌレベルの選
択信号ＧＡ１、およびＬレベルの制御信号ＰＥが入力さ
れると、デコード回路８０は、インバータ９２からＬレ
ベルの信号を出力し、インバータ９３〜９５からＨレベ
ルの信号を出力する。その結果、グループＧｒ１に含ま
れる半導体記憶装置が活性化され、グループＧｒ２〜Ｇ
ｒ４に含まれる半導体記憶装置が不活性化される。

【０１０３】また、Ｈレベルの選択信号ＧＡ０、Ｌレベ
ルの選択信号ＧＡ１、およびＬレベルの制御信号ＰＥが
入力されると、デコード回路８０は、インバータ９３か
らＬレベルの信号を出力し、インバータ９２，９４，９
５からＨレベルの信号を出力する。その結果、グループ
Ｇｒ２に含まれる半導体記憶装置が活性化され、グルー
プＧｒ１，Ｇｒ３，Ｇｒ４に含まれる半導体記憶装置が
不活性化される。

【０１０４】さらに、Ｌレベルの選択信号ＧＡ０、Ｈレ
ベルの選択信号ＧＡ１、およびＬレベルの制御信号ＰＥ
が入力されると、デコード回路８０は、インバータ９４
からＬレベルの信号を出力し、インバータ９２，９３，
９５からＨレベルの信号を出力する。その結果、グルー
プＧｒ３に含まれる半導体記憶装置が活性化され、グル
ープＧｒ１，Ｇｒ２，Ｇｒ４に含まれる半導体記憶装置
が不活性化される。

【０１０５】またさらに、Ｈレベルの選択信号ＧＡ０、
Ｈレベルの選択信号ＧＡ１、およびＬレベルの制御信号
ＰＥが入力されると、デコード回路８０は、インバータ
９５からＬレベルの信号を出力し、インバータ９２〜９
４からＨレベルの信号を出力する。その結果、グループ
Ｇｒ４に含まれる半導体記憶装置が活性化され、グルー
プＧｒ１〜Ｇｒ３に含まれる半導体記憶装置が不活性化
される。

【０１０６】このように、選択信号ＧＡ０，ＧＡ１およ
び制御信号ＰＥの論理レベルを切換えることによってグ
ループＧｒ１〜Ｇｒ４に含まれる半導体記憶装置をグル
ープごとに選択的に活性化できる。

【０１０７】なお、図９においては、各グループＧｒ１
〜Ｇｒ４に含まれる半導体記憶装置は１個として示した
が、実際には各グループＧｒ１〜Ｇｒ４には複数の半導
体記憶装置が含まれる。したがって、デコード回路８０
のインバータ９２〜９５は、複数の半導体記憶装置のパ
ッド１５にＬレベルまたはＨレベルの信号を出力する。

【０１０８】図１０を参照して、半導体ウェハ６５０上
に、複数の半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ
２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋが碁盤の目状に
作製される。複数の半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ
２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは、全
て図１に示す半導体記憶装置１００と同じ構成から成
る。そして、複数の半導体記憶装置Ｃ１１〜Ｃ１ｋはグ
ループＧｒ１を構成し、半導体記憶装置Ｃ２１〜Ｃ２ｋ
はグループＧｒ２を構成し、半導体記憶装置Ｃ３１〜Ｃ
３ｋはグループＧｒ３を構成し、半導体記憶装置Ｃ４１
〜Ｃ４ｋはグループＧｒ４を構成する。そして、半導体
ウェハ６５０上の半導体記憶装置が作製されない領域２
３０にデコード回路８０が作製される。デコード８０
は、グループＧｒ１〜Ｇｒ４に含まれる複数の半導体記
憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３
ｋ，Ｃ４１〜Ｃ４ｋと接続される。この場合、デコード
回路８０のインバータ９２は、グループＧｒ１に含まれ
る半導体記憶装置Ｃ１１〜Ｃ１ｋと接続され、インバー
タ９３は、グループＧｒ２に含まれる半導体記憶装置Ｃ
２１〜Ｃ２ｋと接続され、インバータ９４は、グループ
Ｇｒ３に含まれる半導体記憶装置Ｃ３１〜Ｃ３ｋと接続
され、インバータ９５は、グループＧｒ４に含まれる半
導体記憶装置Ｃ４１〜Ｃ４ｋと接続される。

【０１０９】図９〜１１を参照して、実施の形態３によ
る半導体記憶装置の動作テストの方法について説明す
る。図１１に示す期間Ｔ１において半導体ウェハ６５０
上に作製された半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１
〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋに一括して
データが書込まれる。つまり、グループＧｒ１〜Ｇｒ４
に含まれる全ての半導体記憶装置に一括してデータが書
込まれる。

【０１１０】そして、期間Ｔ２において、グループＧｒ
１に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋからデータ
が読出され、期間Ｔ３において、グループＧｒ２に含ま
れる半導体記憶装置Ｃ２１〜Ｃ２ｋからデータが読出さ
れ、期間Ｔ４において、グループＧｒ３に含まれる半導
体記憶装置Ｃ３１〜Ｃ３ｋからデータが読出され、期間
Ｔ５においてグループＧｒ４に含まれる半導体記憶装置
Ｃ４１〜Ｃ４ｋからデータが読出される。

【０１１１】期間Ｔ１において、グループＧｒ１〜Ｇｒ
４に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜
Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋに一括してデ
ータが書込まれるとき、テスト装置６００はＬレベルの
チップイネーブル信号／ＣＥを各グループＧｒ１〜Ｇｒ
４の半導体記憶装置へ出力し、Ｈレベルの選択信号ＧＡ
０，ＧＡ１、およびＨレベルの制御信号ＰＥをデコード
回路８０へ出力する。

【０１１２】そうすると、デコード回路８０は、Ｈレベ
ルの制御信号ＰＥに基づいてインバータ９２〜９５の各
々からＬレベルの信号を、それぞれ、グループＧｒ１〜
Ｇｒ４に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２
１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力す
る。その結果、半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１
〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは活性化さ
れる。

【０１１３】その後、テスト装置６００は、ライトイネ
ーブル信号／ＷＥを半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ
２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力
する。半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２
ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは、ライトイネー
ブル信号／ＷＥに基づいてデータの書込みが可能な状態
になる。そして、テスト装置６００は、アドレスを半導
体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜
Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、上述した方法によっ
て半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ
３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋの各々にデータが書込ま
れる。テスト装置６００は、次々に異なるアドレスを半
導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１
〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、半導体記憶装置Ｃ
１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４
１〜Ｃ４ｋの各々に含まれる複数のメモリセルにデータ
が書込まれる。これにより、グループＧｒ１〜Ｇｒ４に
含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２
ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ一括してデータ
を書込むことができる。

【０１１４】データの書込み終了後、図１１に示す期間
Ｔ２においてグループＧｒ１に含まれる半導体記憶装置
Ｃ１１〜Ｃ１ｋからのデータの読出が行なわれる。この
場合、テスト装置６００は、Ｌレベルのチップイネーブ
ル信号／ＣＥをグループＧｒ１〜Ｇｒ４に含まれる半導
体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜
Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、Ｌレベルの選択信号
ＧＡ０，ＧＡ１およびＬレベルの制御信号ＰＥをデコー
ド回路８０へ出力する。

【０１１５】そうすると、デコード回路８０は、Ｌレベ
ルの信号をグループＧｒ１に含まれる半導体記憶装置Ｃ
１１〜Ｃ１ｋへ出力し、Ｈレベルの信号をグループＧｒ
２〜Ｇｒ４に含まれる半導体記憶装置Ｃ２１〜Ｃ２ｋ，
Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力する。その結
果、グループＧｒ１に含まれる半導体記憶装置Ｃ１１〜
Ｃ１ｋは活性化され、グループＧｒ２〜Ｇｒ４に含まれ
る半導体記憶装置Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ
４１〜Ｃ４ｋは不活性化される。その後、テスト装置６
００は、出力イネーブル信号／ＯＥを半導体記憶装置Ｃ
１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４
１〜Ｃ４ｋへ出力し、活性化された半導体記憶装置Ｃ１
１〜Ｃ１ｋからのデータ読出が可能になる。そして、テ
スト装置６００からアドレスが半導体記憶装置Ｃ１１〜
Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ
４ｋへ出力され、活性化された半導体記憶装置Ｃ１１〜
Ｃ１ｋからデータが読出される。その後、上述した方法
によって読出データが判定され、グループＧｒ１に含ま
れる半導体記憶装置Ｃ１１〜Ｃ１ｋの読出テストが終了
する。

【０１１６】次に、図１１に示す期間Ｔ３においてグル
ープＧｒ２に含まれる半導体記憶装置Ｃ２１〜Ｃ２ｋか
らのデータの読出が行なわれる。この場合、テスト装置
６００は、Ｌレベルのチップイネーブル信号／ＣＥをグ
ループＧｒ１〜Ｇｒ４に含まれる半導体記憶装置Ｃ１１
〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜
Ｃ４ｋへ出力し、Ｈレベルの選択信号ＧＡ０、Ｌレベル
の選択信号ＧＡ１およびＬレベルの制御信号ＰＥをデコ
ード回路８０へ出力する。

【０１１７】そうすると、デコード回路８０は、Ｌレベ
ルの信号をグループＧｒ２に含まれる半導体記憶装置Ｃ
２１〜Ｃ２ｋへ出力し、Ｈレベルの信号をグループＧｒ
１，Ｇｒ３，Ｇｒ４に含まれる半導体記憶装置Ｃ１１〜
Ｃ１ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力する。
その結果、グループＧｒ２に含まれる半導体記憶装置Ｃ
２１〜Ｃ２ｋは活性化され、グループＧｒ１，Ｇｒ３，
Ｇｒ４に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ３
１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは不活性化される。その
後、テスト装置６００は、出力イネーブル信号／ＯＥを
半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３
１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化された半
導体記憶装置Ｃ２１〜Ｃ２ｋからのデータ読出が可能に
なる。そして、テスト装置６００からアドレスが半導体
記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ
３ｋ，Ｃ４１〜Ｃ４ｋへ出力され、活性化された半導体
記憶装置Ｃ２１〜Ｃ２ｋからデータが読出される。その
後、上述した方法によって読出データが判定され、グル
ープＧｒ２に含まれる半導体記憶装置Ｃ２１〜Ｃ２ｋの
読出テストが終了する。

【０１１８】また、次に、図１１に示す期間Ｔ４におい
てグループＧｒ３に含まれる半導体記憶装置Ｃ３１〜Ｃ
３ｋからのデータの読出が行なわれる。この場合、テス
ト装置６００は、Ｌレベルのチップイネーブル信号／Ｃ
ＥをグループＧｒ１〜Ｇｒ４に含まれる半導体記憶装置
Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ
４１〜Ｃ４ｋへ出力し、Ｌレベルの選択信号ＧＡ０、Ｈ
レベルの選択信号ＧＡ１およびＬレベルの制御信号ＰＥ
をデコード回路８０へ出力する。

【０１１９】そうすると、デコード回路８０は、Ｌレベ
ルの信号をグループＧｒ３に含まれる半導体記憶装置Ｃ
３１〜Ｃ３ｋへ出力し、Ｈレベルの信号をグループＧｒ
１，Ｇｒ２，Ｇｒ４に含まれる半導体記憶装置Ｃ１１〜
Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ４１〜Ｃ４ｋへ出力する。
その結果、グループＧｒ３に含まれる半導体記憶装置Ｃ
３１〜Ｃ３ｋは活性化され、グループＧｒ１，Ｇｒ２，
Ｇｒ４に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２
１〜Ｃ２ｋ，Ｃ４１〜Ｃ４ｋは不活性化される。その
後、テスト装置６００は、出力イネーブル信号／ＯＥを
半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３
１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化された半
導体記憶装置Ｃ３１〜Ｃ３ｋからのデータ読出が可能に
なる。そして、テスト装置６００からアドレスが半導体
記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ
３ｋ，Ｃ４１〜Ｃ４ｋへ出力され、活性化された半導体
記憶装置Ｃ３１〜Ｃ３ｋからデータが読出される。その
後、上述した方法によって読出データが判定され、グル
ープＧｒ３に含まれる半導体記憶装置Ｃ３１〜Ｃ３ｋの
読出テストが終了する。

【０１２０】最後に、図１１に示す期間Ｔ５においてグ
ループＧｒ４に含まれる半導体記憶装置Ｃ４１〜Ｃ４ｋ
からのデータの読出が行なわれる。この場合、テスト装
置６００は、Ｌレベルのチップイネーブル信号／ＣＥを
グループＧｒ１〜Ｇｒ４に含まれる半導体記憶装置Ｃ１
１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１
〜Ｃ４ｋへ出力し、Ｈレベルの選択信号ＧＡ０，ＧＡ１
およびＬレベルの制御信号ＰＥをデコード回路８０へ出
力する。

【０１２１】そうすると、デコード回路８０は、Ｌレベ
ルの信号をグループＧｒ４に含まれる半導体記憶装置Ｃ
４１〜Ｃ４ｋへ出力し、Ｈレベルの信号をグループＧｒ
１〜Ｇｒ３に含まれる半導体記憶装置Ｃ１１〜Ｃ１ｋ，
Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋへ出力する。その結
果、グループＧｒ４に含まれる半導体記憶装置Ｃ４１〜
Ｃ４ｋは活性化され、グループＧｒ１〜Ｇｒ３に含まれ
る半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ
３１〜Ｃ３ｋは不活性化される。その後、テスト装置６
００は、出力イネーブル信号／ＯＥを半導体記憶装置Ｃ
１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４
１〜Ｃ４ｋへ出力し、活性化された半導体記憶装置Ｃ４
１〜Ｃ４ｋからのデータ読出が可能になる。そして、テ
スト装置６００からアドレスが半導体記憶装置Ｃ１１〜
Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ
４ｋへ出力され、活性化された半導体記憶装置Ｃ４１〜
Ｃ４ｋからデータが読出される。その後、上述した方法
によって読出データが判定され、グループＧｒ４に含ま
れる半導体記憶装置Ｃ４１〜Ｃ４ｋの読出テストが終了
する。

【０１２２】これによって、半導体ウェハ６５０上に作
製されたグループＧｒ１〜Ｇｒ４に含まれる半導体記憶
装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３
ｋ，Ｃ４１〜Ｃ４ｋの動作テストが終了し、４つのグル
ープに含まれる半導体記憶装置の動作テストが上述した
方法によって次々と行なわれ、半導体ウェハ６５０上に
作製された全ての半導体記憶装置の動作テストが終了す
る。

【０１２３】実施の形態３におけるデコード回路は、図
９に示すデコード回路８０に限らず、図１２に示すデコ
ード回路８０Ａであっても良い。デコード回路８０Ａ
は、インバータ１０１〜１０４，１２１〜１２８と、Ｎ
ＡＮＤゲート１０５から１１２と、ＮＯＲゲート１１３
〜１２０と、パッド１２９〜１３２とを備える。パッド
１２９は選択信号ＧＡ０を入力し、パッド１３０は選択
信号ＧＡ１を入力し、パッド１３１は選択信号ＧＡ２を
入力し、パッド１３２は制御信号ＰＥを入力する。

【０１２４】Ｈレベルの制御信号ＰＥが入力されると、
デコード回路８０Ａはインバータ１２１〜１２８からＬ
レベルの信号を出力する。また、選択信号ＧＡ０〜ＧＡ
２および制御信号ＰＥの論理レベルを切換えることによ
って、図９の説明と同様に、デコード回路８０Ａは、イ
ンバータ１２１〜１２８から選択的にＬレベルの信号を
出力する。したがって、デコード回路８０Ａは、８つの
グループＧｒ１〜Ｇｒ８に含まれる半導体記憶装置をグ
ループごとに活性化可能なデコード回路である。図１２
に示すデコード回路８０Ａを用いることによって動作テ
ストの時間をさらに短縮できる。

【０１２５】ウェハプロセス直後の動作テストに合格し
た半導体記憶装置１００は、半導体ウェハから切出さ
れ、パッケージが終了した後、再度、動作テストを行な
ってから出荷されるが、半導体記憶装置１００は、最終
的に活性化／不活性化回路１０を含むため、ＮＯＲゲー
ト１１の一方端子はパッド１５を介してＬレベルに設定
されて出荷される。その結果、活性化／不活性化回路１
０は、チップイネーブル信号／ＣＥの論理レベルに応じ
て、活性化信号または不活性化信号を入出力インタフェ
ース回路２０へ出力する。これにより、従来と同様にチ
ップイネーブル信号／ＣＥによって半導体記憶装置を活
性化または不活性化できる。

【０１２６】実施の形態３によれば、半導体ウェハ上に
複数の半導体記憶装置とデコード回路とが作製され、複
数の半導体記憶装置は複数のグループに分けられ、各グ
ループに含まれる半導体記憶装置は、データの書込み
時、デコード回路によって一括して活性化され、データ
の読出時、デコード回路によってグループごとに順次活
性化されるので、ウェハプロセス終了後の動作テストの
時間を大幅に短縮できる。特に、長時間の書込み時間を
要するフラッシュメモリにおける動作テストの時間を大
幅に短縮できる。

【０１２７】［実施の形態４］図１３を参照して、実施
の形態４による半導体記憶装置３００は、図１に示す半
導体記憶装置１００の活性化／不活性化回路１０を活性
化／不活性化回路１０Ｂに代えたものであり、その他は
半導体記憶装置１００と同じである。活性化／不活性化
回路１０Ｂは、チップイネーブル信号／ＣＥとチップイ
ネーブル選択信号ＣＥＳＥＬとに基づいて活性化信号ま
たは不活性化信号を生成し、その生成した活性化信号ま
たは不活性化信号を入出力インタフェース回路２０へ出
力する。

【０１２８】図１４を参照して、活性化／不活性化回路
１０Ｂは、ＡＤ変換器２１と、デコード回路２２と、セ
レクタ回路２３と、インバータ２４〜２６とを備える。
パッド２７は、チップイネーブル信号／ＣＥを入力し、
パッド２８は、チップイネーブル選択信号ＣＥＳＥＬを
入力する。実施の形態４においては、半導体記憶装置３
００の動作テストが行なわれるとき、アナログ信号から
成るチップイネーブル信号がパッド２７から入力され、
半導体記憶装置３００が通常に動作されるとき、デジタ
ル信号から成るチップイネーブル信号／ＣＥがパッド２
７から入力される。

【０１２９】ＡＤ変換器２１は、アナログ信号をデジタ
ル信号に変換する。デコード回路２２は、後述するよう
にＡＤ変換器２１からのデジタル信号に基づいてＬレベ
ルまたはＨレベルの信号を生成してセレクタ回路２３へ
出力する。セレクタ回路２３は、パッド２８から入力さ
れたチップイネーブル選択信号ＣＥＳＥＬがＨレベルの
とき、デコード回路２２の出力信号を選択し、チップイ
ネーブル選択信号ＣＥＳＥＬがＬレベルのとき、パッド
２７から入力されたチップイネーブル信号／ＣＥを選択
する。インバータ２４〜２６は入力信号を反転する。

【０１３０】図１５を参照して、デコード回路２２は、
図９に示すデコード回路８０と同じ構成から成る。した
がって、デコード回路２２はＡＤ変換器２１からの出力
信号である選択信号ＧＡ０，ＧＡ１および制御信号ＰＥ
に基づいてＨレベルまたはＬレベルの信号をインバータ
９２〜９５から出力する。

【０１３１】図１６を参照して、図１４に示す活性化／
不活性化回路１０ＢのＡＤ変換器２１の機能について説
明する。半導体記憶装置３００の動作テストが行なわれ
るとき、ＡＤ変換器２１は、０Ｖ，０．５Ｖ，１．０
Ｖ，１．５Ｖ，２．０Ｖのいずれかの電圧値から成るチ
ップイネーブル信号／ＣＥが入力される。０Ｖの電圧値
から成るチップイネーブル信号／ＣＥが入力されると、
ＡＤ変換器２１は、デジタル値「１」から成る制御信号
ＰＥ、デジタル値「１」（または「０」）から成る選択
信号ＧＡ０、およびデジタル値「１」（または「０」）
から成る選択信号ＧＡ１を生成する。０．５Ｖの電圧値
から成るチップイネーブル信号／ＣＥが入力されると、
ＡＤ変換器２１は、デジタル値「０」から成る制御信号
ＰＥ、デジタル値「１」から成る選択信号ＧＡ０、およ
びデジタル値「１」から成る選択信号ＧＡ１を生成す
る。１．０Ｖの電圧値から成るチップイネーブル信号／
ＣＥが入力されると、ＡＤ変換器２１は、デジタル値
「０」から成る制御信号ＰＥ、デジタル値「０」から成
る選択信号ＧＡ０、およびデジタル値「１」から成る選
択信号ＧＡ１を生成する。１．５Ｖの電圧値から成るチ
ップイネーブル信号／ＣＥが入力されると、ＡＤ変換器
２１は、デジタル値「０」から成る制御信号ＰＥ、デジ
タル値「１」から成る選択信号ＧＡ０、およびデジタル
値「０」から成る選択信号ＧＡ１を生成する。２．０Ｖ
の電圧値から成るチップイネーブル信号／ＣＥが入力さ
れると、ＡＤ変換器２１は、デジタル値「０」から成る
制御信号ＰＥ、デジタル値「０」から成る選択信号ＧＡ
０、およびデジタル値「０」から成る選択信号ＧＡ１を
生成する。なお、デジタル値「１」および「０」は、そ
れぞれ、ＨレベルおよびＬレベルの論理レベルを意味す
る。

【０１３２】そうすると、再び、図１４，１５を参照し
て、０Ｖの電圧値から成るチップイネーブル信号／ＣＥ
がパッド２７から入力されると、ＡＤ変換器２１はＨレ
ベルの制御信号ＰＥ、Ｈレベルの選択信号ＧＡ０，ＧＡ
１を生成して出力し、デコード回路２２は、インバータ
９２〜９５の各々からＬレベルの信号を出力する。ま
た、０．５Ｖの電圧値から成るチップイネーブル信号／
ＣＥがパッド２７から入力されると、ＡＤ変換器２１は
Ｌレベルの制御信号ＰＥ、およびＨレベルの選択信号Ｇ
Ａ０，ＧＡ１を生成して出力し、デコード回路２２は、
インバータ９５からＬレベルの信号を出力し、インバー
タ９２〜９４の各々からＨレベルの信号を出力する。さ
らに、１．０Ｖの電圧値から成るチップイネーブル信号
／ＣＥがパッド２７から入力されると、ＡＤ変換器２１
はＬレベルの制御信号ＰＥ、Ｌレベルの選択信号ＧＡ
０、およびＨレベルの選択信号ＧＡ１を生成して出力
し、デコード回路２２は、インバータ９４からＬレベル
の信号を出力し、インバータ９２，９３，９５の各々か
らＨレベルの信号を出力する。また、さらに、１．５Ｖ
の電圧値から成るチップイネーブル信号／ＣＥがパッド
２７から入力されると、ＡＤ変換器２１はＬレベルの制
御信号ＰＥ、Ｈレベルの選択信号ＧＡ０、およびＬレベ
ルの選択信号ＧＡ１を生成して出力し、デコード回路２
２は、インバータ９３からＬレベルの信号を出力し、イ
ンバータ９２，９４，９５の各々からＨレベルの信号を
出力する。また、さらに、２．０Ｖの電圧値から成るチ
ップイネーブル信号／ＣＥがパッド２７から入力される
と、ＡＤ変換器２１はＬレベルの制御信号ＰＥ、Ｌレベ
ルの選択信号ＧＡ０，ＧＡ１を生成して出力し、デコー
ド回路２２は、インバータ９２からＬレベルの信号を出
力し、インバータ９３〜９５の各々からＨレベルの信号
を出力する。このように、デコード回路２２は、チップ
イネーブル信号／ＣＥの電圧値に応じて、インバータ９
２〜９５の全てから、またはインバータ９２〜９５から
選択的にＬレベルの信号を出力する。

【０１３３】図１７を参照して、実施の形態４による動
作テストにおける半導体記憶装置３００とテスト装置と
の接続方法について説明する。複数の半導体記憶装置３
００は、４つのグループＧｒ１〜Ｇｒ４に分けられて動
作テストが行なわれる。半導体記憶装置Ｃ１１〜Ｃ１ｋ
はグループＧｒ１を構成し、半導体記憶装置Ｃ２１〜Ｃ
２ｋはグループＧｒ２を構成し、半導体記憶装置Ｃ３１
〜Ｃ３ｋはグループＧｒ３を構成し、半導体記憶装置Ｃ
４１〜Ｃ４ｋはグループＧｒ４を構成する。テスト装置
６００は、アナログ信号から成るチップイネーブル信号
／ＣＥおよびチップイネーブル選択信号ＣＥＳＥＬをグ
ループＧｒ１〜Ｇｒ４に含まれる半導体記憶装置Ｃ１１
〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜
Ｃ４ｋへ出力する。

【０１３４】図１８を参照して、グループＧｒ１に含ま
れる半導体記憶装置Ｃ１１、グループＧｒ２に含まれる
半導体記憶装置Ｃ２１、グループＧｒ３に含まれる半導
体記憶装置Ｃ３１、およびグループＧｒ４に含まれる半
導体記憶装置Ｃ４１の活性化について説明する。なお、
図１８においては、テスト装置６００から出力されるチ
ップイネーブル選択信号ＣＥＳＥＬは省略されている。

【０１３５】グループＧｒ１に含まれる半導体記憶装置
Ｃ１１はデコード回路２２Ａを含み、デコード回路２２
Ａのインバータ９２とセレクタ回路２３Ａとが接続され
る。また、グループＧｒ２に含まれる半導体記憶装置Ｃ
２１はデコード回路２２Ｂを含み、デコード回路２２Ｂ
のインバータ９３とセレクタ回路２３Ｂとが接続され
る。さらに、グループＧｒ３に含まれる半導体記憶装置
Ｃ３１はデコード回路２２Ｃを含み、デコード回路２２
Ｃのインバータ９４とセレクタ回路２３Ｃとが接続され
る。また、さらに、グループＧｒ４に含まれる半導体記
憶装置Ｃ４１はデコード回路２２Ｄを含み、デコード回
路２２Ｄのインバータ９５とセレクタ回路２３Ｄとが接
続される。

【０１３６】したがって、０Ｖの電圧値から成るチップ
イネーブル信号／ＣＥが半導体記憶装置Ｃ１１，Ｃ２
１，Ｃ３１，Ｃ４１へ入力されると、上述したようにデ
コード回路２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのインバー
タ９２〜９５は全てＬレベルの信号を出力する。したが
って、デコード回路２２Ａ，２２Ｂ，２２Ｃ，２２Ｄと
それぞれ接続されたセレクタ回路２３Ａ，２３Ｂ，２３
Ｃ，２３ＤはＬレベルの信号を出力する。その結果、半
導体記憶装置Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１は、全て
活性化される。

【０１３７】０．５Ｖの電圧値から成るチップイネーブ
ル信号／ＣＥが半導体記憶装置Ｃ１１，Ｃ２１，Ｃ３
１，Ｃ４１へ入力されると、上述したようにデコード回
路２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのインバータ９５が
Ｌレベルの信号を出力し、インバータ９２〜９４はＨレ
ベルの信号を出力する。その結果、インバータ９５と接
続されたセレクタ回路２３Ｄを備える半導体記憶装置Ｃ
４１のみが活性化され、それぞれ、インバータ９２〜９
４と接続されたセレクタ回路２３Ａ，２３Ｂ，２３Ｃを
備える半導体記憶装置Ｃ１１，Ｃ２１，Ｃ３１は不活性
化される。また、１．０Ｖの電圧値から成るチップイネ
ーブル信号／ＣＥが半導体記憶装置Ｃ１１，Ｃ２１，Ｃ
３１，Ｃ４１へ入力されると、上述したようにデコード
回路２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのインバータ９４
がＬレベルの信号を出力し、インバータ９２，９３，９
５はＨレベルの信号を出力する。その結果、インバータ
９４と接続されたセレクタ回路２３Ｃを備える半導体記
憶装置Ｃ３１のみが活性化され、それぞれ、インバータ
９２，９３，９５と接続されたセレクタ回路２３Ａ，２
３Ｂ，２３Ｄを備える半導体記憶装置Ｃ１１，Ｃ２１，
Ｃ４１は不活性化される。さらに、１．５Ｖの電圧値か
ら成るチップイネーブル信号／ＣＥが半導体記憶装置Ｃ
１１，Ｃ２１，Ｃ３１，Ｃ４１へ入力されると、上述し
たようにデコード回路２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ
のインバータ９３がＬレベルの信号を出力し、インバー
タ９２，９４，９５はＨレベルの信号を出力する。その
結果、インバータ９３と接続されたセレクタ回路２３Ｂ
を備える半導体記憶装置Ｃ２１のみが活性化され、それ
ぞれ、インバータ９２，９４，９５と接続されたセレク
タ回路２３Ａ，２３Ｃ，２３Ｄを備える半導体記憶装置
Ｃ１１，Ｃ３１，Ｃ４１は不活性化される。また、さら
に、２．０Ｖの電圧値から成るチップイネーブル信号／
ＣＥが半導体記憶装置Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１
へ入力されると、上述したようにデコード回路２２Ａ，
２２Ｂ，２２Ｃ，２２Ｄのインバータ９２がＬレベルの
信号を出力し、インバータ９３〜９５はＨレベルの信号
を出力する。その結果、インバータ９２と接続されたセ
レクタ回路２３Ａを備える半導体記憶装置Ｃ１１のみが
活性化され、それぞれ、インバータ９３〜９５と接続さ
れたセレクタ回路２３Ｂ，２３Ｃ，２３Ｄを備える半導
体記憶装置Ｃ２１，Ｃ３１，Ｃ４１は不活性化される。

【０１３８】このように、チップイネーブル信号／ＣＥ
の電圧値を変換させることによってそれぞれグループＧ
ｒ１〜Ｇｒ４に含まれる半導体記憶装置Ｃ１１，Ｃ２
１，Ｃ３１，Ｃ４１を一括して、または選択的に活性化
できる。

【０１３９】グループＧｒ１に含まれるＣ１２〜Ｃ１ｋ
はＣ１１と同じようにデコード回路２２Ａとセレクタ回
路２３Ａとが接続され、グループＧｒ２に含まれるＣ２
２〜Ｃ２ｋはＣ２１と同じようにデコード回路２２Ｂと
セレクタ回路２３Ｂとが接続され、グループＧｒ３に含
まれるＣ３２〜Ｃ３ｋはＣ３１と同じようにデコード回
路２２Ｃとセレクタ回路２３Ｃとが接続され、グループ
Ｇｒ４に含まれるＣ４２〜Ｃ４ｋはＣ４１と同じように
デコード回路２２Ｄとセレクタ回路２３Ｄとが接続され
る。

【０１４０】したがって、半導体記憶装置Ｃ１１〜Ｃ１
ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋ
は、テスト装置６００から入力されるチップイネーブル
信号／ＣＥの電圧値に応じて、一括して、または選択的
に活性化される。

【０１４１】図１９を参照して、実施の形態４における
動作テストの動作について説明する。図１９に示す期間
Ｔ１においてグループＧｒ１〜Ｇｒ４に含まれる半導体
記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ
３ｋ，Ｃ４１〜Ｃ４ｋに一括してデータが書込まれ、期
間Ｔ２においてグループＧｒ１に含まれる半導体記憶装
置Ｃ１１〜Ｃ１ｋからデータが読出され、期間Ｔ３にお
いてグループＧｒ２に含まれる半導体記憶装置Ｃ２１〜
Ｃ２ｋからデータが読出され、期間Ｔ４においてグルー
プＧｒ３に含まれる半導体記憶装置Ｃ３１〜Ｃ３ｋから
データが読出され、期間Ｔ５においてグループＧｒ４に
含まれる半導体記憶装置Ｃ４１〜Ｃ４ｋからデータが読
出される。

【０１４２】期間Ｔ１において、テスト装置６００は、
０Ｖの電圧値から成るチップイネーブル信号／ＣＥおよ
びＨレベルのチップイネーブル選択信号ＣＥＳＥＬを出
力する。そうすると、グループＧｒ１〜Ｇｒ４に含まれ
る半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ
３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは、上述したように全て
活性化される。その後、実施の形態３で説明したように
テスト装置６００は、ライトイネーブル信号／ＷＥ、お
よびアドレスを半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１
〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、
各半導体記憶装置にデータが書込まれる。

【０１４３】期間Ｔ２において、テスト装置６００は、
２．０Ｖの電圧値から成るチップイネーブル信号／ＣＥ
およびＨレベルのチップイネーブル選択信号ＣＥＳＥＬ
を出力する。そうすると、グループＧｒ１に含まれる半
導体記憶装置Ｃ１１〜Ｃ１ｋが活性化され、グループＧ
ｒ２〜Ｇｒ４に含まれる半導体記憶装置Ｃ２１〜Ｃ２
ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは不活性化され
る。その後、実施の形態３で説明したようにテスト装置
６００は、出力イネーブル信号／ＯＥおよびアドレスを
半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３
１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化された半
導体記憶装置Ｃ１１〜Ｃ１ｋからデータが読出される。

【０１４４】期間Ｔ３において、テスト装置６００は、
１．５Ｖの電圧値から成るチップイネーブル信号／ＣＥ
およびＨレベルのチップイネーブル選択信号ＣＥＳＥＬ
を出力する。そうすると、グループＧｒ２に含まれる半
導体記憶装置Ｃ２１〜Ｃ２ｋが活性化され、グループＧ
ｒ１，Ｇｒ３，Ｇｒ４に含まれる半導体記憶装置Ｃ１１
〜Ｃ１ｋ，Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋは不活性化
される。その後、実施の形態３で説明したようにテスト
装置６００は、出力イネーブル信号／ＯＥおよびアドレ
スを半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，
Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化され
た半導体記憶装置Ｃ２１〜Ｃ２ｋからデータが読出され
る。

【０１４５】期間Ｔ４において、テスト装置６００は、
１．０Ｖの電圧値から成るチップイネーブル信号／ＣＥ
およびＨレベルのチップイネーブル選択信号ＣＥＳＥＬ
を出力する。そうすると、グループＧｒ３に含まれる半
導体記憶装置Ｃ３１〜Ｃ３ｋが活性化され、グループＧ
ｒ１，Ｇｒ２，Ｇｒ４に含まれる半導体記憶装置Ｃ１１
〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ４１〜Ｃ４ｋは不活性化
される。その後、実施の形態３で説明したようにテスト
装置６００は、出力イネーブル信号／ＯＥおよびアドレ
スを半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，
Ｃ３１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化され
た半導体記憶装置Ｃ３１〜Ｃ３ｋからデータが読出され
る。

【０１４６】期間Ｔ５において、テスト装置６００は、
０．５Ｖの電圧値から成るチップイネーブル信号／ＣＥ
およびＨレベルのチップイネーブル選択信号ＣＥＳＥＬ
を出力する。そうすると、グループＧｒ４に含まれる半
導体記憶装置Ｃ４１〜Ｃ４ｋが活性化され、グループＧ
ｒ１〜Ｇｒ３に含まれる半導体記憶装置Ｃ１１〜Ｃ１
ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３１〜Ｃ３ｋは不活性化され
る。その後、実施の形態３で説明したようにテスト装置
６００は、出力イネーブル信号／ＯＥおよびアドレスを
半導体記憶装置Ｃ１１〜Ｃ１ｋ，Ｃ２１〜Ｃ２ｋ，Ｃ３
１〜Ｃ３ｋ，Ｃ４１〜Ｃ４ｋへ出力し、活性化された半
導体記憶装置Ｃ４１〜Ｃ４ｋからデータが読出される。

【０１４７】このようにして、複数の半導体記憶装置は
４つのグループに分けられて動作テストが行なわれる。

【０１４８】実施の形態４による半導体記憶装置３００
は、活性化／不活性化回路１０Ｂが図１５に示すデコー
ド回路２２に代えて図１２に示すデコード回路８０Ａを
備えていてもよい。この場合、動作テストは、複数の半
導体記憶装置を８つのグループに分けて行なう。そし
て、テスト装置６００は、８段階に変化する電圧値から
成るチップイネーブル信号／ＣＥを出力する。

【０１４９】半導体記憶装置３００の動作テストが終了
した後、チップイネーブル選択信号ＣＥＳＥＬはＬレベ
ルに設定されて出荷される。チップイネーブル選択信号
ＣＥＳＥＬがＨレベルに設定されると、セレクタ回路２
３は、パッド２７から入力されるチップイネーブル信号
／ＣＥを選択する。そして、通常使用時、チップイネー
ブル信号／ＣＥは、ＨレベルまたはＬレベルの信号から
成るため、Ｌレベルのチップイネーブル信号／ＣＥがパ
ッド２７から入力されると、セレクタ回路２３は、Ｌレ
ベルのチップイネーブル信号／ＣＥをインバータ２４へ
出力し、活性化／不活性化回路１０Ｂは、Ｈレベルの信
号を出力し、入出力インタフェース回路２０を活性化す
る。一方、Ｈレベルのチップイネーブル信号／ＣＥが入
力されると、活性化／不活性化回路１０ＢはＬレベルの
信号を出力し、入出力インタフェース回路２０を不活性
化する。したがって、通常使用時は、チップイネーブル
信号／ＣＥの論理レベルを切換えることにより半導体記
憶装置３００を活性化または不活性化できる。

【０１５０】実施の形態４によれば、半導体記憶装置は
電圧値に応じて活性化信号を生成する活性化／不活性化
回路を備えるので、複数の半導体記憶装置を複数のグル
ープに分け、半導体記憶装置へ出力する電圧値を変化さ
せることによって複数の半導体記憶装置に一括してデー
タを書込み、かつ、各グループごとに選択的にデータを
読出すことができる。その結果、半導体記憶装置の動作
テストを効率的に行なうことができる。

【０１５１】［実施の形態５］図２０を参照して、実施
の形態５による半導体記憶装置４００の構成について説
明する。半導体記憶装置４００は、図１に示す半導体記
憶装置１００の入力回路７０を入出力回路７０Ａに代え
たものであり、その他は半導体記憶装置１００と同じで
ある。

【０１５２】入出力回路７０Ａは、出力回路７１と入力
回路７２とから成る。出力回路７１は、列デコーダ６０
によって指定されたビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍが活性化されると、その活性化されたビッ
ト線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを介してメ
モリセルＭＣから読出されたアナログ信号から成るデー
タをデジタル信号に変換し、その変換したデジタル信号
から成る読出データを入出力インタフェース回路２０を
介して入出力端子ＤＱ０〜ＤＱ１５へ出力する。また、
入力回路７２は、列デコーダ６０によって指定されたビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが活性化
されると、その活性化されたビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍに入出力インタフェース回路２０
を介して入力されたデータを書込む。

【０１５３】図２１を参照して、出力回路７１は、Ｐチ
ャネルＭＯＳトランジスタ７１０とＮチャネルＭＯＳト
ランジスタ７１１とから成る。ＰチャネルＭＯＳトラン
ジスタ７１０とＮチャネルＭＯＳトランジスタ７１１と
は、電源ノード７１２と接地ノード７１３との間に直列
に接続される。ＰチャネルＭＯＳトランジスタ７１０お
よびＮチャネルＭＯＳトランジスタ７１１は、メモリセ
ルＭＣから読出されたデータ「１」または「０」に対応
するＨレベルまたはＬレベルの信号をゲート端子に受け
る。したがって、出力回路７１は、データ「１」が入力
されたときＬレベルの信号を出力し、データ「０」が入
力されたときＨレベルの信号を出力する。また、入力回
路７２は、入出力端子ＤＱＡ，ＤＱＢからのデータを活
性化されたメモリセルに書込む。

【０１５４】実施の形態５による動作テストにおいて
は、半導体記憶装置が作製されない領域に入出力切換回
路１５０が作製される。入出力切換回路１５０は、ＤＡ
変換器１５０Ａと、入力選択回路１５０Ｂとから成る。

【０１５５】ＤＡ変換器１５０Ａは、ＮチャネルＭＯＳ
トランジスタ１５１，１５２と、抵抗１５３〜１５５
と、パッド１６２とを備える。抵抗１５３〜１５５は、
電源ノード１５６と接地ノード１５７との間に直列に接
続される。また、ＮチャネルＭＯＳトランジスタ１５１
は、抵抗１５４の両端に抵抗１５４と並列に接続され、
ＮチャネルＭＯＳトランジスタ１５２は、抵抗１５５の
両端に抵抗１５５と並列に接続される。抵抗１５３〜１
５５の抵抗値は、ＮチャネルＭＯＳトランジスタ１５１
のゲート端子およびＮチャネルＭＯＳトランジスタ１５
２のゲート端子に入力される信号がＬレベルのときノー
ド１６３の電位が２．０Ｖになり、ＮチャネルＭＯＳト
ランジスタ１５１のゲート端子に入力される信号がＬレ
ベルであり、かつ、ＮチャネルＭＯＳトランジスタ１５
２のゲート端子に入力される信号がＨレベルのときノー
ド１６３の電位が１．５Ｖになり、ＮチャネルＭＯＳト
ランジスタ１５１のゲート端子に入力される信号がＨレ
ベルであり、かつ、ＮチャネルＭＯＳトランジスタ１５
２のゲート端子に入力される信号がＬレベルのときノー
ド１６３の電位が１．０Ｖになり、ＮチャネルＭＯＳト
ランジスタ１５１のゲート端子およびＮチャネルＭＯＳ
トランジスタ１５２のゲート端子に入力される信号がＨ
レベルのときノード１６３の電位が０．５Ｖになるよう
に決定される。

【０１５６】入力選択回路１５０Ｂは、トランスファゲ
ート１５８，１５９と、パッド１６０，１６１とから成
る。トランスファゲート１５８，１５９は、パッド１６
０を介して入力される制御信号によってオン・オフされ
る。そして、トランスファゲート１５８，１５９は、オ
ンされると、パッド１６１を介して入力された入力デー
タをグループＧｒ１，Ｇｒ２に含まれる半導体記憶装置
へ入力する。

【０１５７】テスト装置６００Ａは、信号発生回路６３
０と、データ発生回路６３２と、ドライバ６３１，６３
３と、コンパレータ６３４と、判定回路６３５とを備え
る。信号発生回路６３０は、トランスファゲート１５
８，１５９をオン・オフするためのＨレベルまたはＬレ
ベルの制御信号を発生させる。ドライバ６３１は、Ｈレ
ベルまたはＬレベルの制御信号を所定の電圧値に変換し
て入力選択回路１５０Ｂのパッド１６０へ出力する。デ
ータ発生回路６３２は、書込用データを発生する。ドラ
イバ６３３は、データ発生回路６３２によって発生され
た書込用データを所定の電圧値に変換して入力選択回路
１５０Ｂのパッド１６１へ出力する。コンパレータ６３
４は、ＤＡ変換器１５０Ａのノード１６３上の電位をパ
ッド１６２を介して受け、その受けた電位を０．５Ｖ、
１．０Ｖ、１．５Ｖ、２．０Ｖを判別できるようにコン
パレートする。判定回路６３５は、データ発生回路６３
２からの書込用データに基づいてグループＧｒ１に含ま
れる半導体記憶装置とグループＧｒ２に含まれる半導体
記憶装置とに書込んだデータパターンを生成して記憶す
るとともに、コンパレータ６３４からのコンパレート結
果に基づいてグループＧｒ１に含まれる半導体記憶装置
とグループＧｒ２に含まれる半導体記憶装置とから読出
したデータパターンを認識する。そして、判定回路６３
５は、認識したデータパターンを記憶したデータパター
ンと比較して、読出したデータパターンが書込んだデー
タパターンに一致するか否かを判定する。

【０１５８】次に、半導体記憶装置４００の動作テスト
における動作について説明する。グループＧｒ１，Ｇｒ
２に含まれる半導体記憶装置にデータを書込むとき、テ
スト装置６００Ａの信号発生回路６３０は、Ｈレベルの
制御信号を発生する。ドライバ６３１は、信号発生回路
６３０により発生されたＨレベルの制御信号を所定の電
圧値に変換して入力選択回路１５０Ｂのパッド１６０へ
出力する。また、データ発生回路６３２は、書込用デー
タを発生し、ドライバ６３３は、データ発生回路６３２
により発生されたデータを所定の電圧値に変換して入力
選択回路１５０Ｂのパッド１６１へ出力する。そうする
と、トランスファゲート１５８，１５９は、オンされ、
パッド１６１を介して入力された書込用データをグルー
プＧｒ１に含まれる半導体記憶装置の入出力端子ＤＱＡ
およびグループＧｒ２に含まれる半導体記憶装置の入出
力端子ＤＱＢへ出力する。そして、入力回路７２は、入
出力端子ＤＱＡ，ＤＱＢからのデータを、アドレスによ
って指定されたメモリセルＭＣに書込む。これによっ
て、データの書込動作が終了する。

【０１５９】グループＧｒ１，Ｇｒ２に含まれる半導体
記憶装置からデータを読出すとき、テスト装置６３０の
信号発生回路６３０は、Ｌレベルの制御信号を発生し、
ドライバ６３１は、Ｌレベルの制御信号を所定の電圧値
に変換して入力選択回路１５０Ｂのパッド１６０へ出力
する。そして、トランスファゲート１５８，１５９はオ
フされる。その後、アドレスによって指定されたメモリ
セルからデータが読出され、グループＧｒ１に含まれる
半導体記憶装置の出力回路７１は、読出されたデータ
「１」または「０」に応じたＨレベルまたはＬレベルの
信号を入出力端子ＤＱＡを介してＤＡ変換器１５０Ａの
ＮチャネルＭＯＳトランジスタ１５１へ出力する。同様
にして、グループＧｒ２に含まれる半導体記憶装置の出
力回路７１は、読出されたデータ「１」または「０」に
応じたＨレベルまたはＬレベルの信号を入出力端子ＤＱ
Ｂを介してＤＡ変換器１５０ＡのＮチャネルＭＯＳトラ
ンジスタ１５２へ出力する。

【０１６０】この場合、ＮチャネルＭＯＳトランジスタ
１５１および１５２のゲート端子にＬレベルの信号が入
力されると、ＮチャネルＭＯＳトランジスタ１５１およ
び１５２はオフされ、電源ノード１５６に供給される電
源電圧は直列接続された抵抗１５３〜１５５に印加さ
れ、ノード１６３上の電位は２．０Ｖの電位になる。ま
た、ＮチャネルＭＯＳトランジスタ１５１のゲート端子
にＬレベルの信号が入力され、ＮチャネルＭＯＳトラン
ジスタ１５２のゲート端子にＨレベルの信号が入力され
ると、ＮチャネルＭＯＳトランジスタ１５１はオフさ
れ、ＮチャネルＭＯＳトランジスタ１５２はオンされ
る。そうすると、ノード１６４は接地電位になるため電
源電圧は抵抗１５３，１５４の両端に印加され、ノード
１６３上の電位は１．５Ｖになる。さらに、Ｎチャネル
ＭＯＳトランジスタ１５１のゲート端子にＨレベルの信
号が入力され、ＮチャネルＭＯＳトランジスタ１５２の
ゲート端子にＬレベルの信号が入力されると、Ｎチャネ
ルＭＯＳトランジスタ１５１はオンされ、ＮチャネルＭ
ＯＳトランジスタ１５２はオフされる。そうすると、ノ
ード１６３上の電位はノード１６４上の電位と等しくな
るため電源電圧は抵抗１５３，１５５の両端に印加さ
れ、ノード１６３上の電位は１．０Ｖになる。また、さ
らに、ＮチャネルＭＯＳトランジスタ１５１およびＮチ
ャネルＭＯＳトランジスタ１５２のゲート端子にＨレベ
ルの信号が入力されると、ＮチャネルＭＯＳトランジス
タ１５１およびＮチャネルＭＯＳトランジスタ１５２は
オンされる。そうすると、電源電圧は抵抗１５３の両端
に印加され、ノード１６３上の電位は０．５Ｖになる。

【０１６１】コンパレータ６３４は、ノード１６３上の
電位をパッド１６２を介して受け、その受けた電位をコ
ンパレートして判定回路６３５へ出力する。判定回路６
３５は、上述した方法によって読出したデータパターン
が書込んだデータパターンに一致するか否かを判定す
る。これによって、グループＧｒ１，Ｇｒ２に含まれる
半導体記憶装置の動作テストが終了する。

【０１６２】そして、動作テストに合格した半導体記憶
装置だけが出荷される。実施の形態５によれば、グルー
プＧｒ１に含まれる半導体記憶装置とグループＧｒ２に
含まれる半導体記憶装置とから同時にデータの読出動作
を行なうことができ、動作テストに要する時間を短縮で
きる。

【０１６３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１６４】

【発明の効果】本発明による半導体記憶装置は、複数の
制御信号に基づいて活性化信号または不活性化信号を出
力する活性化／不活性化回路を含むので、複数の半導体
記憶装置を複数のグループに分け、複数の制御信号の論
理レベルを切換えることによって同時に多くの数の半導
体記憶装置をテストできる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による半導体記憶装置
の構成を示す概略ブロック図である。

【図２】 図１に示す半導体記憶装置の活性化／不活性
化回路の回路図である。

【図３】 実施の形態１における半導体記憶装置とテス
ト装置との接続関係を示す図である。

【図４】 実施の形態１における動作テスト時の信号の
タイミングチャートである。

【図５】 本発明の実施の形態２による半導体記憶装置
の構成を示す概略ブロック図である。

【図６】 図１および図５に示す半導体記憶装置の活性
化／不活性化回路の回路図である。

【図７】 複数の半導体記憶装置を作製した半導体ウェ
ハの概略を示す平面図である。

【図８】 実施の形態２における動作テスト時の信号の
タイミングチャートである。

【図９】 本発明の実施の形態３による半導体ウェハ上
に作製される回路の回路図である。

【図１０】 複数の半導体記憶装置と、動作テストに用
いる回路とを作製した半導体ウェハの概略を示す平面図
である。

【図１１】 実施の形態３における動作テスト時の信号
のタイミングチャートである。

【図１２】 本発明の実施の形態３による半導体ウェハ
上に作製される回路の他の回路図である。

【図１３】 本発明の実施の形態４による半導体記憶装
置の構成を示す概略ブロック図である。

【図１４】 図１３に示す半導体記憶装置の活性化／不
活性化回路のブロック図と回路図である。

【図１５】 図１５に示す活性化／不活性化回路のデコ
ード回路の回路図である。

【図１６】 図１５に示す活性化／不活性化回路のＡＤ
変換器におけるアナログ信号とデジタル信号との関係を
示す図表である。

【図１７】 実施の形態４による半導体記憶装置とテス
ト装置との接続関係を示す図である。

【図１８】 ４つのグループに分類された４種類の半導
体記憶装置が備える活性化／不活性化回路の回路図であ
る。

【図１９】 実施の形態４における動作テスト時の信号
のタイミングチャートである。

【図２０】 本発明の実施の形態５による半導体記憶装
置の構成を示す概略ブロック図である。

【図２１】 実施の形態５における半導体記憶装置とテ
スト装置との接続関係を説明するための回路図である。

【図２２】 半導体記憶装置の製造プロセスを示すフロ
ーチャートである。

【図２３】 半導体記憶装置を作製した半導体ウェハの
平面図である。

【図２４】 図２２に示すフローチャートに示す動作テ
ストのフローチャートである。

【図２５】 従来の半導体記憶装置の動作テストにおけ
る半導体記憶装置とテスト装置との接続関係を示す図で
ある。

【図２６】 従来の半導体記憶装置に含まれる活性化／
不活性化回路の回路図である。

【図２７】 従来の半導体記憶装置の動作テストにおけ
る信号のタイミングチャートである。

【符号の説明】

１〜８，１００，２００，３００，４００，７０１，９
０１〜９０４ 半導体記憶装置、１０，１０Ａ，１０
Ｂ，９２０ 活性化／不活性化回路、１１，１９，８８
〜９１，１１３〜１２０ ＮＯＲゲート、１２，１３，
２４〜２６，８１〜８３，９２〜９５，１０１〜１０
４，１２１〜１２８，９２１〜９２３ インバータ、１
４〜１８，２７，２８，９６〜９８，１２９〜１３２，
１６０〜１６２，９０５〜９１６ パッド、２０ 入出
力インタフェース回路、２１ ＡＤ変換器、２２，２２
Ａ，２２Ｂ，２２Ｃ，２２Ｄ，８０，８０Ａ デコード
回路、２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ セレク
タ回路、３０ 行デコーダ、４０ ワード線ドライバ、
５０ メモリセルアレイ、６０ 列デコーダ、７０，７
０Ａ 入出力回路、７１ 出力回路、７２ 入力回路、
８４〜８７，１０５〜１１２ ＮＡＮＤゲート、１５０
入出力切換回路、１５０Ａ ＤＡ変換器、１５０Ｂ
入力選択回路、１５１，１５２，７１１ ＮチャネルＭ
ＯＳトランジスタ、１５３〜１５５ 抵抗、１５６，７
１２ 電源ノード、１５７，７１３ 接地ノード、１６
３，１６４ ノード、２２０ 配線、２３０，７０２
領域、６００，６００Ａ，８００ テスト装置、６０
１，６３０，８０１ 信号発生回路、６０２〜６０４，
６０６，６０８，６１２，６１６，６２０，６３３，８
０２，８０４，８０６，８１０，８１４，８１８ ドラ
イバ、６０５，８０３ アドレス発生回路、６０７，６
１１，６１５，６１９，６３２，８０５，８０９，８１
３，８１７ データ発生回路、６０９，６１３，６１
７，６２１，６３４，８０８，８１２，８１６，８２０
コンパレータ、６１０，６１４，６１８，６２２，６
３５，８０７，８１１，８１５，８１９ 判定回路、６
５０，７００ 半導体ウェハ、７１０ ＰチャネルＭＯ
Ｓトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大庭 敦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AB01 AD06 AE08 AE10 AE14 AK22 AL09 5B003 AA10 AB03 AB05 AC01 AD02 AE04 5L106 AA10 DD02 DD03 DD04 DD06 GG05

Claims (20)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、 データを入出力するための入出力端子と、 前記複数のメモリセルの各々を活性化するためのアドレ
   スを入力するアドレス端子と、 複数の制御信号に対応して設けられ、前記複数の制御信
   号を入力する複数の制御端子と、 前記複数の制御信号を受け、前記複数の制御信号の論理
   に応じて活性化信号または不活性化信号を出力する活性
   化／不活性化回路と、 前記活性化信号に基づいて、前記アドレス端子を介して
   入力されたアドレスをデコードし、そのデコードしたア
   ドレスに基づいて前記複数のメモリセルの各々を活性化
   するアドレスデコーダと、 前記活性化信号に基づいて、前記アドレスデコーダによ
   って活性化されたメモリセルにデータを入出力する入出
   力回路とを備える半導体記憶装置。
2. 【請求項２】 前記活性化／不活性化回路は、前記複数
   の制御信号の全てが第１の論理であるとき前記活性化信
   号を出力し、前記複数の制御信号のうち少なくとも１つ
   の制御信号が第２の論理であるとき前記不活性化信号を
   出力する、請求項１に記載の半導体記憶装置。
3. 【請求項３】 通常動作時、 前記活性化／不活性化回路は、前記複数の制御信号のう
   ち１つの制御信号の論理に応じて前記活性化信号または
   前記不活性化信号を出力する、請求項２に記載の半導体
   記憶装置。
4. 【請求項４】 前記活性化／不活性化回路は、前記複数
   の制御信号の論理積を演算することによって前記活性化
   信号または前記不活性化信号を出力する、請求項３に記
   載の半導体記憶装置。
5. 【請求項５】 前記複数の制御信号は、前記１つの制御
   信号であるチップイネーブル信号と、選択信号とから成
   り、 前記選択信号は、前記第１の論理に保持されている、請
   求項４に記載の半導体記憶装置。
6. 【請求項６】 前記入出力回路は、前記複数のメモリセ
   ルの各々からの出力データをデジタル信号として出力す
   る出力回路を含む、請求項１に記載の半導体記憶装置。
7. 【請求項７】 複数のメモリセルと、 データを入出力するための入出力端子と、 前記複数のメモリセルの各々を活性化するためのアドレ
   スを入力するアドレス端子と、 第１の制御信号を入力するための第１の制御端子と、 第２の制御信号を入力するための第２の制御端子と、 前記第１の制御信号が第１の論理であるとき、論理信号
   である前記第２の制御信号を受け、前記第２の制御信号
   の論理に応じて活性化信号または不活性化信号を出力
   し、 前記第１の制御信号が第２の論理であるとき、アナログ
   信号である前記第２の制御信号を受け、前記アナログ信
   号の値に応じて前記活性化信号または前記不活性化信号
   を出力する活性化／不活性化回路と、 前記活性化信号に基づいて、前記アドレス端子を介して
   入力されたアドレスをデコードし、そのデコードしたア
   ドレスに基づいて前記複数のメモリセルの各々を活性化
   するアドレスデコーダと、 前記活性化信号に基づいて、前記アドレスデコーダによ
   って活性化されたメモリセルにデータを入出力する入出
   力回路とを備える半導体記憶装置。
8. 【請求項８】 前記活性化／不活性化回路は、 前記アナログ信号の値に応じて、第１または第２の論理
   から成る選択信号を生成する選択信号生成回路と、 前記第１の制御信号が前記第１の論理であるとき前記論
   理信号である前記第２の制御信号を選択し、前記第１の
   制御信号が前記第２の論理であるとき前記選択信号を選
   択する選択回路と、 前記選択された第２の制御信号または選択信号が第１の
   論理であるとき前記活性化信号を出力し、前記選択され
   た第２の制御信号または選択信号が第２の論理であると
   き前記不活性化信号を出力する信号出力回路とを含む、
   請求項７に記載の半導体記憶装置。
9. 【請求項９】 前記選択信号生成回路は、 前記アナログ信号をその値に応じて異なるデジタル値を
   有するデジタル信号に変換するＡＤ変換器と、 前記デジタル信号に基づいて前記選択信号を生成するデ
   コード回路とから成る、請求項８に記載の半導体記憶装
   置。
10. 【請求項１０】 通常動作時、 前記第１の制御信号は、前記第１の論理に保持されてい
    る、請求項７に記載の半導体記憶装置。
11. 【請求項１１】 前記入出力回路は、前記複数のメモリ
    セルの各々からの出力データをデジタル信号として出力
    する出力回路を含む、請求項７に記載の半導体記憶装
    置。
12. 【請求項１２】 ２ｎ−１（ｎは自然数）番目の行に配
    列された複数の第１の半導体記憶装置と、２ｎ番目の行
    に配列された複数の第２の半導体記憶装置と、切断領域
    とを含む半導体ウェハであって、 前記複数の第１の半導体記憶装置の各々は、 複数の第１のメモリセルと、 データを入出力するための第１の入出力端子と、 前記複数の第１のメモリセルの各々を活性化するための
    アドレスを入力する第１のアドレス端子と、 前記データの書込時に活性化信号を生成するための第１
    の制御信号を入力する第１の制御端子と、 前記データの読出時に活性化信号を生成するための第２
    の制御信号を入力する第２の制御端子と、 前記第１または第２の制御信号の論理に応じて活性化信
    号または不活性化信号を出力する第１の活性化／不活性
    化回路と、 前記活性化信号に基づいて、前記アドレス端子を介して
    入力されたアドレスをデコードし、そのデコードしたア
    ドレスに基づいて前記複数のメモリセルの各々を活性化
    する第１のアドレスデコーダと、 前記活性化信号に基づいて、前記アドレスデコーダによ
    って活性化されたメモリセルにデータを入出力する第１
    の入出力回路とを備え、 前記複数の第２の半導体記憶装置の各々は、 複数の第２のメモリセルと、 データを入出力するための第２の入出力端子と、 前記複数の第２のメモリセルの各々を活性化するための
    アドレスを入力する第２のアドレス端子と、 前記切断領域を介して配線により前記第２の制御端子と
    接続された第３の制御端子と、 前記第２の制御信号の論理に応じて活性化信号または不
    活性化信号を出力する第２の活性化／不活性化回路と、 前記活性化信号に基づいて、前記アドレス端子を介して
    入力されたアドレスをデコードし、そのデコードしたア
    ドレスに基づいて前記複数のメモリセルの各々を活性化
    する第２のアドレスデコーダと、 前記活性化信号に基づいて、前記アドレスデコーダによ
    って活性化されたメモリセルにデータを入出力する第２
    の入出力回路とを備える、半導体ウェハ。
13. 【請求項１３】 前記第１の活性化／不活性化回路は、
    前記第１の制御信号が第１の論理であるとき、または前
    記第２の制御信号が第１の論理であるとき前記活性化信
    号を出力し、 前記第２の活性化／不活性化回路は、前記第２の制御信
    号が第２の論理であるとき前記活性化信号を出力する、
    請求項１２に記載の半導体ウェハ。
14. 【請求項１４】 前記第１の活性化／不活性化回路は、
    前記第１および第２の制御信号が第２の論理であるとき
    前記不活性化信号を出力し、 前記第２の活性化／不活性化回路は、前記第２の制御信
    号が第１の論理であるとき前記不活性化信号を出力す
    る、請求項１３に記載の半導体ウェハ。
15. 【請求項１５】 各々が複数の半導体記憶装置を含む複
    数の領域と、切断領域とから成る半導体ウェハであっ
    て、 前記切断領域は、複数の第１の制御信号の論理に応じて
    前記複数の領域の各々に含まれる複数の半導体記憶装置
    を活性化するための選択信号を生成する選択信号生成回
    路を備え、 前記複数の半導体記憶装置の各々は、 複数のメモリセルと、 データを入出力するための入出力端子と、 前記複数のメモリセルの各々を活性化するためのアドレ
    スを入力するアドレス端子と、 前記選択信号生成回路によって生成された前記選択信号
    を入力する制御端子と、 前記選択信号を受け、前記選択信号の論理に応じて活性
    化信号または不活性化信号を出力する活性化／不活性化
    回路と、 前記活性化信号に基づいて、前記アドレス端子を介して
    入力されたアドレスをデコードし、そのデコードしたア
    ドレスに基づいて前記複数のメモリセルの各々を活性化
    するアドレスデコーダと、 前記活性化信号に基づいて、前記アドレスデコーダによ
    って活性化されたメモリセルにデータを入出力する入出
    力回路とを備える、半導体ウェハ。
16. 【請求項１６】 前記選択信号生成回路は、前記複数の
    領域に対応した数の選択信号を生成する、請求項１５に
    記載の半導体ウェハ。
17. 【請求項１７】 前記選択信号生成回路は、 データの書込時、全ての半導体記憶装置を同時に活性化
    するように前記選択信号を生成し、 データの読出時、前記複数の領域の各々に含まれる複数
    の半導体記憶装置を各領域ごとに活性化するように前記
    選択信号を生成する、請求項１６に記載の半導体ウェ
    ハ。
18. 【請求項１８】 前記活性化／不活性化回路は、前記選
    択信号が第１の論理であるとき前記活性化信号を出力す
    る、請求項１５に記載の半導体ウェハ。
19. 【請求項１９】 前記複数の半導体記憶装置の各々は、
    チップイネーブル信号を入力するもう１つの制御端子を
    さらに備え、 前記活性化／不活性化回路は、前記チップイネーブル信
    号と前記選択信号との論理積を演算することによって前
    記活性化信号または前記不活性化信号を出力する、請求
    項１５に記載の半導体ウェハ。
20. 【請求項２０】 各々が複数のメモリセルを含む複数の
    半導体記憶装置と、切断領域とを備える半導体ウェハで
    あって、 前記複数の半導体記憶装置の各々は、 前記複数のメモリセルからの読出データをデジタル信号
    として出力する出力回路と、 前記複数のメモリセルに書込データを書込む入力回路と
    を含み、 前記切断領域は、 前記出力回路からのデジタル信号をアナログ信号に変換
    して前記読出データをアナログ信号として出力し、前記
    書込データを前記入力回路に入力する入出力切換回路を
    含む、半導体ウェハ。