JPS58220300A - メモリ・システムの動作方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は永久的（ハード）エラーを最小にし間欠的（ソ
フト）エラーの訂正可能性を高検る方法に関する。

〔先行技術の説明〕

先行技術において、１個またはそれ以上の欠陥ビット位
置を有するメモリ・チップを使用して、犬型半導坏メモ
リを製造できるようにする。方法力で種々提案されてき
た。一般的に、これらのメモリはり多ビット′・デニレ
・ワードの各ビット侍智がメモリ・アレイの異ったチャ
ネル・または別に関連するように構成されている。デー
タ・ワードは、例えば７２ビット位置を有し、その中の
６４個の　　゛位置はデータを記憶し、８個の位置はエ
ラー訂旧検査バイトを記憶する。エラー訂正検査バイト
が、メモリに関連した適当なエラー訂正（ＦＣＣ）シス
テムによって処理されると、それはワードのピット位置
の任意の１つにおける単一ビット・エラーを自動的に訂
正することができる。更に大部分のシステムは、多ビッ
ト・エラーを検出する能力ヲ有シ、かつ一般的に良好な
データ・ビットを誤・つて訂正することのないようにコ
ードを使用する見地に立って設計されている。

先行技術で知られたこととして、半導体メモリ、：１ における故障状態の形式は、基本的にはデータに依存し
ており、データ・ビットが故障位置から読出される時、
それは常に１の２進値または０の２進値をとる事実があ
る。メモリ中のその位置がア、ドレスされる時、データ
・ワードは常にメモリへ転送される。なぜならば、平均
して、ワードの５０％はエラーを含まず、ワードの５０
％は１つだけのエラーを含むからである。このエラーは
単一ビット・エラー訂正システムによって訂正される。

訂正不可能なエラーが起るのは、第１の欠陥ビット位置
が、そこからデータを読出される間に表示されたものと
異った２進値な含み、それと同一にランダムなエラー（
ハードまたはソフト）が他のピット位置置で生じる場合
である。

訂正不可能なエラーが発生する可能性を減少させるため
、ある先行技術のシステムは、メモリ・ロケーションに
記憶されたデータが訂正可能な単゛−ビット・エラーを
含むにいたった時点を決定し、次いで全体のワードを補
数化することによって、￥のエラーを効果的に除去する
。更に、他のある先行技術のシステムでは、訂正不可能
なエラーが生じた時、訂正不可能なデータ・ワードを訂
正可能な形式に復元するため、補数化／再補数化手順（
３） が使用される。更に、他のシステムでは、メモリの全体
またはその１部が、アドレスされる位置ごとに順次に読
串され、どれかのアドレスでエラーが感知されれば、エ
ラーケ除（ため欠陥が補数化サレ、次いでメモリへ再び
記憶される。この動作は、メモリ洗浄動作と呼ばれてい
る。ある既知の、システムでは、デニタ・ワードへ加え
られる追加のピット位置が必要とされる。そのビット位
置は、ワードが真の形式で記憶されているが、補数の形
式！記憶されて、いるかを示す。このような構成はメモ
リの欠陥許容度ケ改善するとはいえ、真／補数ビットの
検査は適当でない。なぜならば、その場合、何らかのハ
ードウェア及び制御論理回路が必要となり、ワードを読
出す余分の時間がががり、更、にメモリ容量を大きくす
るからである。

〔本発明の要約〕

本発明の方法は、欠陥ビット位置を含むアドレスで、Ｅ
、Ｃ，Ｃチェック・パイ）ｃ’ｊ及びデータｄ）ｊを含
、むデータ・ワードを記憶することを含む。

（４） データそれ自体の記憶は、真の形式でなされても補数の
形式でなされてもよい。しかし、もし記憶されたデータ
が補数形式である時、ＦＣＣチェック・バイトはその真
の形式で記憶され、その位置が後にアドレスされかつ処
理された時、ＦＣＣシステムが訂正不可能なエラーを表
示するようにされる。読出し処理のその時点で、データ
・ワードは自動的に再補数化され、新しいＦＣＣチェッ
クトキャラクタが発生される。そのＦＣＣチェック・キ
ャラクタは、最初に記憶されたＦＣＣチェック・キャラ
クタと比較される。比較の一致はワードにおける有効な
データを示し、エラーは存在しない。比較の不一致は多
ピット・エラーを示す。

このエラーは、訂正不可能なデータ・エラーとしテシス
テムへ報告される。次いでシステムは、先行技術で提案
される種々の方法を用いてそのエラーに応答する。　　
　　　　　。

不発、明の目的は、データがメモリから現用システムへ
転送される時、システム内で訂正不可能エラーの発生が
最小となるように１、欠陥許容半導体メモリの中にデー
タを記憶する方法を実現することである。

〔実施例の説明〕

第１図は中央演算処理装置（ＣＰＵ）１ｏ、メモリ１１
、エラー訂正システム１２、バッファ１５、バッファ１
５をＣＰＵ　１０へ接続するシステム・データ母線１４
を含む典型的なデータ処理システムを示す。アドレス母
線１５はＣＰＵＩＤからメモリ１１及びバッファ１６へ
延長される。メモリ１１は、例えば７２個の別個になっ
たメモリ・チップ・アレイから構成された１６メガバイ
ト・メモリであってよい。メモリ・チップ・アレイの各
々は、３２個の別個になった６４にビット・メモリ・チ
ップを含む。メモリは、６４個のデータ・ピット位置と
８個のチェック・ピット位置とを含む７２ビツト幅のデ
ータ・ワードを記憶する。

バッファ１６は、例えば１６個の別個になったアドレス
可能な７２ビツト・ワード・バッファを含む。

データは、ＣＰＵ、１０からバッファ１６へ、次いでメ
モリ１１へ転送される。同様に、メモリから読出された
データは、バッファ１３へ転送され、次いでＣＰＵ１０
へ送られる。

メモリは欠陥許容性を有する。即ち、６４にチップの各
々は、１つまたはそれ以上の識別された欠陥ビット記憶
位置を含んでよい。メモリの設計、構成、制御にあたっ
ては、可能な限り１つだけの欠陥ビット位置が１つのワ
ード・アドレス位置と整列するようになっている。換言
すれば、１つのワード・アドレスは、７２個の異った６
４にビット・チップの中の７２個のビット記憶位置を含
む。

１つのワード・アドレスに関連した７２ビツト記憶位置
の中で、１つの記憶位置のみが、そのワード内で欠陥を
有することが許される。これは、第１図のエラー訂正シ
ステム１２がデータ・ワードの任意の位置における１ビ
ツト・エラーのみを自動的に訂正できるものと仮定して
いる。従って、他のエラーがなければ、メモリから読出
されたワードに訂正不可能なエラーは絶対にない。残念
ながら、実際には種々の理由により、間欠性のエラ（７
） が生じる。もしそのよう々エラーが、記憶されたデータ
・ビットがエラー訂正システムによってエラーと認めら
れるような欠陥記憶位置を有するアドレスで生じると、
訂正不可能々エラーが生じたことになる。訂正不可能な
エラーは全体的システム効率及び信頼性に悪い影響を与
え、従ってできるだけ経済的に避けなければなら左い。

第２Ａ図及び第２Ｂ図に示される流れ図は、本発明の方
法を示す。この方法は、訂正不可能なエラーの発生頻度
を少なくするため、第１図に示されるメモリで実施可能
である。本発明のいくつかの段階は、補数形式のデータ
によってはエラーが発生されない欠陥ビット位置が存在
するため、記憶された真数形式のワードがエラーを発生
する時に、データ・ワードを補数化する手法において、
先行技術と同じである。しかし、本発明の方法は、読出
されたデータ・ワードが単一の訂正可能なエラーを発生
するものと決定された後に、エラーまたは欠陥ビット位
置がデータのピット位置に関連しているか、またはＦＣ
Ｃチェック・キャラクタのビット位置に関連ししている
かについて検査する点で、先行技術と異（８） なっている。

もしエラーがワードのデータ部分にあるものと　□決定
されれば、ワードのデータ部分が補数化され、全体のワ
ードがメモリへ戻される。チェック・バイトは補数化さ
れず、その真数形式のままで記憶される。

前記の動作は、データの各ワードがＣＰＵからメモリへ
転送される時に実行されてよい。他方、全体のメモリを
、システムが最初オンラインにされた時に走査するか、
適当な時点で定期的に洗浄するようにしてもよい。

あるデータ・ワードはデータ部分を補数形式で記憶され
、ＦＣＣチェック・キャラクタは真数形式で記憶されて
いる第１図のメモリから、データーワードを読出すステ
ップを説明する前に、通常のＥＣＣシステムの動作を簡
単に説明しておくこと力瓢本発明の理解を助けるであろ
う。

データがバッファからメモリへ転送されている時、’　
Ｆ　ＣＣシステムはれビットのチェック・バイトを発生
する。このチェック・バイトはデータ・ワードへ付加さ
れ、同じメモリ・アドレス位置にデータ・ワードの１部
として記憶される。第１図に示されたシステムにおいて
、ＣＰＵからバッファへ６４ビツトのデータ・ワードが
転送される。

ＥＣＣシステムは８ビツトのチェック・バイトｅキャラ
クタを発生し、このチェック・バイトは６４ビツトのデ
ータへ付加され、データ及びチェック・バイトはメモリ
中の１つのアドレス位置に７２ビツトのワードとして記
憶される。メモリからワードを読出す時、読出チェック
・バイト発生器・は読出チェック・バイトを発生する。

このチェック・バイトは、シンドローム・バイトと呼ば
れるものを発生するため、記憶された書込チェック・バ
イトと比較（排他的ＯＲ結合）される。ＥＣＣシステム
の性質により、シンドローム・バイトがオール０のパタ
ーンを有すれば、それはエラーがないことを示す。しか
し、もしシンドローム・バイトが非ゼロのパターンを有
すれば、それはエラーの存在を示し、非ゼロのシンドロ
ーム・バイトを適当に処理することによって、エラーの
種類（即ち、単一ビット・エラーであるか、多ビット・
エラーであるか）、及び訂正可能な単一ビット・エラー
の位置を決定することができる。次にＥＣＣシステムは
エラー・ビットを訂正するように進行し、その情報をシ
ステムへ与える。

第２Ａ図及び第２Ｂ図の流れ図から分るように、非ゼロ
のシンドローム・バイトが発生した時（第２Ｂ図参照。

これは、補数形式のデータ及び真数　　゛形式のチェッ
ク・バイトを含むメモリのアドレス位置がアドレスされ
た時、常に起る。）、ＥＣＣシステムの処理によって、
常に訂正不可能エラーが表示される。なぜならば、その
エラーは多ビット・エラーであるからである。システム
は、この訂正不可能な多ビット・エラーの表示が、補数
形式のデータ及び真数形式のチェック・バイトを意図的
に記憶したことから生じたものと仮定する。この仮定は
、同一のワードで生じる２つのランダムな間欠性エラー
はまれであるという確立に立脚している。従って、シス
テムはワードのデータ部分を再補数化し、それに対する
新しい読出チェック（１１） ・キャラクタを発生し、このチェック・キャラクタが最
初に記憶されたチェック−キャラクタと比較される。

もし比較の結果がオール０のシンドローム・バイトを示
すならば、ワードはＣＰＵへ送られる。・もし非ゼロの
シンドローム・バイトを処理した結１果、訂正可能な単
一ビット・エラーであると決定されれば、そのエラーは
訂正され、ワードはメモリへ送られる。他方、もしシン
ドローム・バイトを処理した結果、訂正不可能なエラー
であると決定されれば（これはまれであるが、不可能で
はない）、システムはその事実を知らされる。

当業者にとって、本発明の手法は、システムに悪影響を
与える訂正不可能なエラーを著しく減少させるものであ
ることが分る。従って、メモリ・アレイのコストを追加
したり、効率トの制約を１−７えないで、全体的なシス
テム効率の点で多大の改善が達成される。本発明の手法
は、メモリのアドレスされた位置で１つを超える欠陥ビ
ット位置が発生するのを少なくしようとする他の方式に
加え（１２） て、メモリへ応用することができる。

【図面の簡単な説明】

第１図は本発明が実施されてよい比較的大型の半導体メ
モリを含むデータ処理システムを示し、第２Ａ図及び第
２Ｂ図は本発明を使用して第１図に示されるメモリとＣ
ＰＵとの間で情報を転送する改善された方法を示す流れ
図である。 出願人インターナショナル・ビジネス・マシーンズ・コ
−ｄ＆−ｙａン代理人弁理士　　頓　　宮　　孝　　−
（外１名）

Claims (1)

【特許請求の範囲】
1. メモリから読出されたデータ・ワードの＋１個のビット
   ・エラーを自動的に訂正するエラー訂ＩＦシステムを含
   むメモリ・システムにおいて（ここでｎは１以上の整数
   ）、上記メモリから読出されたデータ・ワードが（ｎ＋
   １）個のビット・エラーを含むため訂正不可能となる確
   率を減少させるように上記メモリ・システムを動作させ
   る方式であって、（１）データ部分及びチェック・バイ
   ト部分を含むデータ・ワードをメモリに記憶する段階と
   、（２）上記メモリから上記データーワードを読出して
   、上記エラー訂正システムによりシンドローム・バイト
   を発生させる段階と、（３）上記シンドローム・バイト
   を処理することによって、読出された上記データ・ワー
   ドがｎ個のビット・エラーを含むかどうか、また含むな
   らばそのエラー位置を決定する段階と、（４）読出され
   た上記データ部分がｎ−個のビット・エラーを含む時、
   該データ部分を補数化する段階と、■読出された上記デ
   ータ部分がエラーを含む時、該データ部分を補数形式で
   上記メモリに記憶するとともに上記チェック・バイトを
   真数形式で上記メモリに記憶し、よって後に上記メモリ
   から上記データ・ワードを転送する時、該デ　・−タ・
   ワードが訂正不可能なエラーを含むことの表示信号を上
   記エラー訂正システムが与えることができるようにする
   段階と’、　（６）上記メモリから上記データーワード
   を転送する間に、上記表示信号に応答して上記データ部
   分を再び補数化する段階とを含むメモリ・システムの動
   作方式。