JPH01140356A - Ｅｃｃ回路チェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＥＣＣ回路が正常であるか否かをチェックする方式に関
し、 メモリ装置を試験モードにすることなく、通常の書込み
／読取り状態で、メモリ試験装置を用いることなく　Ｅ
ＣＣ回路の試験を実行可能にすることを目的とし、 書込みデータに固定ビットを挿入して、その固定ビット
挿入書込みデータに対してＥＣＣビットを生成し、これ
らのＥＣＣビットおよび書込みデータをメモリに書込み
、該メモリを読出し、その読出しデータにチェックビッ
トを挿入してＥＣＣ回路に送り、ＥＣＣ回路の出力デー
タより前記チエ７クビツト相当ビツトを除いてＥＣＣ後
の読出しデータとするようにしておき、ＥＣＣ回路の試
験に際しては、チェックビットを固定ビットとは異なら
せて、ＥＣＣ回路の誤り検出出力をチェックする構成と
する。

〔産業上の利用分野〕

本発明は、ＥＣＣ（エラー検出訂正）回路が正常である
か否かをチェックする方式に関する。

ＥＣＣ回路はデジタルデータの転送、処理、記憶システ
ムなどで、データエラーの検出、訂正に広く使われてい
る。そしてＥＣＣ回路付きシステムではＥＣＣ回路のエ
ラー検出訂正機能が正常か否かを試験する必要があり、
例えばＥＣＣ付きメモリでは製造後の出荷時にこれを行
なう。

〔従来の技術〕

従来のＥＣＣ回路正常性チェック方式を第４図で説明す
ると、１０はメモリ装置、１２はその試験装置である。

メモリ装置１０にはＥＣＣ回路１４、ＥＣＣビット生成
回路１８などがあり、試験モードでないとき（ＴＭ＝Ｌ
）はゲート２２．２６が開いているのでメモリ書込みデ
ータはデータバスＤＢからゲート２２を通ってレジスタ
１６（この場合は書込みデータレジスタ）に入り、また
ＥＣＣビット生成回路１８に入って上記書込みデータに
対するＥＣＣビットを生成させ、これはゲート２６を通
ってレジスタ１６に入り、このレジスタ１６の書込みデ
ータ及びＥＣＣビットがメモリ素子に書込まれる。

またメモリから読出した読出しデータとそのＥＣＣビッ
トはレジスタ１６　（この場合は読出しデータレジスタ
）に入り、更にＥＣＣ回路１４に入ってそのＥＣＣビッ
トで読出しデータのエラー検出２、訂正を行なわれ、然
るのち読出しデータ（ＥＣＣビットは含まない）がデー
タバスＤＢを通って出力される。

以上は通常のメモリ書込み／続出しであるが、ＥＣＣ回
路１４の試験時にはメモリ試験装置１２はメモリを試験
モードにしくＴＭ＝Ｈにし）、ゲ−）２０．２４を開い
てゲート２２．２６を閉じ、開いたゲート２０を通して
試験データビットＴＤＢをレジスタ１６へ入力し、また
開いたゲート２４を通して試験チェックビットＴＣＢを
レジスタ１６へ入力する。試験チェックビットＴＣＢは
試験データビットＴＤＢに対するＥＣＣビットであるが
、試験の内容によりＴＤＢとＴＣＢの関係は正規のそれ
とは異ならせである。即ち、１ビツトエラー検出訂正機
能を試験するときは例えばＴＤＢを１ビツト反転させて
おき、また２ビツトエラー検出ならＴＤＢを２ビツト反
転させておく、等とする。

このような試験データビットＴＤＢと試験チェックビッ
トＴＣＢをレジスタ１６からＥＣＣ回路１４に移し、該
ＴＤＢでＴＣＢをチェックさせる。

１ビツトエラーを起している試験データビットＴＤＢで
あればこのときＥＣＣ回路１４からメモリ試験装置１２
へ１ビツトエラー検出訂正をしたことを示す信号Ｅｒｒ
　１が送られるはずで、従ってＥｒｒ　１が送られ−ば
ＥＣＣ回路１４は正常、送られなければＥＣＣ回路１４
は不良である。同様に、２ビツトエラーを起している試
験データビットＴＤＢであればＥＣＣ回路１４は２ビツ
ト工ラー検出信号Ｅｒｒ　２を出力するはずで、そうな
らＥＣＣ回路は正常、そうでなければ不良である。メモ
リ試験装置１２はか＼る判定を行なう。メモリ試験装置
１２はメモリ装置１０から読出しデータＲＤも受取り、
正常に訂正されたか否かをチェックする。また、試験チ
ェックビットＴＣＢを試験データビットＴＤＢに対する
正しいＥＣＣビットとすると、この場合ＥＣＣ回路１４
からは信号Ｅｒｒｌ。

Ｅｒｒ２は来ないはずで、これによってもＥＣＣ回路１
４のチェックを行なう。

〔発明が解決しようとする問題点〕

この従来のＥＣＣ回路チェック方式では、メモリ装置を
試験状態におき、メモリ試験装置により試験を行なう必
要があった。

本発明はこの点を改善し、メモリ装置を試験モードにす
ることなく、通常の書込み／読取り状態で、メモリ試験
装置を用いることなく　ＥＣＣ回路の試験を実行可能に
することを目的とするものである。

〔問題点を解決するための手段〕

第１図に本発明のＥＣＣ回路チェック方式の基本構成を
示す。ＷＤは書込みデータであり、本例では２ブロツク
（例えば２バイト）からなるとしており、ＷＤＩ、ＷＤ
２がその各ブロックを示す。

ｂＬ　　ｂ２は固定ビットで、これは複数ビット本例で
は２ビツトとする。ＦＣＣコードは一般には１ビツトエ
ラー検出訂正、２ビツトエラー検出、であり、固定ビッ
トを２ビツトにしたのはこれに対応している。固定ビッ
トは付加データとして扱っており、エラーはこ＼で起す
。１８はＥＣＣビット生成回路、１６は書込み／続出し
レジスタであるが、メモリに記憶させるデータの構成を
示してもいる。２８，３０，３２．３４もレジスタであ
るがデータの構成を示してもいる。１４はＥＣＣ回路で
ある。

〔作用〕

本発明では書込みデータＷＤに固定ビン）ｂｌ。

ｂ２を挿入した状態で、ＥＣＣビット生成回路１８によ
りＥＣＣビットを生成する。書込みデータＷＤに固定ビ
ットを付加すると、当然、データのビット数は大になる
が、ＥＣＣを例えば７ビ、トにすると、これにより１ビ
ツトエラー検出訂正、２ビツトエラー検出が可能なデー
タビット幅は５７ビツトまでと幅があるから書込みデー
タのビット数によっては固定ビットを付加してもＥＣＣ
のビット数の増加を招くことはない。メモリに書込むの
は、ＥＣＣビット生成回路１８が生成したＥＣＣビット
ＥＣＣＢと書込みデータＷＤ（ＷＤ＋とＷＤ２）とする
。従ってメモリを読出すとこれらのＥＣＣＢ、ＷＤＩ　
　（＝ＲＤ１）、ＷＤ２　　（−ＲＤ２）が読出される
が、ＥＣＣ回路１４へはこれにチェックビットＣＢ（ｂ
３とｂ４）を付加して送る。即ち、ＥＣＣ回路へ送られ
るデータ長が、ＦＣＣビット生成に用いたデータ長と等
しくなるように、データの拡張を行なう。ＥＣＣ回路１
４は読出しデータＲＤＩ、ＲＤ２とチェックビットｂ３
、ｂ４をＥＣＣＢでエラー検出／訂正し、その結果ＲＤ
Ｉ、ＲＤ２．ｂ５．ｂ６を出力する。

この出力データはエラー訂正されたものであり（ｂ５．
ｂ６はｂ３、−ｂ４に対応するが、１ビツトエラーなら
訂正されている）、このうちのビットｂ５．ｂ６を除い
たものＲＤＩ、ＲＤ２をメモリ読出しデータＲＤとして
出力する。もしチェックビットｂ３、ｂ４が固定ビット
ｂ１．ｂ２に等しければこ−で扱うデータは通常のＥＣ
Ｃビット付きデータと変りがなく、データに１ビツトエ
ラーがあっても訂正され、読出しデータＲＤは書込みデ
ータＷＤに等しい。

通常のメモリ書込み／続出しは本発明では上記のように
書込みデータに固定ビットを付加してＥＣＣビットを発
生し、読出しデータに対するＥＣＣ（エラー検出訂正）
は固定ビットと同じチェックビットを付加して行ない、
結果の出力はチェックビット相当分を除いて行なう。こ
れで書込み／続出しに何ら支障はなく、エラー検出訂正
も確実に行なわれる。

ＥＣＣ回路１４の正常性チェックはチェックビットを固
定ビットとは異ならせることにより行なう。即ち、ＥＣ
Ｃ回路の１ビット誤り検出訂正機能をチェックするとき
はチェックビットを固定ビットとは１ビツトだけ異なら
せ、２ビット誤り検出機能をチェックするときはチェッ
クビットを固定ビットとは２ビツト異ならせる。前者の
ときＥＣＣ回路が１ビット誤り検出信号Ｅｒｒ　１を上
げ、後者のとき２ビット誤り検出信号Ｅｒｒ　２を上げ
ればＥＣＣ回路は正常であり、さもなければ不良である
。

こうしてＥＣＣ回路１４の正常性チェックを、エラービ
ット位置が固定されているという難点はあるが、メモリ
書込み／読取り動作中に簡単に実行することができる。

〔実施例〕

第２図に本発明の実施例を示す。第１図等と同じ部分に
は同じ符号が付しである。３６はチェックビット格納用
のレジスタで、データバスＤＢを通してこ＼にチェック
ビットｂ３、ｂ４を書込む。

通常のメモリ動作ではｂ３＝ｂ１、ｂ４＝ｂ２であり、
ＥＣＣ回路１４の試験時は１ビット誤り検出訂正に対し
てはｂ３’＝ｂ１、ｂ４＝ｂ２又はｂ３＝ｂ１、ｂ４≠
ｂ２．２ビット誤り検出に対してはｂ３）ｂ１、ｂ４’
＝＝ｂ２である。３８はＥＣＣ回路正常性チェック回路
で、その構成を第３図に示す。

第３図で４０．４２．４４．４６はアンドゲートで、入
力端には○印で示すインバータを図示の如く持ち又は持
たない。４８はオアゲートである。

本例では固定ビットｂ１、ｂ２は共にＯとしている。従
ってチェックビットｂ３、ｂ４が０ＳＥＣＣ回路１４か
ら出力されたｂ３、ｂ４　（＝ＤＴＯ。

ＤＴＩ）も０ならゲート４０は“１°出力を生じ、これ
はメモリは正常動作中でＦＣＣ回路１４は正常、を示す
。チェックビットｂ３が１、ｂ４が０で、ＤＴＯ＝ＤＴ
１＝０．かつＥｒｒ　１が１ならゲート４２が°ｌ゛出
力を生じ、またｂ３が０、ｂ４が１、ＤＴＯ＝ＤＴ１＝
Ｏ１かつＥｒｒ　１が１ならゲート４４が“１゛出力を
生じ、これらは１ビツトエラーがありそれが正常に検出
、訂正されたことを示す（ＥＣＣ回路正常）。チェック
ビットｂ３が１、ｂ４も１、Ｅｒｒ　２が１ならゲート
４６が“１°出力を生じ、これは２ビツトエラーがあり
、それが正常に検出されたことを示す（ＥＣＣ回路正常
）。

つまりチェックビットｂ３、ｂ４を固定ビットｂ１、ｂ
２と等しくしたとき（正常動作時）、ｂ３とｂｌ又はｂ
４とｂ２の一方が異なるとき（１ビット誤り時）、およ
びｂ３とｂ１、ｂ４とｂ２が共に異なるときく２ビット
誤り時）にオアゲート４８の出力が“１′ならＥＣＣ回
路は正常、さもなければ異常であり、これによりＥＣＣ
回路の正常性チェックが行なわれる。

このＥＣＣ回路の正常性チェックはメモリの通常動作中
に行なうことができるが、２ビツトエラーは訂正できな
い（そのようなＥＣＣコードをこ＼では想定している）
ので、２ビツトエラー検出機能をテストすると障害発生
、動作停止になる恐れがある。これに対しては、上記テ
スト時はシステムへの信号Ｅｒｒ　２の通知を禁止する
などの方法が考えられる。

このＥＣＣ回路正常性チェックは、データ（ＷＤ、ＲＤ
）には影響を与えずに自己診断的に行なえる利点がある
。

〔発明の効果〕

以上説明したように本発明によれば、メモリ装置を特別
な試験状態におくことなく、また特別なメモリ試験装置
を必要とせずに、ＥＣＣ回路の正常性をチェックするこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例を示すブロック図、第３図はチ
ェック回路の構成を示す論理図、第４図は従来例を示す
ブロック図である。 第１図でＷＤは書込みデータ、ｂ１、ｂ２は固定ビット
、１８はＥＣＣビット生成回路、１４はＥＣＣ回路であ
る。

Claims (1)

1. 【特許請求の範囲】 書込みデータ（ＷＤ）に固定ビット（ｂ１、ｂ２）を挿
   入して、その固定ビット挿入書込みデータに対してＥＣ
   Ｃビットを生成し、 これらのＥＣＣビットおよび書込みデータをメモリに書
   込み、 該メモリを読出し、その読出しデータにチェックビット
   （ｂ３、ｂ４）を挿入してＥＣＣ回路（１４）に送り、 ＥＣＣ回路の出力データより前記チェックビット相当ビ
   ットを除いてＥＣＣ後の読出しデータとするようにして
   おき、 ＥＣＣ回路の試験に際しては、チェックビット（ｂ３、
   ｂ４）を固定ビット（ｂ１、ｂ２）とは異ならせて、Ｅ
   ＣＣ回路の誤り検出出力をチェックすることを特徴とす
   るＥＣＣ回路のチェック方式。