KR100913970B1 - 반도체 장치의 전압 트리밍 회로 배치 방법 - Google Patents
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Abstract
본 발명의 반도체 장치의 전압 트리밍 회로는 일정 내부전압을 복수의 스텝으로 트리밍하기 위한 제 1 제어신호를 생성하는 퓨즈셋 블록과 상기 퓨즈셋 블록으로부터 수신된 상기 제 1 제어신호를 디코딩하여 상기 스텝 수에 대응하는 제 2 제어신호들로 생성하는 디코더부와 상기 일정 내부전압이 상기 스텝 수에 대응하여 레벨 트리밍된 복수의 전압들을 생성하는 전압 분배기 및 상기 제 2 제어신호들에 대응하여 상기 복수의 전압들 중 어느 하나를 선택하여 출력하는 전압 트리밍 블록을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 전압 레벨을 트리밍하는 반도체 장치의 전압 트리밍 회로 및 그의 배치 방법에 관한 것이다.
통상적으로, 반도체 장치에는 일정한 전압을 생성하는 전압 발생회로가 채용된다. 전압 발생회로에서 출력 레벨이 생성될 경우에 그 출력 레벨이 목표로 하는 레벨에 일치하여야 하는데, 출력 레벨은 공정 프로세스 또는 장비의 오차, 소자 모델 파라미터의 부정확함 등 여러 가지 요인들로 인해 변화된다.
따라서, 목표로 하는 전압레벨에 출력레벨을 세팅하기 위한 레벨 조정이 필요하게 되고, 이러한 레벨 조정은 일반적으로 퓨즈 등을 사용하는 레벨 트리밍에 의해 달성된다.
도 1은 종래의 전압 트리밍 장치의 전체 블록도이다.
도 1을 참조하면, 종래의 전압 트리밍 장치(100)는 제 1 제어신호들 CTRL_A<0:3> ~ CTRL_E<0:3>을 생성하는 퓨즈셋 블록(110), 제 2 제어신호들SEL_A<0> ~ SEL_E<15>을 출력하는 디코더들(121~125), 기준전압(Base_ref)에 각 해 당하는 16 스텝 전압들 중 어느 하나의 전압을 출력하는 전압 트리밍 블록(130)을 포함한다.
이하, 종래의 퓨즈를 이용한 전압 트리밍 방법을 설명한다.
퓨즈셀 블록(110) 및 디코더들(121~125)은 출력전압을 목표전압으로 맞추기 위한 제 1 및 제 2 제어신호들 CTRL_A<0:3> ~ CTRL_E<0:3>, SEL_A<0> ~ SEL_E<15>을 생성한다.
퓨즈셀 블록(110)은 총 20개의 퓨즈를 레이저 빔 등으로 커팅(cutting)하거나 커팅하지 않음으로써, 5개의 전압 레벨을 선택하고, 4 비트(bit)로 구성된 제 1 제어신호들 CTRL_A<0:3> ~ CTRL_E<0:3>을 각각의 디코더부들(121~125)에 전송한다.
이에 디코더들(121~125)은 상기 4 비트의 제 1 제어신호들 CTRL_A<0:3> ~ CTRL_E<0:3>을 디코딩함으로써, 16 스텝(step)의 제 2 제어신호들 SEL_A<0> ~ SEL_E<15>을 생성한다.
제 1 제어신호들 CTRL_A<0:3> ~ CTRL<0:3>에 대응하여 5개의 기준전압(Base_ref)을 기준으로 각각 생성된 16 스텝의 전압이 전압 트리밍 블록(130)에 연결된다.
전압 트리밍 블록(130)은 디코더부들(121~125)로부터 제 2 제어신호들 SEL_A<0> ~ SEL_E<15>을 인가받고, 이에 의해 각 16 스텝의 전압으로 분배된 전압들 중 하나의 전압들을 선택함으로써 출력 전압 A_TRIM ~ E_TRIM을 내보낸다. 도 2를 참조하면, 전압 트리밍 블록(130)은 제 2 제어신호들 SEL_A<0> ~ SEL_E<15>에 따라 스위치들을 온/오프시킴으로써, 16 스텝으로 트리밍된 전압 레벨 중 하나의 전압을 출력한다.
여기서, 스텝 수는 기준전압을 세분화하여 트리밍할 수 있는 간격을 결정함으로써, 스텝 수가 많을수록 기준전압을 트리밍할 수 있는 레벨 폭을 좁힘으로써, 보다 세밀한 전압 트리밍을 구현할 수 있다.
도 2는 종래의 전압 트리밍 장치(100)의 레이아웃도이다.
종래의 전압 트리밍 장치의 레이아웃은 A, B 영역에서 디코더들(121~125)로부터 16 스텝을 선택하는 제 2 제어신호들 SEL_A<0> ~ SEL_E<15>이 전송되는 메탈들이 불규칙적으로 배선되기 때문에 칩 내의 면적 효율이 떨어진다.
또한, C 영역에서 각 디코더들(121~125) 간의 사이에 있는 공간을 효율적으로 사용하지 못함으로 인하여 디코더들(121~125) 간의 배치 거리가 낭비되고, D 영역에서는 불규칙적인 상하 배선으로 인하여 공간적인 낭비가 발생한다.
따라서, 반도체 장치는 보다 세밀하게 전압 레벨을 트리밍 할 수 있는 장치와 그의 레이아웃 면적의 효율을 높일 수 있는 방법이 필요하다.
본 발명은 보다 세밀하게 기준 전압 레벨을 트리밍 할 수 있는 반도체 장치의 전압 트리밍 회로를 제공한다.
또한, 본 발명은 레이아웃 면적 효율을 높일 수 있는 전압 트리밍 회로 및 그의 배치 방법을 제공한다.
본 발명의 반도체 장치의 전압 트리밍 회로는 일정 내부전압을 복수의 스텝으로 트리밍하기 위한 제 1 제어신호를 생성하는 퓨즈셋 블록; 상기 퓨즈셋 블록으로부터 수신된 상기 제 1 제어신호를 디코딩하여 상기 스텝 수에 대응하는 제 2 제어신호들로 생성하는 디코더부; 상기 일정 내부전압이 상기 스텝 수에 대응하여 레벨 트리밍된 복수의 전압들을 생성하는 전압 분배기; 및 상기 제 2 제어신호들에 대응하여 상기 복수의 전압들 중 어느 하나를 선택하여 출력하는 전압 트리밍 블록;을 포함하는 것을 특징으로 한다.
이중, 상기 디코더부는 n개의 일정 내부전압별로 각각 2n개씩 디코더부가 채용될 수 있다.
그리고, 상기 퓨즈셋 블록은 상기 일정 내부전압의 트리밍 스텝을 결정하기 위한 비트 수에 대응되는 복수의 퓨즈들로 구성될 수 있다.
또한, 상기 전압 트리밍 블록은 일정 내부전압별로 레벨 트리밍된 상기 복수의 전압들에 대응하는 MOS 트랜지스터를 이용한 스위치들을 포함하고, 상기 스위치들의 게이트에는 상기 디코더부로부터 제 2 제어신호가 인가되며, 소오스에는 상기 전압 분배기로부터 레벨 트리밍된 상기 전압들이 인가되며, 드레인은 출력 노드에 연결됨이 바람직하다.
그리고, 상기 전압 트리밍 블록은 출력 노드로부터 출력되는 데이터를 안정시키기 위한 캐패시터가 연결될 수 있다.
또한, 상기 반도체 장치는 모바일 디램(Mobile DRAM)에 적용됨이 바람직하다.
복수의 출력 노드에 연결된 캐패시터는 상부에 모아 배치하고, 복수의 디코더부로부터 연결된 제 2 레이어의 메탈라인들은 상기 캐패시터의 하부에 배선하는 전압 트리밍 블록을 형성하고, 상기 디코더부가 상기 전압 트리밍 블록으로부터 근접할수록 상기 디코더부에 채용된 상기 제 2 레이어의 메탈라인들을 상위에 배선하며, 각각의 상기 디코더부 내에서는 상기 디코더부의 하부로부터 중간까지는 하부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선하며, 중간으로부터 상부까지는 상부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선함을 특징으로 한다.
이중, 상기 제 2 레이어의 메탈라인은 교차하는 상기 제 3 레이어의 메탈라인과 컨택으로 연결될 수 있다.
그리고, 복수의 상기 디코더부는 n개의 일정 내부전압별로 각각 2개씩의 디코더부가 채용되고, 상기 전압 트리밍 블록은 상기 복수의 디코더부가 4:6 비율을 갖도록 중간에 배치됨이 바람직하다.
또한, 상기 디코더부는 n개의 일정 내부전압들 각각을 2n스텝 전압 레벨로 트리밍하기 위해 신호를 생성하는 2n개의 디코더부가 구비될 수 있다.
이중, 상기 디코더부는 n개의 일정 내부전압별로 각각 2n개씩 디코더부가 채용될 수 있다.
그리고, 상기 퓨즈셋 블록은 상기 일정 내부전압의 트리밍 스텝을 결정하기 위한 비트 수에 대응되는 복수의 퓨즈들로 구성될 수 있다.
또한, 상기 전압 트리밍 블록은 일정 내부전압별로 레벨 트리밍된 상기 복수의 전압들에 대응하는 MOS 트랜지스터를 이용한 스위치들을 포함하고, 상기 스위치들의 게이트에는 상기 디코더부로부터 제 2 제어신호가 인가되며, 소오스에는 상기 전압 분배기로부터 레벨 트리밍된 상기 전압들이 인가되며, 드레인은 출력 노드에 연결됨이 바람직하다.
그리고, 상기 전압 트리밍 블록은 출력 노드로부터 출력되는 데이터를 안정시키기 위한 캐패시터가 연결될 수 있다.
또한, 상기 반도체 장치는 모바일 디램(Mobile DRAM)에 적용됨이 바람직하다.
복수의 출력 노드에 연결된 캐패시터는 상부에 모아 배치하고, 복수의 디코더부로부터 연결된 제 2 레이어의 메탈라인들은 상기 캐패시터의 하부에 배선하는 전압 트리밍 블록을 형성하고, 상기 디코더부가 상기 전압 트리밍 블록으로부터 근접할수록 상기 디코더부에 채용된 상기 제 2 레이어의 메탈라인들을 상위에 배선하며, 각각의 상기 디코더부 내에서는 상기 디코더부의 하부로부터 중간까지는 하부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선하며, 중간으로부터 상부까지는 상부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선함을 특징으로 한다.
이중, 상기 제 2 레이어의 메탈라인은 교차하는 상기 제 3 레이어의 메탈라인과 컨택으로 연결될 수 있다.
그리고, 복수의 상기 디코더부는 n개의 일정 내부전압별로 각각 2개씩의 디코더부가 채용되고, 상기 전압 트리밍 블록은 상기 복수의 디코더부가 4:6 비율을 갖도록 중간에 배치됨이 바람직하다.
또한, 상기 디코더부는 n개의 일정 내부전압들 각각을 2n스텝 전압 레벨로 트리밍하기 위해 신호를 생성하는 2n개의 디코더부가 구비될 수 있다.
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본 발명에 의하면, 전압 트리밍 장치의 전압 레벨 스텝 수를 증가시킴으로써, 보다 세밀한 전압 레벨 트리밍을 구현함과 동시에 신호 배선들 및 각 블럭을 효율적으로 배치함으로써, 레이아웃 면적 효율을 높일 수 있다.
본 발명은 전압 트리밍 장치의 전압 레벨 스텝 수를 증가시킴으로써, 보다 세밀한 전압 레벨 트리밍을 구현함과 동시에 신호 배선들 및 각 블럭을 효율적으로 배치하는 방법을 제시한다. 특히, 본 발명은 모바일 디램에 대하여 실시됨이 바람직하다.
도 3을 참조하면, 본 발명의 전압 트리밍 장치는 5개의 일정 내부전압을 트리밍하기 위해 5비트로 표현되는 5개의 제 1 제어신호들을 생성하는 퓨즈셋 블록(210), 퓨즈셋 블록(210)으로부터 수신된 제 1 제어신호들을 각 32개의 제 2 제어신호들로 디코딩하는 디코더부(220~229), 제 2 제어신호들을 수신하여 5개의 상기 일정 내부전압들을 각각 32 step의 전압으로 분배하는 전압 분배기(230) 및 수신된 제 2 제어신호들에 따라 32개의 스위치 중 어느 하나가 턴온되면, 전압 분배기(230)로부터 생성된 32 step의 전압 중 하나의 전압을 출력하는 전압 트리밍 블록(240)을 포함한다.
구체적으로, 퓨즈셋 블록(210)은 5쌍으로 구성된 총 25개의 퓨즈들을 커팅함으로써, 5개의 각 기준전압별로 기준전압의 트리밍 레벨을 결정하기 위해 5비트로 구현되는 제 1 제어신호들 CTRL_A<0:4> ~ CTRL_E<0:4>을 생성한다.
디코더부(220~229)는 제 1 제어신호들 CTRL_A<0:4> ~ CTRL_E<0:4>을 디코딩하여 총 32개의 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>을 생성한다.
종래의 4비트 신호를 디코딩하여 생성된 제어신호들 SEL_A<0:15> ~ SEL_E<0:15>에 의해 분배된 16 step의 전압 레벨 트리밍보다 본 발명은 5비트 신호를 디코딩하여 32개의 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>을 생성함으로써, 32 step의 전압 레벨 트리밍을 수행하기 때문에, 일정 내부전압으로써 출력되는 전압을 목표하는 전압에 보다 세밀하게 근접시킬 수 있는 효과가 있다.
전압 분배기(230)는 디코더부(220~229)로부터 제 2 제어신호들SEL_A<0:31> ~ SEL_E<0:31>을 수신하여 5개의 각 일정 내부전압에 대응하는 각각 32 step 레벨의 전압들을 생성함으로써, 각각의 32 step의 전압들을 전압 트리밍 블록(240)에 인가한다. 전압 분배기(230)는 예를 들어, 복수의 저항소자들을 시리즈로 연결하고, 이를 통해 일정 내부전압을 32 step의 전압레벨로 분배할 수 있다.
전압 트리밍 블록(240)은 5개의 일정 내부전압별로 32 step의 전압들을 복수의 스위치에 연결하고, 상기 스위치들은 디코더부(220~229)로부터 수신된 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>에 의해 선택된 하나의 스위치가 턴온됨으로써, 턴온된 상기 스위치들에 연결된 전압들 A_TRIM ~ E_TRIM을 출력한다. 즉, 각 32 step의 전압들 중 제 2 제어신호들에 의해 선택된 어느 하나의 전압이 목표전압에 가장 근사한 일정 내부전압으로 출력된다.
이하에서는 도 4를 참조하여 전압 트리밍 블록(240)의 동작을 설명한다.
우선, 전압 분배기(230)는 VREF_A, VREF_B, VREF_C, VREF_D, VREF_E의 기준전압들을 각 32step의 전압들 VREF_A<0:31> ~ VREF_E<0:31>로 분배한다.
전압 트리밍 블록(240)은 A~E의 일정 내부전압별로 32개씩의 MOS 트랜지스터를 이용한 스위치들(SWA_0~31 ~ SWE_0~31)을 구비한다.
스위치들(SWA_0~31 ~ SWE_0~31)의 게이트에는 디코더부(220~229)로부터 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>이 인가되며, 소오스에는 32step의 전압들 VREF_A<0:31> ~ VREF_E<0:31>이 각각 연결되고, 32개 스위치의 드레인이 모두 출력 노드로 연결된다. 출력 노드에 각각 연결된 캐패시터(C0~C9)는 출력되는 전압 레벨을 안정시키는 역할을 한다.
예를 들어, 퓨즈셋 블록(210)에서 제 1 제어신호 CTRL_A가 '00100'으로 출력되면, 상기 '00100' 신호는 디코더부(220)에 의해 제 2 제어신호 SEL_A<8>로 디코딩된다. 제 2 제어신호 SEL_A<8>에 의해 전압 트리밍 블록(240)의 스위치 SW_A<8>가 턴온되고, 턴온된 스위치 SWA_8에 의해 트리밍 전압 VREF_A으로부터 8단계만큼 변압된 전압 VREF_<8>이 선택되어 출력 전압 A_TRIM으로 출력된다.
도 5는 본 발명의 전압 트리밍 장치의 배치 및 배선도이다.
실제 각 디코더부(220~229)에서 16개씩의 신호 라인들이 전압 트리밍 블록(240)으로 연결되지만, 도 5에서는 간략하게 4개의 신호라인만 표현하기로 한다.
종래에 비하여 디코더부(210~219)가 2배로 증가하였지만, 도 2에 도시된 A 영역의 면적 낭비를 줄이기 위하여 각각의 디코더부(220~229)와 전압 트리밍 블록(240) 사이의 배선을 규칙성 있게 연결함으로써, 면적 낭비를 줄인다.
즉, 도 2에서는 A 영역에 서로 다른 레이어의 제 3 레이어의 메탈라인(M2)과 제 2 레이어의 메탈라인(M1)이 산발적으로 배선됨으로 인하여 낭비되었던 면적에 본 발명에서는 디코더부(220~229)로부터 전압 트리밍 블록(240)까지 제 3 레이어의 메탈라인(M2)으로 통일하여 수직으로 배선하고, 디코더부(220~229) 내에서는 제 2 레이어의 메탈라인(M1)으로 통일하여 세로로 배선함으로써 면적 효율을 높인다.
또한, 캐패시터들(C0~C9)은 소자의 크기 때문에 칩 내에서 면적을 크게 차지하기 때문에 본 발명에서는 전압 트리밍 블록(240) 내에서 위쪽으로 모아서 배치하고, 디코더부(220~229)로부터 전압 트리밍 블록(240)까지 연결되는 제 3 레이어의메탈라인(M2)들은 캐패시터들(C0~C9)이 배치된 하부에 모두 배선함으로써, 배선배치에 규칙성을 갖게 하고, 배선 면적 낭비를 줄여 배선을 효율적으로 사용할 수 있도록 한다.
그리고, 전압 트리밍 블록(240)으로부터 가장 먼 디코더부(220)로부터 가까운 디코더부(225)까지의 제 3 레이어의 메탈라인(M2)을 가장 아래에서부터 순차적으로 배선함으로써, 규칙성을 갖게 한다.
도 6은 상기 언급한 바와 같이, 전압 트리밍 블록(240)으로부터 먼 거리에 있는 디코더부(예를 들어, 220)에 연결된 제 3 레이어의 메탈라인들(M2)을 디코더부(221)에 연결된 제 3 레이어의 메탈라인들(M2) 보다 하위에 배선한 것을 확대한 도면이다.
각 디코더부(220, 221)에 접하는 메탈은 제 1 레이어의 메탈라인(M0)으로 연결된다. 각 디코더부(220, 221)에 세로로 배선되는 메탈라인들은 제 2 레이어의 메탈라인(M1)들로 구성되며, 제 2 레이어의 메탈라인(M1)들은 매칭하는 제 1 레이어의 메탈라인(M0)들과 컨택으로 연결된다.
그리고, 제 2 레이어의 메탈라인(M1)들과 컨택으로 연결되고, 전압 트리밍 블록(240)으로 연결되는 메탈라인은 제 3 레이어의 메탈라인(M2)으로 구성된다.
한편, 하나의 디코더부에 연결된 복수의 제 2 레이어의 메탈라인들(M1) 및 제 3 레이어의 메탈라인들(M2)을 도 7에 도시된 바와 같이 일대일로 연결하여 격자형 배선이 되게 할 수 있다.
그리고, 각각의 디코더부(220~229) 내에서는 디코더부(220~229)의 하부로부터 중간까지는 하부에 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선하며, 중간으로부터 상부까지는 상부에 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선하여 규칙성을 갖게 할 수 있다.
또는, 각각의 디코더부(220~229) 내에서 하부로부터 상부까지 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선할 수도 있다.
이와 같은, 규칙적인 배선방법으로 제 2 레이어의 메탈라인들(M1) 및 제 3 레이어의 메탈라인들(M2)을 최소한의 면적에 배선할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 기존의 모바일 디램(Mobile DRAM)에서 사용되는 16 Step 전원 레벨 트리밍 장치를 32 Step 전원 레벨로 트리밍하는 기술로 개선함으로써, 기존에 간격이 큰 레벨로 트리밍되던 전압 레벨을 보다 세밀한 간격으로 트리밍함으로써, 목표 전압에 더 근접한 전원 레벨을 구현할 수 있다.
또한, 본 발명은 디코더 및 메탈 배선을 효과적으로 배치하고 격자형 배선을 사용함으로써, 기존 대비 30% 이상의 면적 효율을 얻을 수 있다.
도 3을 참조하면, 본 발명의 전압 트리밍 장치는 5개의 일정 내부전압을 트리밍하기 위해 5비트로 표현되는 5개의 제 1 제어신호들을 생성하는 퓨즈셋 블록(210), 퓨즈셋 블록(210)으로부터 수신된 제 1 제어신호들을 각 32개의 제 2 제어신호들로 디코딩하는 디코더부(220~229), 제 2 제어신호들을 수신하여 5개의 상기 일정 내부전압들을 각각 32 step의 전압으로 분배하는 전압 분배기(230) 및 수신된 제 2 제어신호들에 따라 32개의 스위치 중 어느 하나가 턴온되면, 전압 분배기(230)로부터 생성된 32 step의 전압 중 하나의 전압을 출력하는 전압 트리밍 블록(240)을 포함한다.
구체적으로, 퓨즈셋 블록(210)은 5쌍으로 구성된 총 25개의 퓨즈들을 커팅함으로써, 5개의 각 기준전압별로 기준전압의 트리밍 레벨을 결정하기 위해 5비트로 구현되는 제 1 제어신호들 CTRL_A<0:4> ~ CTRL_E<0:4>을 생성한다.
디코더부(220~229)는 제 1 제어신호들 CTRL_A<0:4> ~ CTRL_E<0:4>을 디코딩하여 총 32개의 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>을 생성한다.
종래의 4비트 신호를 디코딩하여 생성된 제어신호들 SEL_A<0:15> ~ SEL_E<0:15>에 의해 분배된 16 step의 전압 레벨 트리밍보다 본 발명은 5비트 신호를 디코딩하여 32개의 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>을 생성함으로써, 32 step의 전압 레벨 트리밍을 수행하기 때문에, 일정 내부전압으로써 출력되는 전압을 목표하는 전압에 보다 세밀하게 근접시킬 수 있는 효과가 있다.
전압 분배기(230)는 디코더부(220~229)로부터 제 2 제어신호들SEL_A<0:31> ~ SEL_E<0:31>을 수신하여 5개의 각 일정 내부전압에 대응하는 각각 32 step 레벨의 전압들을 생성함으로써, 각각의 32 step의 전압들을 전압 트리밍 블록(240)에 인가한다. 전압 분배기(230)는 예를 들어, 복수의 저항소자들을 시리즈로 연결하고, 이를 통해 일정 내부전압을 32 step의 전압레벨로 분배할 수 있다.
전압 트리밍 블록(240)은 5개의 일정 내부전압별로 32 step의 전압들을 복수의 스위치에 연결하고, 상기 스위치들은 디코더부(220~229)로부터 수신된 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>에 의해 선택된 하나의 스위치가 턴온됨으로써, 턴온된 상기 스위치들에 연결된 전압들 A_TRIM ~ E_TRIM을 출력한다. 즉, 각 32 step의 전압들 중 제 2 제어신호들에 의해 선택된 어느 하나의 전압이 목표전압에 가장 근사한 일정 내부전압으로 출력된다.
이하에서는 도 4를 참조하여 전압 트리밍 블록(240)의 동작을 설명한다.
우선, 전압 분배기(230)는 VREF_A, VREF_B, VREF_C, VREF_D, VREF_E의 기준전압들을 각 32step의 전압들 VREF_A<0:31> ~ VREF_E<0:31>로 분배한다.
전압 트리밍 블록(240)은 A~E의 일정 내부전압별로 32개씩의 MOS 트랜지스터를 이용한 스위치들(SWA_0~31 ~ SWE_0~31)을 구비한다.
스위치들(SWA_0~31 ~ SWE_0~31)의 게이트에는 디코더부(220~229)로부터 제 2 제어신호들 SEL_A<0:31> ~ SEL_E<0:31>이 인가되며, 소오스에는 32step의 전압들 VREF_A<0:31> ~ VREF_E<0:31>이 각각 연결되고, 32개 스위치의 드레인이 모두 출력 노드로 연결된다. 출력 노드에 각각 연결된 캐패시터(C0~C9)는 출력되는 전압 레벨을 안정시키는 역할을 한다.
예를 들어, 퓨즈셋 블록(210)에서 제 1 제어신호 CTRL_A가 '00100'으로 출력되면, 상기 '00100' 신호는 디코더부(220)에 의해 제 2 제어신호 SEL_A<8>로 디코딩된다. 제 2 제어신호 SEL_A<8>에 의해 전압 트리밍 블록(240)의 스위치 SW_A<8>가 턴온되고, 턴온된 스위치 SWA_8에 의해 트리밍 전압 VREF_A으로부터 8단계만큼 변압된 전압 VREF_<8>이 선택되어 출력 전압 A_TRIM으로 출력된다.
도 5는 본 발명의 전압 트리밍 장치의 배치 및 배선도이다.
실제 각 디코더부(220~229)에서 16개씩의 신호 라인들이 전압 트리밍 블록(240)으로 연결되지만, 도 5에서는 간략하게 4개의 신호라인만 표현하기로 한다.
종래에 비하여 디코더부(210~219)가 2배로 증가하였지만, 도 2에 도시된 A 영역의 면적 낭비를 줄이기 위하여 각각의 디코더부(220~229)와 전압 트리밍 블록(240) 사이의 배선을 규칙성 있게 연결함으로써, 면적 낭비를 줄인다.
즉, 도 2에서는 A 영역에 서로 다른 레이어의 제 3 레이어의 메탈라인(M2)과 제 2 레이어의 메탈라인(M1)이 산발적으로 배선됨으로 인하여 낭비되었던 면적에 본 발명에서는 디코더부(220~229)로부터 전압 트리밍 블록(240)까지 제 3 레이어의 메탈라인(M2)으로 통일하여 수직으로 배선하고, 디코더부(220~229) 내에서는 제 2 레이어의 메탈라인(M1)으로 통일하여 세로로 배선함으로써 면적 효율을 높인다.
또한, 캐패시터들(C0~C9)은 소자의 크기 때문에 칩 내에서 면적을 크게 차지하기 때문에 본 발명에서는 전압 트리밍 블록(240) 내에서 위쪽으로 모아서 배치하고, 디코더부(220~229)로부터 전압 트리밍 블록(240)까지 연결되는 제 3 레이어의메탈라인(M2)들은 캐패시터들(C0~C9)이 배치된 하부에 모두 배선함으로써, 배선배치에 규칙성을 갖게 하고, 배선 면적 낭비를 줄여 배선을 효율적으로 사용할 수 있도록 한다.
그리고, 전압 트리밍 블록(240)으로부터 가장 먼 디코더부(220)로부터 가까운 디코더부(225)까지의 제 3 레이어의 메탈라인(M2)을 가장 아래에서부터 순차적으로 배선함으로써, 규칙성을 갖게 한다.
도 6은 상기 언급한 바와 같이, 전압 트리밍 블록(240)으로부터 먼 거리에 있는 디코더부(예를 들어, 220)에 연결된 제 3 레이어의 메탈라인들(M2)을 디코더부(221)에 연결된 제 3 레이어의 메탈라인들(M2) 보다 하위에 배선한 것을 확대한 도면이다.
각 디코더부(220, 221)에 접하는 메탈은 제 1 레이어의 메탈라인(M0)으로 연결된다. 각 디코더부(220, 221)에 세로로 배선되는 메탈라인들은 제 2 레이어의 메탈라인(M1)들로 구성되며, 제 2 레이어의 메탈라인(M1)들은 매칭하는 제 1 레이어의 메탈라인(M0)들과 컨택으로 연결된다.
그리고, 제 2 레이어의 메탈라인(M1)들과 컨택으로 연결되고, 전압 트리밍 블록(240)으로 연결되는 메탈라인은 제 3 레이어의 메탈라인(M2)으로 구성된다.
한편, 하나의 디코더부에 연결된 복수의 제 2 레이어의 메탈라인들(M1) 및 제 3 레이어의 메탈라인들(M2)을 도 7에 도시된 바와 같이 일대일로 연결하여 격자형 배선이 되게 할 수 있다.
그리고, 각각의 디코더부(220~229) 내에서는 디코더부(220~229)의 하부로부터 중간까지는 하부에 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선하며, 중간으로부터 상부까지는 상부에 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선하여 규칙성을 갖게 할 수 있다.
또는, 각각의 디코더부(220~229) 내에서 하부로부터 상부까지 채용된 제 2 레이어의 메탈라인(M1) 일수록 연결된 디코더부로부터 멀리 배선할 수도 있다.
이와 같은, 규칙적인 배선방법으로 제 2 레이어의 메탈라인들(M1) 및 제 3 레이어의 메탈라인들(M2)을 최소한의 면적에 배선할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 기존의 모바일 디램(Mobile DRAM)에서 사용되는 16 Step 전원 레벨 트리밍 장치를 32 Step 전원 레벨로 트리밍하는 기술로 개선함으로써, 기존에 간격이 큰 레벨로 트리밍되던 전압 레벨을 보다 세밀한 간격으로 트리밍함으로써, 목표 전압에 더 근접한 전원 레벨을 구현할 수 있다.
또한, 본 발명은 디코더 및 메탈 배선을 효과적으로 배치하고 격자형 배선을 사용함으로써, 기존 대비 30% 이상의 면적 효율을 얻을 수 있다.
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도 1은 종래의 전압 트리밍 장치의 전체 블록도.
도 2는 종래의 전압 트리밍 장치의 레이아웃도.
도 3은 본 발명의 전압 트리밍 장치의 전체 블록도.
도 4는 본 발명의 전압 트리밍 블록의 일부 상세 회로도.
도 5는 본 발명의 전압 트리밍 장치의 레이아웃도.
도 6은 본 발명의 전압 트리밍 장치 일부의 상세 레이아웃도.
도 7은 본 발명의 전압 트리밍 장치의 일부 상세 레이아웃도.
도 2는 종래의 전압 트리밍 장치의 레이아웃도.
도 3은 본 발명의 전압 트리밍 장치의 전체 블록도.
도 4는 본 발명의 전압 트리밍 블록의 일부 상세 회로도.
도 5는 본 발명의 전압 트리밍 장치의 레이아웃도.
도 6은 본 발명의 전압 트리밍 장치 일부의 상세 레이아웃도.
도 7은 본 발명의 전압 트리밍 장치의 일부 상세 레이아웃도.
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- 복수의 출력 노드에 연결된 캐패시터는 상부에 모아 배치하고, 복수의 디코더부로부터 연결된 제 2 레이어의 메탈라인들은 상기 캐패시터의 하부에 배선하는 전압 트리밍 블록을 형성하고,상기 디코더부가 상기 전압 트리밍 블록으로부터 근접할수록 상기 디코더부에 채용된 상기 제 2 레이어의 메탈라인들을 상위에 배선하며,각각의 상기 디코더부 내에서는 상기 디코더부의 하부로부터 중간까지는 하부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선하며, 중간으로부터 상부까지는 상부에 채용된 제 2 레이어의 메탈라인 일수록 상기 디코더부로부터 멀리 배선하는 반도체 장치의 전압 트리밍 회로의 배치방법.
- 제 7 항에 있어서,상기 제 2 레이어의 메탈라인은교차하는 상기 제 3 레이어의 메탈라인과 컨택으로 연결되는 반도체 장치의 전압 트리밍 회로의 배치방법.
- 제 7 항에 있어서,복수의 상기 디코더부는n개의 일정 내부전압별로 각각 2n개씩의 디코더부가 채용되고, 상기 전압 트리밍 블록은 상기 복수의 디코더부가 4:6 비율을 갖도록 중간에 배치되는 반도체 장치의 전압 트리밍 회로의 배치방법.
- 제 9 항에 있어서,상기 디코더부는n개의 일정 내부전압들 각각을 2n스텝 전압 레벨로 트리밍하기 위해 신호를 생성하는 2n개의 디코더부가 구비되는 반도체 장치의 전압 트리밍 회로의 배치방법.
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| KR20020046306A (ko) * | 2000-12-12 | 2002-06-21 | 박종섭 | 기준전압 발생회로 |
| KR20070025000A (ko) * | 2005-08-31 | 2007-03-08 | 주식회사 하이닉스반도체 | 레퍼런스 전압 트리밍 장치 |
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