KR100282728B1 - 플래쉬메모리장치 - Google Patents
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플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 셀의 프로그램 및 소거 동작시 셀 불량(cell fail)으로 인해 루프 카운터의 루핑 횟수가 증가될 때 원하는 기준 루핑 횟수 이상에서 기준 전압 발생 회로의 기준 전압을 조정하고, 조정된 기준 전압에 따라 챠지 펌프 회로의 출력 전압을 증가시켜 플래쉬 메모리 셀을 프로그램 및 소거함으로써 플래쉬 메모리 셀의 프로그램 및 소거 동작 시간을 단축시킬 수 있는 플래쉬 메모리 장치에 관해 제시된다.
Description
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀의 프로그램 및 소거 동작시 셀 불량으로 인해 루프 카운터의 루핑 횟수가 증가될 때 원하는 루핑 횟수 이상에서 기준 전압 발생 회로의 기준 전압을 조정하고, 조정된 기준 전압에 따라 챠지 펌프 회로(포지티브 및 네거티브 챠지 펌프 회로)의 출력 전압을 증가시켜 줌으로써, 프로그램 및 소거 동작 시간을 단축시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 셀을 프로그램 또는 소거하기 위해서는 챠지 펌프 회로의 펌핑(pumping) 전압을 사용하게 된다. 챠지 펌프 회로의 펌핑 전압은 기준 전압 발생 회로의 출력 전압인 기준 전압에 의해 펌핑되게 된다. 그러나, 웨이퍼(wafer) 또는 패케이지(package) 레벨의 칩(chip)에서는 공정중이나 동작 싸이클이 증가하면 기준 전압 발생 회로의 기준 전압이 변하거나, 챠지 펌프 회로의 펌핑 전압이 충분히 고전압을 출력할 수 없는 문제가 있다. 따라서, 플래쉬 메모리 셀의 확인 동작시 셀이 불량임을 지시하고, 다시 프로그램 또는 소거 동작을 수행하게 된다. 만약, 셀의 불량 상태가 최악인 경우 프로그램이나 소거 동작 시간은 길어지게 되고, 루프 카운터의 최대 루핑 횟수까지 진행한 후 셀이 불량임을 판정하고 리셋(reset) 되게 된다. 이를 해결하기 위해 종래에는 테스트 모드를 사용하여 전압조정기(Regulator)의 기준전압을 더미(dummy) 메모리 셀을 이용하여 조정하였다. 그러나, 이러한 종래 기술은 테스트 시간이 길어지고, 동작 싸이클(operation cycle)이 진행됨에 따라 변동되는 조정(Regulation) 전압을 제어 할 수 없는 단점이 있다.
따라서, 본 발명은 챠지 펌프 회로의 펌핑 전압을 이용한 플래쉬 메모리 셀의 프로그램 및 소거 동작시 셀 불량으로 인해 루프 카운터의 루핑 횟수가 증가될 때 원하는 루핑 횟수 이상에서 기준 전압 발생 회로의 기준 전압을 조정하고, 조정된 기준 전압에 따라 챠지 펌프 회로의 출력 전압을 증가시켜 줌으로써, 상기한 단점을 해결할 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 프로그램 및 소거 동작 신호에 따라 카운터 루핑 횟수에 해당하는 제어 신호를 출력하기 위한 루프 카운터 및 디코더 회로와, 상기 루프 카운터 및 디코더 회로의 카운터 루핑 횟수에 해당하는 제어 신호의 입력에 따라 각기 다른 기준 전압을 출력하는 기준 전압 발생 회로와, 상기 프로그램 및 소거 동작 신호에 따라 포지티브 챠지 펌핑 전압 또는 네거티브 챠지 펌핑 전압을 출력 단자로 출력하는 챠지 펌프 회로와, 상기 챠지 펌프 회로의 출력 전압을 입력으로 하여 전압을 분배하기 위한 분주 회로와, 상기 분주 회로의 출력을 어느 한 입력으로 하며 상기 기준 전압 발생 회로로부터 출력되는 기준 전압을 다른 한 입력으로 하여 비교하는 비교 회로와, 상기 비교 회로에서 비교된 출력 전압을 상기 챠지 펌프 회로의 출력 단자로 출력하기 위한 디스챠지 회로로 구성된 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 블록도.
도 2는 도 1의 루프 카운터 회로의 상세 회로도.
도 3은 도 1의 기준 전압 발생 회로의 상세 회로도.
도 4는 본 발명에 의한 기준 전압 발생 회로를 설명하기 위한 파형도.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : 루프 카운터 회로 2 : 기준 전압 발생 회로
3 : 챠지 펌프 회로 4 : 분주 회로
5 : 비교 회로 6 : 디스챠지 회로
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 블록도로서, 프로그램 및 소거 동작 신호에 따라 카운터 루핑 횟수를 출력하기 위한 루프 카운터 및 디코더 회로(1), 상기 카운터 루핑 횟수에 따른 제어 신호에 따라 각기 다른 기준 전압을 출력하는 기준 전압 발생 회로(2), 프로그램 및 소거 동작을 위한 전압을 출력하는 챠지 펌프 회로(3), 분주 회로(4), 비교 회로(5) 및 디스챠지 회로(6)로 구성된다. 상술한 바와 같이 구성된 본 발명을 도 2 내지 도 4를 참조하여 동작을 상세히 설명하기로 한다.
도 2는 루프 카운터 및 디코더 회로(1)의 상세 회로도로서, 프로그램(PROGRAM) 또는 소거(ERASE) 동작 신호를 각각 입력으로 하는 NOR 게이트(NOR)와, 상기 NOR 게이트(NOR)의 출력을 반전시키기 위한 인버터(I)와, 상기 프로그램(PROGRAM) 또는 소거(EASE) 동작 신호의 입력에 따라 카운터 루핑 횟수에 해당하는 2진 데이터를 순차적으로 출력하기 위한 플립-플롭 회로(21)와, 상기 플립-플롭 회로(21)의 출력인 2진 데이터의 입력에 따라 카운터 루핑 횟수에 따른 제어 신호(S1 내지 S8)를 순차적으로 출력하는 디코더 회로(22)로 구성된다.
상기 플립-플롭 회로(21)는 제 1 내지 제 3 플립-플롭 수단(F1 내지 F3)이 직렬로 접속되어 프로그램(PROGRAM) 또는 소거(ERASE) 동작 신호의 입력에 따라 카운터 루핑 횟수를 순차적으로 증가시키게 되며, 리셋(RESET) 신호에 따라 리셋되게 된다.
디코더 회로(22)는 상기 플립-플립 회로(21)의 제 1 내지 제 3 플립-플롭 수단(F1 내지 F3)의 출력인 2진 데이터는 제 1 내지 제 6 인버터(I1 내지 I6)를 통해 반전 및 비반전되게 된다. 상기 제 1 내지 제 6 인버터(I1 내지 I6)를 통해 각각 공급되는 2진 데이터는 제 1 내지 제 8 NAND 게이트(ND1 내지 ND8) 및 제 7 내지 제 14 인버터(I7 내지 I14)를 통해 카운터 루핑 횟수에 따른 제어 신호(S1 내지 S8)로 출력되게 된다. 또한, 상기 카운터 루핑 횟수에 따른 제어 신호(S5 내지 S8)는 제 15 내지 제 18 인버터(I15 내지 I18)를 통해 반전되게 된다.
상술한 바와 같이 구성된 본 발명의 실시 예에 따른 루프 카운터 및 디코더 회로(1)는 최대 루핑 횟수가 8회이며, 상기 플립-플롭 회로(21)의 출력은 설계자의 의도에 따라 n회까지 증가시킬 수 있고, 디코더 회로(22)의 출력 또한 설계자의 의도에 따라 원하는 출력만을 출력할 수 있게 된다. 즉, 본 발명에서는 5회 루핑 회수에 해당하는 제어 신호(S5)로부터 기준 전압을 조정하게 된다.
도 3은 기준 전압 발생 회로(2)의 상세 회로도로서, 프로그램 또는 소거 동작의 초기 상태(루핑 횟수가 4회 이하의 상태)에서는 전원 단자(Vcc) 및 접지 단자(Vss) 간에 직렬로 접속된 제 1 PMOS 트랜지스터(P1) 및 제 1NMOS 트랜지스터(N1)의 전류 구동 비율에 따라 출력 단자의 기준 전압(Vref)이 결정되게 된다. 그러나, 프로그램 또는 소거 동작의 루핑 횟수가 5회로 될 때, 상기 루프 카운터 및 디코더 회로(1)의 출력인 제어 신호(S5 및 S5b)가 각각 하이 및 로우 상태로 된다. 이때, 상기 루프 카운터 및 디코더 회로(1)의 출력인 제어 신호(S5 및 S5b)를 각각 입력으로 하는 제 1 전송 게이트(T1)가 턴온되어 전원 단자(Vcc)로부터 제 2 PMOS 트랜지스터(P2) 및 상기 제 1 전송 게이트(T1)를 통해 출력 단자(Vref)로 전류 패스가 형성되게 된다. 그러므로, 상기 출력 단자의 기준 전압(Vref)은 상기 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 1 NMOS 트랜지스터(N1)의 전류 구동 비율에 따라 출력 단자의 기준 전압(Vref)이 결정되게 된다. 이후, 루핑 횟수가 증가하여 8회까지 증가하게 되면, 상기 루프 카운터 및 디코더 회로(1)의 출력인 제어 신호(S8)는 하이 상태로 되고, 제어 신호(S8b)는 로우 상태로 된다. 이때, 상기 루프 카운터 및 디코더 회로(1)의 출력인 제어 신호(S8 및 S8b)를 각각 입력으로 하는 제 4 전송 게이트(T4)가 턴온되어 전원 단자(Vcc)로부터 제 5 PMOS 트랜지스터(P5) 및 상기 제 4 전송 게이트(T4)를 통해 출력 단자(Vref)로 전류 패스가 형성되게 된다. 그러므로, 상기 출력 단자의 기준 전압(Vref)은 상기 제 1 및 제 5 PMOS 트랜지스터(P1 및 P5)와 제 1 NMOS 트랜지스터(N1)의 전류 구동 비율에 따라 출력 단자의 기준 전압(Vref)이 결정되게 된다. 즉, 루핑 횟수가 증가될 때마다 상기 제 1 내지 제 4 전송 게이트(T1 내지 T4)가 순차적으로 턴온되며, 이때, 상기 제 1 PMOS 트랜지스터(P1)와 제 2 내지 제 5 PMOS 트랜지스터(P2 내지 P5)에 의해 상기 출력 단자의 기준 전압(Vref)이 증가되게 된다. 상기 제 2 내지 제 5 PMOS 트랜지스터(P2 내지 P5)는 전류 구동 능력이 서로 다른 트랜지스터를 사용하게 된다. 그러므로, 상기 출력 단자의 기준 전압(Vref)을 조정할 수 있게 된다.
상기 기준 전압 발생 회로(2)에 의해 조정된 기준 전압(Vref)은 비교 회로(5)의 어느 한 입력 단자로 입력되게 된다.
한편, 챠지 펌프 회로(3)에서는 플래쉬 메모리 셀의 프로그램 및 소거 동작 상태에 따라 포지티브 챠지 펌핑 전압 또는 네거티브 챠지 펌핑 전압이 각각 출력되게 된다. 챠지 펌프 회로(3)로부터 펌핑된 전압은 출력 단자(Vout)로 출력되게 되는 동시에 디바이더(divider) 회로인 분주 회로(4)를 통해 비교 회로(5)의 다른 한 입력 단자로 입력되게 된다. 상기 비교 회로(5)에서는 챠지 펌프 회로(3)로부터 출력되는 펌핑 전압과 상기 기준 전압 발생 회로(2)로부터 출력되는 기준 전압(Vref)을 비교하여 출력하게 된다. 상기 비교 회로(5)의 출력 전압은 디스챠지 회로(6)를 통해 출력 단자(Vout)로 출력되게 되어 결과적으로 챠지 펌프 회로(3)의 출력 전압이 상승되게 된다.
도 4는 본 발명에 따른 기준 전압 발생 회로의 결과 파형도로서, 루프 카운터의 루핑 횟수가 증가될 수록 기준 전압(Vref)이 상승됨을 알 수 있다. 디폴트(default) 값일 경우에는 기준 전압이 1.11V에서 루핑 횟수가 점차로 증가되어 최종 8번째 루핑 횟수일 경우 기준 전압이 1.59V로 증가되었음을 알 수 있다.
상술한 바와 같이 본 발명은 챠지 펌프 회로의 펌핑 전압을 이용한 플래쉬 메모리 셀의 프로그램 및 소거 동작시 셀 불량으로 인해 루프 카운터의 루핑 횟수가 증가될 때 원하는 루핑 횟수 이상에서 기준 전압 발생 회로의 기준 전압을 조정하고, 조정된 기준 전압에 따라 챠지 펌프 회로의 출력 전압을 증가시켜 줌으로써 기준 전압을 조정하기 위한 테스트 비용을 줄일 수 있고, 프로그램 및 소거 동작 시간을 단축시킬 수 있다.
Claims (3)
- 프로그램 및 소거 동작 신호에 따라 카운터 루핑 횟수에 해당하는 제어 신호를 출력하기 위한 루프 카운터 및 디코더 회로와,상기 루프 카운터 및 디코더 회로의 카운터 루핑 횟수에 해당하는 제어 신호의 입력에 따라 각기 다른 기준 전압을 출력하는 기준 전압 발생 회로와,상기 프로그램 및 소거 동작 신호에 따라 포지티브 챠지 펌핑 전압 또는 네거티브 챠지 펌핑 전압을 출력 단자로 출력하는 챠지 펌프 회로와,상기 챠지 펌프 회로의 출력 전압을 입력으로 하여 전압을 분배하기 위한 분주 회로와,상기 분주 회로의 출력을 어느 한 입력으로 하며 상기 기준 전압 발생 회로로부터 출력되는 기준 전압을 다른 한 입력으로 하여 비교하는 비교 회로와,상기 비교 회로에서 비교된 출력 전압을 상기 챠지 펌프 회로의 출력 단자로 출력하기 위한 디스챠지 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
- 제 1 항에 있어서, 상기 기준 전압 발생 회로는 전원 단자와 접지 단자 사이에 접속되며 전류 구동 비율에 따라 출력 단자로 일정한 기준 전압을 출력하기 위한 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와,상기 전원 단자에 병렬로 접속되며, 상기 루프 카운터 및 디코더 회로의 출력에 따라 구동되는 다수의 전송 게이트를 통해 상기 출력 단자에 접속되는 제 1 내지 제 5 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
- 제 1 항에 있어서, 상기 루프 카운터 회로 및 디코더 회로는 프로그램 또는 소거 동작 신호를 각각 입력으로 하는 NOR 게이트와,상기 NOR 게이트의 출력을 반전시키기 위한 인버터와,상기 프로그램 또는 소거 동작 신호에 따라 2진 데이터를 출력하기 위한 플립-플롭 회로와,상기 플립-플롭 회로의 2진 데이터 출력에 따라 카운터 루핑 횟수에 따른 제어 신호를 출력하는 디코더 회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
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