CN111933589B - 一种封装结构及其制备工艺 - Google Patents

一种封装结构及其制备工艺 Download PDF

Info

Publication number
CN111933589B
CN111933589B CN202010912955.XA CN202010912955A CN111933589B CN 111933589 B CN111933589 B CN 111933589B CN 202010912955 A CN202010912955 A CN 202010912955A CN 111933589 B CN111933589 B CN 111933589B
Authority
CN
China
Prior art keywords
thin film
film layer
chip
gaseous
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010912955.XA
Other languages
English (en)
Other versions
CN111933589A (zh
Inventor
张鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Luxshare Electronic Technology Kunshan Ltd
Original Assignee
Luxshare Electronic Technology Kunshan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Luxshare Electronic Technology Kunshan Ltd filed Critical Luxshare Electronic Technology Kunshan Ltd
Priority to CN202010912955.XA priority Critical patent/CN111933589B/zh
Publication of CN111933589A publication Critical patent/CN111933589A/zh
Application granted granted Critical
Publication of CN111933589B publication Critical patent/CN111933589B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种封装结构及制备该封装结构的工艺，其中该封装结构包括：一基板，具有一表面；一片上系统，所述片上系统设于所述基板的所述表面上；一薄膜层，设置于所述片上系统远离所述表面的一侧，所述薄膜层包覆所述片上系统；一屏蔽层，设置于所述薄膜层远离所述表面的一侧，所述屏蔽层包覆所述薄膜层；其中，所述薄膜层通过化学气相沉积方法形成于所述片上系统之上且薄膜层绝缘隔离屏蔽层与片上系统。

Description

一种封装结构及其制备工艺
技术领域
本发明涉及系统级封装（SIP）技术领域，特别是涉及一种具有新型封装膜层的封装结构及其制备工艺。
背景技术
SIP（system-in-package，系统级封装）是基于SOC（System-on-a-chip，系统级芯片）的一种新封装技术，将一个或多个裸芯片及可能的无源元件构成的高性能模块装载在一个封装外壳内，包括将这些芯片层叠在一起，以具备一个系统的功能。
SIP封装综合运用现有的芯片资源及多种先进封装技术的优势，将几个芯片有机结合组成一个系统，开拓了一种低成本系统集成的可行思路与方法，其封装效率高、系统成本低、低功耗和低噪音，较好地解决了SOC中诸如工艺兼容、信号混合、电磁干扰EMI、芯片体积、开发成本等问题，在移动通信、蓝牙模块、网络设备、计算机及外设、数码产品、图像传感器、储存器、汽车电子等方面有很大的市场需求量。
然而，随着SIP封装密度逐渐增加、使用频率越来越高、使用频率段越来越多、封装3D结构越来越复杂，其面临着越来越大的EMI屏蔽和散热的挑战。例如：功率放大器（poweramplifier，PA）、无线网络/蓝牙（WiFi/BT）、存储器（Memory）等SIP模块封装上，需要隔离封装内部电路与外部系统之间的干扰。对于复杂的SIP封装，将应用处理器（AP）/基带处理器（BB）、存储器（Memory）、WiFi/BT（无线网络/蓝牙）、射频前端模块（FEM）等集成在一起，封装内部各子系统之间也会相互干扰，需要在封装内部隔离。
为解决上述封装的问题，现有技术中存在两种解决方式：
一是使用金属屏蔽罩，遮蔽在需要屏蔽的器件外围。但金属屏蔽罩在横向上要占用宝贵的印刷电路板（PCB）面积，在纵向上也要占用内部的空间，是小型化的一个很大的障碍。并且金属屏蔽罩和内部元件之间存在一定距离的内部空间，其间为空气层，空气的热导率很低，导致散热问题。此外，金属屏蔽罩的刚性强，在需要使用到柔性弯折的器件上难以使用。
二是使用共形屏蔽（Conformal shielding），通过在需要封装的材料表面使用注塑成型的方式先包封一层树脂，之后通过溅射不同的金属屏蔽层，将屏蔽层和树脂封装完全融合在一起，封装模块自身就带有屏蔽功能，芯片贴装在印刷电路板（PCB）上后，不再需要外加屏蔽罩，不占用额外的封装的空间。但这种SIP的封装技术的仍然存在问题：
（1）使用压力注塑成型工艺，通常需要高温高压将树脂注入到模腔中填充覆盖树脂，通常的压力为大于5MPa，温度在150-200℃之间，合模压力>30T，高温高压容易将内部精密的元件和金线冲坏导致报废；
（2）在充填覆盖树脂时，如果没有充填好内部将有气泡从而导致不良；
（3）共形屏蔽通常使用环氧树脂等热固性树脂材料，高温快速固化导致的收缩和翘曲等不良问题，同时还需要精密的磨具配合，脱磨工艺复杂；
（4）这种共形屏蔽技术通常最薄的成型厚度也在0.1mm以上，并且通过溅射工艺形成这种屏蔽层也存在设备投资大、效率低以及溅射的靶向性导致在边角和底面上厚度不均匀的问题。
因此，本领域中需要改善用于封装层的封装材料的性质以及改进封装方式。实现具有更加均匀致密的高分子聚合物材料会在具有越来越薄的封装结构的片上系统中实现芯片的封装，使用更薄的封装层将能够隔离封装内部电路与外部系统之间的干扰，是有待解决的问题。
发明内容
为了解决上述技术问题，本发明目的在于提供一种新型高效、体积小、集成度高的系统级封装结构以及该封装结构的制备工艺。
具体地说，本发明公开了一种封装结构，包括：
一基板，具有一表面；
一片上系统，所述片上系统设于所述基板的所述表面上；
一薄膜层，设置于所述片上系统远离所述表面的一侧，所述薄膜层包覆所述片上系统；
一屏蔽层，设置于所述薄膜层远离所述表面的一侧，所述屏蔽层包覆所述薄膜层；
其中，所述薄膜层通过化学气相沉积方法覆盖于所述片上系统之上，并且绝缘隔离所述屏蔽层与所述片上系统。
优选地，在本发明的一实施例中，所述化学气相沉积方法为引发式化学气相沉积方法。
优选地，在本发明的一实施例中，所述表面包括一第一表面和一第二表面，其中所述第一表面和所述第二表面为所述基板的相对表面。
优选地，在本发明的一实施例中，所述薄膜层具有均匀厚度，所述薄膜层的厚度小于100μm。
优选地，在本发明的一实施例中，所述薄膜层具有多层薄膜结构。
优选地，在本发明的一实施例中，所述薄膜层由一种均聚物材料构成或一种共聚物材料构成。
优选地，在本发明的一实施例中，所述片上系统包括多个裸芯片，所述薄膜层还填充于所述多个裸芯片之间。
优选地，在本发明的一实施例中，所述屏蔽层具有均匀厚度，所述屏蔽层通过喷涂或溅射方式形成。
为实现本发明的另一目的，本发明还提供一种封装结构的制备工艺，包括：
步骤1，获取一设有片上系统的基板，并将所述基板设置于一真空室内；
步骤2，将气态单体和气态引发剂按一比例导入所述真空室中；
步骤3，将所述基板的表面与所述气态单体和所述气态引发剂接触；
步骤4，激活所述气态引发剂以聚合所述气态单体并形成一薄膜层，使所述薄膜层包覆所述片上系统；
步骤5，于所述薄膜层上覆盖一屏蔽层。
优选地，在本发明的一些实施例中，本制备工艺的所述真空室的真空度的取值范围介于10~1000帕之间，所述比例的取值范围介于1:3~10:1之间。
优选地，在本发明的一些实施例中，本制备工艺的所述单体包括聚甲基丙烯酸羟乙酯、甲基丙烯酸异氰基乙酯、甲基丙烯酸多异氰酸酯、对异氰酸酯基苯乙烯、聚全氟癸基丙烯酸酯、聚乙烯基吡咯烷酮、丙烯酸乙二醇酯中的任意一种或任意两种及以上的组合。
优选地，在本发明的一些实施例中，本制备工艺的所述引发剂包括叔丁基过氧化氢、二叔丁基过氧化物、二叔戊基过氧化物、过氧化苯甲酰、过氧化苯甲酰叔丁酯、全氟丁基磺酰氟、全氟辛基磺酰氟、过氧化二苯甲酰类的任意一种或任意两种及以上的组合。
优选地，在本发明的一些实施例中，本制备工艺的所述片上系统包括多个裸芯片，所述薄膜层还填充于所述多个裸芯片之间。
优选地，在本发明的一些实施例中，本制备工艺的所述激活所述气态引发剂的步骤还包括：
于所述真空室内设置一加热装置，通过所述加热装置对所述气态引发剂加热；其中，所述加热装置的加热温度范围介于150-300℃之间。
优选地，在本发明的一些实施例中，本制备工艺的所述基板的表面与所述气态单体和所述气态引发剂接触时的温度范围介于20-40℃之间。
下面的详细描述中将阐述额外的特征和优点，并且对于本领域技术人员来说，这些额外的特征和优点从该描述中将显而易见，或者通过实践如本文所述的实施方式(包括下面的详细描述、权利要求以及附图)而认识到。
应理解，前面的一般性描述和以下的详细描述二者仅仅是示例性的，并且意在提供用于理解本公开内容和随附的权利要求的本质和特征的概述或框架。
包括附图以提供对本公开内容的原则的进一步理解，并且附图被并入本说明书中并构成本说明书的一部分。附图图解了一个或多个实施方式，并且与说明书一起用于通过示例的方式解释本公开内容的原则和操作。应当理解，本说明书和附图中披露的本公开内容的各种特征可以以任何和所有组合使用。通过非限制性示例的方式，本公开内容的各种特征可以根据以下实施方式彼此组合。
为让本发明的上述特征和效果能阐述的更明确易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1为本发明一实施例的系统封装结构剖面示意图。
其中，附图标记：
100：封装结构
110：基板； 110a：第一表面； 110b：第二表面；
120：片上系统；
130：薄膜层；
140：屏蔽层；
150：锡球。
具体实施方式
下面的详细描述中将阐述额外的特征和优点，并且对于本领域技术人员来说，这些额外的特征和优点从该描述中将显而易见，或者通过实践如下文所描述的实施方式以及权利要求和随附的附图而认识到。
如本文所使用的，术语“和/或”，当在列出两个或更多个项目中使用时，意味着可以单独使用所列项目中的任何一个，或者可以使用所列项目中的两个或更多个的任一组合。例如，如果组合物被描述为包含组分A、B、和/或C，则该组合物可以仅包含A；仅包含B；仅包含C；包含A和B的组合；包含A 和C的组合；包含B和C的组合；或包含A、B、和C的组合。
在该文件中，诸如第一和第二、顶部和底部、和类似的关系术语仅用于将一个实体或动作与另一个实体或动作区分开，而不必要求或暗示这些实体或动作之间任何实际的这种关系或顺序。
对于本领域技术人员以及制造或使用本公开内容的人员来说，将想到对本公开内容进行修改。因此，应当理解，附图中示出的和上面描述的实施方式仅用于说明性目的，并不意在限制本公开内容的范围，本公开内容的范围由根据包括等同原则的专利法原则解释的所附权利要求限定。
出于本公开内容的目的，术语“耦接”(以其所有形式)通常意味着两个部件直接或间接地彼此连接。这种连接可以是本质上固定的或者可以是本质上可移动的。这种连接可以通过两个部件和任何额外的中间元件实现，并且任何额外的中间元件可以彼此一体地形成为单个整体，或者与两个部件一体地形成为单个整体。除非另有说明，这种连接可以是本质上永久性的，或者可以是本质上可移除的或可解除的。
如本文所使用的，术语“约”是指量、尺寸、配方、参数和其他数量和特性不是且不必是精确的，但可以根据需要近似和/或更大或更小，反映公差、换算系数、四舍五入、测量误差等、以及本领域技术人员已知的其他因素。当术语“约”用于描述值或范围的端点时，本公开内容应被理解为包括所指的具体值或端点。无论说明书中的数值或范围的端点是否记载“约”，该数值或范围的端点意在包括两种实施方式：一种由“约”修饰，一种未由“约”修饰。将进一步理解的是，每个范围的端点无论是与另一个端点相关联还是独立于另一个端点都是有意义的。
如本文所使用的术语“实质上”及其变体意在表明所描述的特征等于或近似等于一个值或描述。例如，“实质上平坦的”表面意在表示平坦的或近似平坦的表面。此外，“实质上”意在表示两个值相等或近似相等。在一些实施方式中，“实质上”可表示彼此之间约10％内的值，例如彼此之间约5％内，或彼此之间约2％内。
本文使用的方向术语——例如上、下、右、左、前、后、顶部、底部——仅参照所绘制的图使用，并不意在暗示绝对定向。
如本文所使用的，术语“所述”、“一”或“一个”意味着“至少一个”，并且不应限于“仅一个”，除非明确地相反指出。因此，例如，提及“一个部件”包括具有两个或更多个这样的部件的实施方式，除非上下文另有明确说明。
在各种实施方式中，提供一种系统级封装结构，该封装结构包括基板和片上系统（SoC，System-on-a-chip），该片上系统设置在基板的一表面之上，以及，在该片上系统的相对外侧依序形成有封装体，用以将基板上片上系统予以封装，其中基板例如是包括印刷电路板（PCB）等部件，片上系统例如是由一个或多个裸芯片及可能的无源元件构成的高性能集成电路模块。本发明的系统级封装（SIP）是被组装到单个封装中的功能系统，一般包括多个裸片、无源部件以及机械部件或光学部件的几十乃至数百个部件可被封装在印刷电路板（PCB）上的单个系统中。PCB可由刚性PCB材料（诸如玻璃纤维填充的环氧树脂）、柔性印刷电路（例如，由柔性聚合物片材诸如聚酰亚胺形成的印刷电路）和刚性柔性电路（例如，包括刚性部分和柔性引线两者的印刷电路）形成。在其上安装部件诸如集成电路部件和分立部件的PCB有时可被称为主逻辑板（MLB）。可使用焊接或其他适当的安装方案来将部件安装在PCB上。例如，该部件可以是直接被安装到PCB上的表面安装技术（SMT）部件。SIP可获得更高的体积效率、卓越的可靠性、更高的性能以及更小的形状因数。
一般地，封装体例如包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体，例如是压缩成型(compression molding)、液态封装型(liquid encapsulation)、注射成型(injection molding)或转注成型(transfer molding)。而在本发明的各种实施方式中，封装体更包括一薄膜层和一屏蔽层，该薄膜层和该屏蔽层设置在片上系统远离基板表面的一侧，其中薄膜层包覆片上系统，屏蔽层包覆于薄膜层。薄膜层通过化学气相沉积方法形成于所述片上系统之上。
利用化学气相沉积方法（CVD）在封装结构上形成薄膜层使得能够形成具有所需物理性质（如超薄、均匀、致密、无针孔、无翘曲等）的涂层。与传统封装材料相比，本发明所公开的化学气相沉积方法（CVD）能够形成具有改善材料性质的薄膜层。具体来说，本发明使用化学气相沉积方法（CVD）制作系统级封装（system-in-package）的薄膜层包封，后使用溅射工艺做多层屏蔽。
以下通过实施例更详细地描述本发明。请参考图1，图1为发明一实施例的系统封装结构剖面示意图。如图1所示，封装结构100包括一基板110、一片上系统（SoC，System-on-a-chip）120，一薄膜层130和一屏蔽层140。
基板110具有上下相对的第一表面110a和第二表面110b，基板110可例如是一多层有机基板或一陶瓷基板。片上系统120通常可具有一个或多个裸芯片以及其他无源部件、机械部件或光学部件，其可例如是设置在基板110的第一表面110a或者第二表面110b之上，本发明的片上系统120在基板110上的设置可参考现有技术中封装芯片在基板上的设置方式，本发明对此不作限制。
需要指出的是，本发明的SIP封装结构可以在基板的双面同时成型包封，在基板的两面形成具有高密度的3D系统封装结构。具体地，在本实施例中，可在基板110的第一表面110a和第二表面110b同时设置形成本发明的薄膜层130和屏蔽层140，形成立体的双面包封结构。本发明为说明简便，以在第一表面形成的封装结构为例进行说明。
本实施例中，于基板110的第一表面110a上，设置有片上系统120，且在片上系统120的相对外侧依序形成有薄膜层130和屏蔽层140，亦即，该薄膜层130和屏蔽层140设置在片上系统120远离基板110的第一表面110a的一侧，其中薄膜层130包覆片上系统120，屏蔽层140包覆于薄膜层130外表面上，薄膜层130介于片上系统120与屏蔽层140之间，起到绝缘隔离屏蔽层140与片上系统120的作用。
薄膜层130通过化学气相沉积（CVD）形成于片上系统120上，具体地，薄膜层130形成于片上系统120的芯片或者其他部件的表面。本发明的化学气相沉积方法可以选自普通CVD （如parylene 聚合）、引发式化学气相聚合（i-CVD）或者等离子辅助化学气相聚合（PECVD），本发明并不对此进行限制。在本实施例中，优选地以引发式化学气相聚合（i-CVD）为例说明薄膜层130的形成方法。引发式化学气相沉积方法（i-CVD）是一种绿色新型的包封高分子薄膜制备方法。
通过化学气相沉积方法制备的膜层具有与被封装包覆的芯片共形超薄的特点，本实施例通过该方法形成的薄膜层130的厚度范围介于1μm-1000μm，其厚度大小在此范围内可自由调节。于本发明的一实施例中，薄膜层130的厚度范围一般可小于100μm，并且通过引发式化学气相聚合方式可使薄膜层厚度整体上比较均匀。薄膜层130可以由一种均聚物材料构成或一种共聚物材料构成，其可应用例如聚甲基丙烯酸羟乙酯、甲基丙烯酸异氰基乙酯、甲基丙烯酸多异氰酸酯、对异氰酸酯基苯乙烯、聚全氟癸基丙烯酸酯、聚乙烯基吡咯烷酮、丙烯酸乙二醇酯中的一种或任意两种及以上的组合所制成。薄膜层130可以具有单层或者多层不同结构，各层可应用相同或者不同材料制备。例如，薄膜层130是三层结构或者两层结构等。尤需指出的是，单层或者多层薄膜层130于片上系统120的裸芯片上共形形成，其填充于裸芯片和/或其他电子元器件之间，以在多个裸芯片和/或其他电子元器件之间起到支撑、隔离以及绝缘的作用。
屏蔽层140的材料是铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成，也或者是由包含树脂和屏蔽材料等构成，其可应用例如电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition) 等技术制成。其中，屏蔽材料可以为高导磁材料和/或高导电材料，如电磁纯铁 、电解铁羰基铁和硅钢片等，本发明对此不作限制。屏蔽层140也可以是单层或多层材料，各层通过不同材料构建，例如，屏蔽层140是三层结构，其内层是不锈钢层、中间层是低碳钢层，而外层是镍铁合金层；或者，屏蔽层140是双层结构，其内层是铜层，而其外层是低碳钢层。当然，本发明并不以此为限。
前已述及，本发明的封装结构100中的薄膜层130和屏蔽层140依序形成于片上系统120上，薄膜层130填充于片上系统120的各芯片以及其他元器件之间，于薄膜层130上形成屏蔽层140，屏蔽层140与薄膜层130具有共形结构，二者具有基本一致的走线轮廓。
此外，根据实务需求，在本发明的另一些实施例中，还可于屏蔽层140的相对外侧增加设置防水阻隔层和/或防氧化阻隔层等多个功能层，本发明亦不限制于此。在本实施例中，在基板110的第一表面110a上设置片上系统120并采用本发明的封装结构进行包封的情况下，其相对表面即第二表面110b可通过植入锡球150，将封装体焊接于一主机板上，锡球150例如是普通焊锡球、含Ag焊锡球、无铅焊锡球等。具体植球方法可参考现有技术的通用植球法，本发明对此不作赘述。
为了更加清楚地说明本发明的封装结构100，本发明在另一实施例中提供了一种利用化学气相沉积制备薄膜层的工艺。该工艺结合了传统的液相自由基聚合反应与化学气相沉积方法，巧妙地将引发剂与聚合单体在气相条件下同时引入真空室，并激发诱导引发剂裂解生成自由基，例如利用加热装置（如热丝）加热等方式；自由基与单体由于温差的驱动作用会吸附在温度较低的基板的表面或者片上系统的表面并在其表面上原位聚合生成高分子薄膜。由于引发剂的裂解温度远低于有机单体的裂解温度，聚合反应所需要跨越的势垒得到了大幅度降低，因此反应中不需要等离子体或高温等高能条件，在沉积过程中可以有效保存有机单体的官能团，并对薄膜的化学组分计量可达到有效精确的控制。通过实时调节引发剂和单体的前驱体流量以及反应条件，还可以制备分层带梯度薄膜，从而优化薄膜的稳定性与表面功能性。
具体地，本实施例的封装结构的制备工艺，包括以下步骤：
步骤1，获取待封装基板110，该基板110可具有相对的第一表面110a和第二表面110b，在该待封装基板110的第一表面110a和/或第二表面110b上设有片上系统120，基板110可例如是一多层有机基板或一陶瓷基板，片上系统120可具有一个或多个裸芯片以及其他无源部件、机械部件或光学部件，并将设有这些裸芯片或者部件的基板设置于一真空室内。其中，真空室的真空度的取值范围可以介于10~1000帕之间。
本发明的SIP封装结构制备工艺可于基板的双面同时成型包封，在基板的两面形成具有高密度的3D系统封装结构。具体地，在本实施例中，可在基板110的第一表面110a和第二表面110b同时设置形成本发明的薄膜层130和屏蔽层140，形成立体的双面包封结构。本发明为说明简便，以在第一表面110a形成的封装结构为例进行说明。
步骤2，将气态单体和气态引发剂按照比例导入一真空室中，其中单体与引发剂的流量比可以在1:3–10:1的范围内。为了通过实时调节单体与引发剂流量，以制备分层带梯度薄膜，从而优化薄膜的稳定性与表面功能性，本实施例例如通过针阀控制各气体流量。在此制备工艺中，还可通过控制单体与引发剂的分布，使薄膜层具有均匀的厚度。
在本实施例中，单体可例如是包括聚甲基丙烯酸羟乙酯、甲基丙烯酸异氰基乙酯、甲基丙烯酸多异氰酸酯、对异氰酸酯基苯乙烯、聚全氟癸基丙烯酸酯、聚乙烯基吡咯烷酮、丙烯酸乙二醇酯中的任意一种或任意两种及以上的组合。引发剂可例如是包括叔丁基过氧化氢、二叔丁基过氧化物、二叔戊基过氧化物、过氧化苯甲酰、过氧化苯甲酰叔丁酯、全氟丁基磺酰氟、全氟辛基磺酰氟、过氧化二苯甲酰类的任意一种或任意两种及以上的组合。通常在室温条件下，引发剂和单体均为液态，为了使室温条件下的单体和引发剂气化，可根据单体或者引发剂的蒸气压，对单体和引发剂进行加热，以满足足够的气体流量。在本发明的一实施例，单体例如为甲基丙烯酰胺（VP）和/或乙二醇二醋酸酯（EGDA） ，引发剂例如为叔丁基过氧化氢，其气化的加热温度分别为80℃、65℃和30℃。
步骤3，气化后的单体和引发剂以一定比例导入真空室内，气态单体与气态引发剂的流量比可以在1:3–10:1的范围内，本实施例优选气态单体与气态引发剂以1:2的流量比例通入真空室，例如气态单体的流量为0.5sccm，气态引发剂的流量为1sccm。并使基板110的第一表面110a与导入的这些气态单体和气态引发剂接触，也就是气态的单体和气态的引发剂吸附在基板110的第一表面110a及该表面上的片上系统120表面上。在本实施例中，为了促进气态单体和气态引发剂在基板110的第一表面110a及该表面的片上系统120的吸附，可于真空室内设置温度调节装置，该温度调节装置例如为一种冷却装置，该冷却装置可设置在基板110的相对下方，以控制调节基板110的温度为常温范围，根据气态单体和气态引发剂的饱和蒸气压不同，该温度范围可控制在20-40℃之间，本实施例优选将基板110温度保持35℃。
步骤4，激活气态引发剂以聚合气态单体并形成薄膜层130，使薄膜层130包覆封装片上系统120。在本实施例中，激活气态引发剂的方法例如是加热法，可在真空室内设置加热装置（例如加热丝），通过加热装置对气态引发剂加热，以使气态引发剂分解自由基。一般来说，加热装置的加热温度范围介于150-300℃之间，该温度范围高于引发剂的分解温度，但远远低于单体裂解温度，因此能够保持单体有机官能团的完整性，本实施例优选地于此过程中将加热装置加热到 280℃，真空室的压强设置在25Pa左右。气态引发剂分解的自由基再与气态单体于基板110的第一表面110a及该表面的片上系统120上发生聚合反应形成薄膜层130。此外，为增加基板110与真空室内其他部位的温度差，还可以对整个真空室的其他部位设置加热保温装置。这样基板110的第一表面110a及该表面的片上系统120的温度比真空室的其他部位温度低，气态引发剂及其分解的自由基和气态单体都会趋向于吸附到基板110的第一表面110a及该表面的片上系统120上，然后进行自由基聚合反应。整个反应发生在气相状态中，引发温度低，基板处于常温范围，反应条件温和，确保了薄膜制备材料功基团的完整性，亦减少了高温高压对系统级封装件的损伤，并且不会出现类似于使用环氧树脂等热固性树脂材料封装时高温快速固化导致的收缩和翘曲等现象。
本发明中，单体与引发剂自由基的聚合反应发生于基板110与片上系统120的多个裸芯片及其他部件的表面，因此其所形成的薄膜层130还填充于这些裸芯片及其他部件之间，以对这些裸芯片及其他部件起到隔离、支撑和绝缘的作用，实现封装件内部各子系统之间的隔离，以防止内部各子系统之间的相互干扰，因此本发明的化学气相沉积方法制备的封装薄膜层与被封装的片上系统具有共形特点，以利于制作更加小型化的封装体。
步骤5，于薄膜层130上覆盖一屏蔽层140。例如通过电镀、印刷（printing）、喷布（spraying）、溅镀或真空沉积（vacuum deposition）等技术在薄膜层130的相对外表面形成屏蔽层140，屏蔽层140可紧贴于薄膜层130，屏蔽层140与薄膜层130亦具有共形结构，二者具有基本一致的走线轮廓，通过电镀、印刷（printing）、喷布（spraying）、溅镀或真空沉积（vacuum deposition）等技术形成的屏蔽层140的厚度亦为均匀的。
在本发明的另一些实施例中，还揭露了另一种SIP封装结构和工艺，在该封装工艺中使用多次喷涂技术。即使用喷涂工艺在SIP底层形成一密封固化层，经过紫外线（UV）或热固化形成保护层；之后于其上再喷涂屏蔽层。屏蔽层由树脂和屏蔽材料制成，屏蔽材料例如为高导磁材料和/或高导电材料。屏蔽层为单层，也可以为多层，每层为不同材料构建。屏蔽层通过高温固化。根据需求，可于其上增加设置防水阻隔层或防氧化阻隔层等多个功能层。
综上所述，本发明利用化学气相沉积的方式形成的薄膜做系统级封装（SIP）的封装层，通过化学气相沉积形成的薄膜与现有技术通常使用的树脂等材料相比，其物理性质更加均匀、致密，且无针孔，在形成过程无聚合应力，不易发生开裂、翘曲等情况，且具有共形超薄的特点，厚度从1um-1000um可调。本发明的薄膜层沿基板和片上系统的表面形成，可填充于被封装元器件之间的间隙，起到对被封装元器件的支撑保护、隔离以及绝缘等作用。通过化学气相沉积制备封装薄膜层无需开模，因此可节约磨具和注塑设备等费用，且在低温状态下完成制备，防止了高温高压对SIP封装元器件的损伤。本发明的利用化学气相沉积方式形成的薄膜可在基板两侧的表面上同时完成结构封装，因此特别适合于双面包封的高密度3D系统封装使用，可实现两面包封同时成型。
尽管已经出于说明目的阐述了示例性实施方式和实施例，但是前述描述并不意在以任何方式限制本公开内容和所附权利要求的范围。因此，在不实质背离本公开的精神和各种原则的情况下，可以对上述实施方式和实施例做出变化和修改。所有这些修改和变化意在被包括在本公开内容的范围内并由以下权利要求保护。

Claims (15)

1.一种封装结构，其特征在于，包括：
一基板，具有相对设置的一第一表面和一第二表面；
一片上系统，分别设于所述第一表面和所述第二表面上；
一薄膜层，分别设置于所述片上系统远离所述第一表面和远离所述第二表面的一顶部以及所述片上系统的一侧部，以包覆所述片上系统；
一屏蔽层，设置于所述薄膜层远离所述片上系统的一侧，所述屏蔽层包覆所述薄膜层；
其中，所述薄膜层通过引发式化学气相沉积方法将引发剂裂解后与单体聚合沉积一体形成并覆盖于所述片上系统之上，且所述薄膜层绝缘隔离所述屏蔽层与所述片上系统。
2.根据权利要求1所述的封装结构，其特征在于，所述单体包括聚甲基丙烯酸羟乙酯、甲基丙烯酸异氰基乙酯、甲基丙烯酸多异氰酸酯、对异氰酸酯基苯乙烯、聚全氟癸基丙烯酸酯、聚乙烯基吡咯烷酮、丙烯酸乙二醇酯中的任意一种或任意两种及以上的组合。
3.根据权利要求1所述的封装结构，其特征在于，所述引发剂包括叔丁基过氧化氢、二叔丁基过氧化物、二叔戊基过氧化物、过氧化苯甲酰、过氧化苯甲酰叔丁酯、全氟丁基磺酰氟、全氟辛基磺酰氟、过氧化二苯甲酰类的任意一种或任意两种及以上的组合。
4.根据权利要求1所述的封装结构，其特征在于，所述薄膜层具有均匀厚度，所述薄膜层的厚度小于100μm。
5.根据权利要求1所述的封装结构，其特征在于，所述薄膜层具有多层薄膜结构。
6.根据权利要求1所述的封装结构，其特征在于，所述薄膜层由一种均聚物材料构成或一种共聚物材料构成。
7.根据权利要求1所述的封装结构，其特征在于，所述片上系统包括多个裸芯片，所述薄膜层还填充于所述多个裸芯片之间。
8.根据权利要求1所述的封装结构，其特征在于，所述屏蔽层具有均匀厚度，所述屏蔽层通过喷涂或溅射方式形成。
9.一种封装结构的制备工艺，其特征在于，包括：
步骤1，获取一设有片上系统的基板，并将所述基板设置于一真空室内；
步骤2，将气态单体和气态引发剂按一比例导入所述真空室中；
步骤3，将所述基板的表面与所述气态单体和所述气态引发剂接触；
步骤4，激活所述气态引发剂以聚合所述气态单体并形成一薄膜层，使所述薄膜层包覆所述片上系统；
步骤5，于所述薄膜层上覆盖一屏蔽层。
10.根据权利要求9所述的制备工艺，其特征在于，所述真空室的真空度的取值范围介于10～1000帕之间，所述比例的取值范围介于1:3～10:1之间。
11.根据权利要求9所述的制备工艺，其特征在于，所述单体包括聚甲基丙烯酸羟乙酯、甲基丙烯酸异氰基乙酯、甲基丙烯酸多异氰酸酯、对异氰酸酯基苯乙烯、聚全氟癸基丙烯酸酯、聚乙烯基吡咯烷酮、丙烯酸乙二醇酯中的任意一种或任意两种及以上的组合。
12.根据权利要求9所述的制备工艺，其特征在于，所述引发剂包括叔丁基过氧化氢、二叔丁基过氧化物、二叔戊基过氧化物、过氧化苯甲酰、过氧化苯甲酰叔丁酯、全氟丁基磺酰氟、全氟辛基磺酰氟、过氧化二苯甲酰类的任意一种或任意两种及以上的组合。
13.根据权利要求9所述的制备工艺，其特征在于，所述片上系统包括多个裸芯片，所述薄膜层还填充于所述多个裸芯片之间。
14.根据权利要求9所述的制备工艺，其特征在于，所述激活所述气态引发剂的步骤还包括：
于所述真空室内设置一加热装置，通过所述加热装置对所述气态引发剂加热；其中，所述加热装置的加热温度范围介于150-300℃之间。
15.根据权利要求9-14任一所述的制备工艺，其特征在于，所述基板的表面与所述气态单体和所述气态引发剂接触时的温度范围介于20-40℃之间。
CN202010912955.XA 2020-09-03 2020-09-03 一种封装结构及其制备工艺 Active CN111933589B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010912955.XA CN111933589B (zh) 2020-09-03 2020-09-03 一种封装结构及其制备工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010912955.XA CN111933589B (zh) 2020-09-03 2020-09-03 一种封装结构及其制备工艺

Publications (2)

Publication Number Publication Date
CN111933589A CN111933589A (zh) 2020-11-13
CN111933589B true CN111933589B (zh) 2021-02-09

Family

ID=73309019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010912955.XA Active CN111933589B (zh) 2020-09-03 2020-09-03 一种封装结构及其制备工艺

Country Status (1)

Country Link
CN (1) CN111933589B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010069786A1 (en) * 2008-12-19 2010-06-24 Stmicroelectronics (Grenoble) Sas Surface-mounted shielded multicomponent assembly
US20150348956A1 (en) * 2011-11-14 2015-12-03 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US20170186697A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Electromagnetically shielded electronic devices and related systems and methods
CN110729176A (zh) * 2019-10-15 2020-01-24 杭州见闻录科技有限公司 一种用于通信模块产品的emi屏蔽工艺和通信模块产品
CN110875204A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法以及封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107248509A (zh) * 2017-07-14 2017-10-13 中芯长电半导体（江阴）有限公司 Emi防护的芯片封装结构及封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010069786A1 (en) * 2008-12-19 2010-06-24 Stmicroelectronics (Grenoble) Sas Surface-mounted shielded multicomponent assembly
US20150348956A1 (en) * 2011-11-14 2015-12-03 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US20170186697A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Electromagnetically shielded electronic devices and related systems and methods
CN110875204A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法以及封装结构
CN110729176A (zh) * 2019-10-15 2020-01-24 杭州见闻录科技有限公司 一种用于通信模块产品的emi屏蔽工艺和通信模块产品

Also Published As

Publication number Publication date
CN111933589A (zh) 2020-11-13

Similar Documents

Publication Publication Date Title
US9070693B2 (en) Semiconductor package and manufacturing method thereof
CN109757025B (zh) 部件承载件及其制造方法
JP6791287B2 (ja) 複合磁性封止材料を用いた電子回路パッケージ
JP7334169B2 (ja) システムインパッケージアセンブリの電磁干渉からのシールド方法
CN105230132A (zh) 包括降低热膨胀系数(cte)并减小翘曲的无机材料的基板
CN104716051B (zh) 半导体装置的制造方法
US20080099903A1 (en) Stacked chip package, embedded chip package and fabricating method thereof
JP2707979B2 (ja) ハイブリッドｉｃ及びその製造方法
US6853060B1 (en) Semiconductor package using a printed circuit board and a method of manufacturing the same
JPWO2020044778A1 (ja) コンデンサ及びその製造方法
CN105359267A (zh) 包括具有至少部分被电介质层包围的多个金属芯的互连件的互连系统
JP2014110424A (ja) 部品内蔵印刷回路基板及びその製造方法
CN111933589B (zh) 一种封装结构及其制备工艺
KR102035774B1 (ko) 선택적으로 조정된 전기적 특성을 갖는 전자 소자
CN103227164A (zh) 半导体封装构造及其制造方法
US11963310B2 (en) Component carrier having component covered with ultra-thin transition layer
CN101202259B (zh) 芯片堆栈封装结构、内埋式芯片封装结构及其制造方法
CN112750804A (zh) 半导体设备封装和其制造方法
CN111968811A (zh) 一种贴片式压敏电阻及其制造方法
US20140124254A1 (en) Non-solder mask defined copper pad and embedded copper pad to reduce packaging system height
KR102035777B1 (ko) 유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법
JP2005535127A (ja) タイルｔ／ｒモジュール用の電磁遮蔽および水素吸収体を含む誘電体相互接続フレーム
CN209658171U (zh) 半导体封装结构
US20190279935A1 (en) Semiconductor package having package substrate containing non-homogeneous dielectric layer
CN107978575A (zh) 封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant