KR102035777B1 - 유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법 - Google Patents

유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR102035777B1
KR102035777B1 KR1020157037287A KR20157037287A KR102035777B1 KR 102035777 B1 KR102035777 B1 KR 102035777B1 KR 1020157037287 A KR1020157037287 A KR 1020157037287A KR 20157037287 A KR20157037287 A KR 20157037287A KR 102035777 B1 KR102035777 B1 KR 102035777B1
Authority
KR
South Korea
Prior art keywords
metal core
die
connection
dielectric
metal
Prior art date
Application number
KR1020157037287A
Other languages
English (en)
Other versions
KR20160029035A (ko
Inventor
션 에스. 카힐
에릭 에이. 산후안
Original Assignee
로젠버거 호흐프리쿠벤츠테흐닉 게엠베하 운트 코. 카게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로젠버거 호흐프리쿠벤츠테흐닉 게엠베하 운트 코. 카게 filed Critical 로젠버거 호흐프리쿠벤츠테흐닉 게엠베하 운트 코. 카게
Publication of KR20160029035A publication Critical patent/KR20160029035A/ko
Application granted granted Critical
Publication of KR102035777B1 publication Critical patent/KR102035777B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/4557—Plural coating layers
    • H01L2224/45572—Two-layer stack coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8593—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape
    • H01L2224/85931—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by chemical means, e.g. etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8593—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape
    • H01L2224/85935—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by heating means, e.g. reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8593—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape
    • H01L2224/85935—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by heating means, e.g. reflowing
    • H01L2224/85939—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by heating means, e.g. reflowing using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Abstract

본 발명은 다이 패키지(10)에 관한 것으로, 다이 패키지(10)는 복수의 연결 패드들을 포함하는 다이(30), 설정된 코어 직경을 갖는 금속 코어들(18), 및 상기 금속 코어들을 둘러싸며 설정된 유전체 두께를 갖는 유전체 층(16)을, 각각, 포함하는 복수의 연결선들(12, 14), 상기 다이(30) 및 하나 이상의 금속 코어(18)에 연결된 복수의 연결선들(12, 14)을 덮는 몰드 화합물(35) 내에 유지되는 하나 이상의 제1 연결 패드(34), 및 상기 다이(30) 및 하나 이상의 금속 코어(18)에 연결된 복수의 연결선들(12, 14)을 덮는 몰드 화합물(35) 내에 유지되는 하나 이상의 제2 연결 패드(34)를 포함한다. 또한, 본 발명은 기판 절감 다이 패키지를 제조하는 방법에 관한 것이다.

Description

유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법{A SUBSTRATE LESS DIE PACKAGE HAVING WIRES WITH DIELECTRIC AND METAL COATINGS AND THE METHOD OF MANUFACTURING THE SAME}
본 발명은 다이 패키지들에 관한 것으로, 다이 패키지들은 복수의 연결 패드들을 갖는 다이, 상기 연결 패드들로부터 연장하는 복수의 연결선들을 구비하고, 상기 연결선들은 설정된 코어 직경을 갖는 금속 코어들 및 상기 금속 코어를 둘러싸며 설정된 유전체 두께를 갖는 유전체 층을 각각 포함한다.
전자 소자들 및 구성품들은 증가하는 주파수 범위에 걸쳐서 및 계속 증가하는 속도들에서 작동한다. 인기 있는 반도체 패키지 유형은 리드프레임(leadframe) 또는 기판에 연결할 수 있는 와이어 본드들을 사용하고, 이는 차례로, 전자 소자의 인쇄 회로 기판(Printed Circuit Board, "PCB")에 대한 연결을 위해, 다음 레벨의 상호 연결들, 비아들(vias), 기판 또는 패키지 트레이스(package trace)에 연결할 수 있다.
그러나, 패키징은, 특히, 기판이 비용이 필요한 재료들 또는 정밀한 드릴링, 에칭, 또는 비아들의 형성을 요구하는 경우에, 고비용일 수 있다.
종래의 기술의 문제들 및 결함들을 유념하여, 본 발명의 목적은 전체 생산 비용이 감소되고 쉽게 제조될 수 있는 다이 패키지를 제공하는 것이다.
상기의 목적 및 다른 목적들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며 다이 패키지에 관한 본 발명에서 달성되고, 다이 패키지는 복수의 연결 패드들을 갖는 다이, 설정된 코어 직경을 갖는 금속 코어들, 및 상기 금속 코어들을 둘러싸며 설정된 유전체 두께를 갖는 유전체 층을 포함하는 복수의 연결선, 상기 다이 및 상기 복수의 연결선들을 덮는 몰드 화합물 내에 유지되고 제1 연결선의 금속 코어에 연결되는 하나 이상의 제1 연결 패드, 및 상기 다이 및 상기 복수의 연결선들을 덮는 몰드 화합물 내에 유지되고 제2 연결선의 금속 코어에 연결되는 하나 이상의 제2 연결 패드를 포함한다.
다이 패키지는 바람직하게 다이 부착을 위한 영구 기판(permanent substrate)이 없는 무심형(coreless) 패키지이다. 본 발명에 따른 다이 패키지는 인쇄 회로 기판에 또는 예를 들어, 솔더 볼들(solder balls)이 사용된 기판에 연결될 수 있다.
제1 및/또는 제2 연결 패드들은, 그것들이 노출되어 PCB에 또는 기판에 연결될 수 있는 방식으로 몰드 구성 내에 유지된다. 다시 말해, 연결 패드들은 오버몰드 화합물이 다이 기판에 의해 지지됨이 없게 유지된다.
제1 연결 패드는 제1 연결선의 금속 코어에 연결될 수 있고 제2 연결 패드는 제2 연결선의 금속 코어에 연결될 수 있고, 한편, 제1 연결선은, 제2 연결선에 비해 길수 있고, 상이한 코어 직경을 가지고, 및/또는 상이한 유전체 직경을 가진다.
다이 패키지는 층층이 쌓인(stacked) 다이들로 배열될 수 있는 복수의 다이들을 포함할 수 있다. 또한, 연결선들 중 하나 이상은 두 개 또는 그 이상의 연결선들의 유전체 코팅들의 전체 또는 부분적 융합(fusion)에 의해 형성되는 리본(ribbon) 연결선일 수 있다.
종속 청구항들은 본 발명의 유리한 실시예들에 관한 것이다.
또한, 본 발명은 본 발명에 따른 다이 패키지를 제조하는 방법에 관한 것으로, 방법은: 하나 또는 복수의 다이들을 임시 부착 패드들을 포함하는 임시 작업편(temporaily workpiece) 상에 배치하는 단계, 상기 다이를 상기 임시 부착 패드들에 연결하도록 와이어본딩을 사용하는 단계, 유전체 코팅으로 상기 와이어본딩의 금속 코어를 코팅하는 단계, 다이 조립체 및 연결선들을 오버몰딩하는 단계, 및 예를 들어 솔더 볼들에 의해 인쇄 회로 기판 또는 다른 기판에 부착 패드들을 연결하기 위하여 부착 패드들을 노출시키도록 오버몰딩의 적어도 일부 및/또는 상기 임시 작업편의 적어도 일부를 제거하는 단계를 포함한다.
방법은, 도 2에 도시된 하나 또는 복수의 추가적인 방법 단계들을 더 포함할 수 있다.
본 발명에 따르면, "무심형(coreless)" 반도체 다이 패키지들이 생산될 수 있다. 제조 동안에, 이러한 다이 패키지들은 임시 기판 상에서 패드들 및 다이 사이에 부착되는 연결선들을 가진다. 오버몰딩 이후에, 임시 기판은 패드들에 부착된 연결선들을 노출시키기 위하여 제거된다. 연결선들은 유전체에 의해 둘러싸인 금속 코어를 포함한다. 바람직하게, 이것들은 접지 패드 연결들에 부착된 금속화된 외부 층을 더 포함한다.
도 1은 무심형 패키지 내의 금속 코팅 연결선들 및 유전체를 도시한다.
도 2는 무심형 패키지의 제조 방법의 일 실시예를 도시한다.
도 3은 도 1 및 도 2에 대해 도시된 실시예에서 유용한 외부 접지 연결 금속화가 이루어진 유전체 코팅 연결선들의 제조 방법을 도시한다.
도 4는 외부 접지 연결 금속화가 이루어지는 유전체 코팅 연결선들의 제조를 위한 차감 방법(subtractive method)을 도시한다.
도 1에 도시된 바와 같이, 다이 부착을 위한 영구 기판(permanent substrate)가 없는 "무심형(coreless)" 패키지(10)가 구성될 수 있다. 그러한 반도체 다이 패키징 시스템은 내부 금속 코어(18) 상에 적층된 유전체 층(16) 및 상기 유전체 층(16) 위에 적층된 외부 금속 층(20)을 갖는 연결선들(12, 14)을 포함하도록 형성될 수 있다. 작동에 있어서, 외부 금속 층(20)은 접지 패드(22)에 부착된다. 연결선들(12, 14)는, 신호, 전력, 또는 다이(30)에 의해 요구되는 다른 기능을 위하여 다중 연결 패드들을 포함할 수 있는 다이(30)에 부착된다. 기술된 실시예에서, 다이(30)은 영구 기판에 부착되어야 하는 것은 아니다. 연결선들(12, 14)는 전도성 패드들(34)에 연결될 수 있고, 한편, 전도성 패드들은 솔더 볼들(32), 금 범프(gold bump), 또는 인쇄 회로 기판 또는 다른 기판에 대한 다른 적절한 상호 연결들에 의해 부착될 수 있다. 도시된 바와 같이, 연결선들(12, 14)은 에폭시 또는 다른 몰드 패키징 화합물에 의해 둘러싸이며 실질적으로 상이한 길이들을 가질 수 있다. 도시된 실시예에서, 모든 연결선들은, 길이들이 상이할 수 있음에도 연결선 구조 때문에, 실질적으로 동일한 임피던스를 가진다. 그러나, 다른 실시예들에서, 연결선들은 분명히 다른 임피던스를 갖도록 형성될 수 있다. 예를 들어, 그 길이를 따라 설정된 직경을 갖는 금속 코어를 포함하는 연결선들은 얇은 유전체 층 및 도전성 금속 층으로 순차적으로 코팅될 수 있다. 그러한 연결선들은 전력의 전송에 적합하며, 이는 야기되는 낮은 임피던스가 전력 강하(power sag)를 감소시키기 때문이다. 대안적으로, 훨씬 두거운 유전체 층을 갖는 연결선들이 신호 데이터의 전송에 더 적합하다. 특정 실시예들에서, 논의된 바와 같은 연결선 구조의 우수한 전기적 특성들로 인해, 실질적으로 상이한 길이들을 가지나 동일한 코어 직경을 갖는 연결선들은, 50% 또는 그 이상으로 변하는 길이를 가짐에도, 목표 임피던스의 10% 이내에서, 실질적으로 동일한 임피던스를 가질 수 있다. 특정 실시예들에서, 연결선 차이들은, 두 개의 연결선들이 동일한 단면 구조 및 임피던스를 가지나 하나의 연결선이 다른 연결선의 길이에 비해 열(10) 배만큼 일 때, 더욱 커질 수 있다. 또 다른 실시예에서, 층층이 쌓인 다이는, 연결선들을 형성하는 유전체 코팅들의 전체 또는 부분적 융합에 의해 형성되는 리본 연결(ribbon connections)인 것으로 고려된다.
도 2는 도 1에 대해 기술된 바와 같은 무심형 패키지의 제조 방법의 일 실시예이다. 다중 다이들이 작업편(workpiece)에 임시적으로 부착될 수 있고(40), 이는 나중에 물리적으로 분리 및 제거되거나, 아니면 에칭 또는 화학적으로 제거될 수 있다. 작업편은 금속 코어 및 외부 금속 접지 층 모두가 각각의 연결선에 부착하는 것을 지지하기 위하여 임시적으로 부착되는 패드를 포함한다. 와이어본딩이 다이를 둘러싸는 임시적으로 부착되는 패드들에 다이를 연결하기 위하여 사용되고(41), 이어서 금속 코어의 유전체 코팅이 이루어진다(42). 유전체 층은 접지 패드들에 대한 연결들이 형성되게 금속화되고(43), 전체 다중 다이 조립체 및 연결선들은 오버몰딩된다(44). 오버몰드의 경화 이후에, 임시 작업편은 제거되고(45), 및 상기 오버몰드는 패드들에 부착된 연결선을 더 잘 노출하기 위하여 에칭 또는 아니면 그라인딩(grinding) 또는 연마(polishing)에 의해 제거될 수 있다. 각각의 다이 및 그 연결된 연결선들은 싱귤레이트(singulated)될 수 있고, 솔더 볼(solder ball) 또는 인쇄 회로 기판(PCB) 또는 다른 기판에 대한 다른 연결을 위해 준비된다(47).
일반적으로, 얇은 유전체 층들은 전력 라인들에 적합한 낮은 임피던스를 제공할 것이고, 두꺼운 유전체 층들은 신호 보존에 적합하고, 및 외부 금속 층들은 동일한 접지원에 연결된다. 코어 직경들 및 유전체 두께들의 조합이 가능하며 그러한 일련의 단계들은 두 개 이상의 임피던스들을 달성하기 위하여 수행될 수 있음을 유념해야 한다. 특정 실시예들에서, 전력 취급 용량을 증가시키고, 전력 라인의 온도를 감소시키고, 및/또는 그라운드 바운스(ground bounce) 또는 전력 강하(power sag)를 악화시킬 수 있는 전력 공급 및 접지 라인들 상의 임의의 인덕턴스를 추가로 감소시키기 위하여 전력 라인들 상에서 큰 코어들을 갖는 것이 바람직할 수 있다. 중간 두께인 유전체 층들도 또한 유용하며, 이는 많은 패키지들이 세 개(3) 또는 그 이상의 상이한 유전체 두께의 연결선들을 갖는 것으로부터 이익을 얻기 때문이다. 예를 들어, 중간 유전체 두께를 갖는 연결선은 전력 전송을 최대화시키기 위하여 실질적으로 상이한 임피던스를 갖는 부하 및 소스에 연결하도록 사용될 수 있다. 예를 들어, 10 옴(ohm)인 소스는 40옴인 로드에 20옴인 연결선으로 커플링될 수 있다. 또한, 유전체의 제조비용이 높을 수 있기 때문에, 중요한 신호 전송로들은 두꺼운 유전체를 사용하여 상호 연결되고, 리셋 등의 덜 중요한 상태에 대하여, 연결선은 전력 연결선에 비하여 더 두꺼우나 중요 신호 연결선에 연결하는 것에 비해 (중간 두께에 비해) 덜 두꺼운 유전체 층으로 코팅될 수 있다. 유리하게, 이는 유전체 적층 재료 비용 및 시간을 감소시킬 수 있다.
유전체 코팅의 정확한 두께는, 와이어 본드 직경과 함께, 각각의 연결선에 대해 특히 요구되는 임피던스 값을 달성하도록 선택될 수 있다.
Figure 112015129509118-pct00001
동축 라인의 특성 임피던스는 식(1)에 주어지고, 여기서, L은 단위 길이당 인덕턴스이고, C는 단위 길이당 커패시턴스이고, a는 와이어 본드의 직경이고, b는 유전체의 외경이고, εΓ　는 동축 유전체의 상대 유전율이다.
도 3에 도시된 바와 같이, 일 실시예에서 외부 접지 연결 금속화가 이루어진 유전체 코팅 연결선들의 제조는 아래의 단계들을 사용하여 진행될 수 있다. 연결 패드들이 다이 상에서 세정되고(50), 기판 및 와이어 본드는 다이를 연결 패드들에 연결하도록 사용된다(51). 선택적으로, 제2 직경인 와이어(예를 들어, 전력 연결들에 적합한 더 큰 직경인 와이어)가 부착될 수 있거나(52), 또는 다이의 영역들이 마스킹될(masked) 수 있거나(53) 또는 아니면 선택적 적층이 가능하도록 보호될 수 있다. 동일한 또는 상이한 구성들의 유전체의 하나 또는 복수의 층들이 적층될 수 있고(54), 이어, 유전체 적층 단계(55)에서 덮이는 접지 연결들에 접근을 가능하게 하도록, 선택적인 레이저 또는 열적 제거, 또는 유전체의 부분들의 화학적 제거가 이루어진다. 몇몇 실시예들에서 접지 비아(ground via)에 대한 필요가 제거될 수 있기 때문에, 이러한 단계는 선택적이다. 이는 다이가 높은 주파수들로 작동하는 것에 대해 특히 적합하며, 이는 두께 값에 대한 주파수 종속성(Er의 함수)이 용량성 커플링(capacitive coupling)을 통한 접지원 생성을 가능하게 하기 때문이다. 금속화(57)가 이어지며, 유전체를 연결선들의 최외부 금속화 층을 형성하는 금속층에 덮고 또한 연결선들을 접지원에 연결한다. 전체 프로세스는 다수회 반복될 수 있고(58), 선택적 적층 기술들을 사용하는 그러한 실시예들에 유용하며, 복수의 다이 및 복잡하고 변하는 임피던스를 갖는 연결선들을 지지하는 이러한 실시예들에 대해 특히 유용하다. 마지막 단계에서, 비-캐비티 패키지들(non-cavity package)에 대해, 오버 몰드(overmold)가 연결선들(59)을 캡슐화하기 위해 사용될 수 있다. 대안적으로 실시예들 및 추가적인 또는 변동하는 방법 단계들이 또한 US20120066894 및 미국 특허 US 6770822에 또한 기술되며, 이들의 개시 내용은 전체로서 참조되어 병합된다.
특정 실시예들에서, 기술된 프로세스에 대한 변경들 및 추가들이 가능하다. 예를 들어, 유전체의 컨포멀한(conformal) 코팅들이 화학적 (전기 영동), 기계적 (표면 장력), 촉매 (프라이머), 전자기적인 [UV, IR], 전자 빔, 다른 적절 기술들을 통해 달성될 수 있다. 전기 영동 폴리머(Electrophoretic polymers)는 그것들이 자기 제한 반응들에 의존할 수 있기 때문에 특히 유리하며, 자기 제한 반응들은 전기 영동 코팅 용액에 대하여 화학적, 열적 또는 시간적인 변경, 농도, 단순 첨가제, 또는 프로세스 파라미터들을 조정함으로써 쉽게 정밀한 두께를 적층할 수 있다.
다른 실시예들에서, 유전체 프리코팅된 본드와이어들(dielectric precoated bondwires)이 연결선들을 형성하도록 사용될 수 있다. 한편, 상업적으로 가용한 코팅된 와이어들은 보통 유전체 두께가 예를 들어, 50 옴(ohm)인 연결선들을 생성하는 데 필요한 것 보다 얇으며, 앞서 논의된 유전체 적층 단계들은 요구되는 임피던스를 설정하도록 유전체 두께를 증가시키기 위해 사용될 수 있다. 이러한 프리코팅된 와이어들의 사용은 동축선들을 생성하는 데 필요한 다른 프로세스 단계들을 단순화시킬 수 있고, 요구되는 증기 증착 유전체들의 더 얇은 층들 및 접지 비아를 생성하기 위한 더 빠른 프로세스 시간을 가능하게 할 수 있다. 프리코팅된 본드와이어들은 좁게 이격되거나 또는 교차하는 연결선들이 단락(shorting)되는 것을 방지하기 위해 사용될 수 있다. 특정 실시예들에서, 프리코팅된 본드와이어는 선택적인 패터닝 기술들이 가능하도록 광감응성 재료(photosensitive material)로부터 제조된 유전체를 가질 수 있다.
다른 실시예들에서, 유전체 파릴렌(parylene)이 사용될 수 있다. 파릴렌은 수분 및 유전체 장벽으로 사용되는 다양한 화학적 증기 증착 폴리(p-크실릴렌)폴리머들(poly(p-xylylene)polymers)의 상품명일 수 있다. 파릴렌은 다이, 기판, 및 연결선들이 EM 방사선(IR, UV 등)이 정밀한 방식으로 부딪혀 유전체의 선택적인 성장률을 유도하는 포토플레이트(photoplate)에 정렬된 변형된 파릴렌 적층 시스템을 사용하는 성장 제한 축합 반응(growth limited condensation reaction)으로 형성될 수 있다. 유리하게, 이것은 접촉 비아들, 파릴렌의 대량 제거(bulk removal) 등을 생성하기 위한 프로세서들에 대한 필요를 최소화 또는 제거할 수 있다.
파릴렌 및 다른 유전체들이 산소, 수증기 및 열의 존재하에서 산소 절단(oxgen scission)으로 인한 분해에 대한 어려움이 있는 것으로 알려져 있다. 손상은, 실제로 밀폐된 인터페이스들을 형성할 수 있는 3-5 마이크론(micron) 두께인 얇은 층들로, 우수한 산소 증기 장벽들을 형성하는 금속 층들에 의해 제한될 수 있다. 대안적으로, 만일 금속이 선택적으로 제거되었거나 전기적, 열적, 또는 제조 요건들로 인해 특정 영역들 내에 적층되지 않았다면, 증기 산소 장벽에 기반하는 넓은 범위의 폴리머들이 사용될 수 있고, 이 때, 폴리비닐알콜(polyvinyl alcohol, "PVA")이 하나의 널리 사용되는 폴리머이다. 이러한 폴리머들은, 산소 또는 H2O 증기 환경에 노출될 파릴렌 표면 상으로 글로브 탑(glob topped), 스크린 프린팅(screen printed), 스탠실(stenciled), 겐트리 분배(gantry dispensed) 및 스프레이(sprayed)될 수 있다. 유리하게, 증기 장벽 폴리머들을 사용하는 것은 비용 절감 전략의 일부일 수 있고, 이는 높은 비용인 파릴렌 또는 다른 산소 민감성인 두꺼운 층들이 그렇지 않을 경우 요구될 수 있기 때문이다.
이해될 수 있는 바와 같이, 모든 기술된 방법 단계들은 다양한 선택적인 적층 기술들로부터 이익을 얻을 수 있다. 선택적인 적층은 물리적인 마스킹(masking), 지향성 폴리머 적층(directed polymer deposition), 포토레지스트 방법들, 또는 금속 코어, 유전체 층, 또는 다른 최외부 층에 증착시에 차등적인 증착 두께를 보장하는 임의의 적절한 다른 방법에 의한 것일 수 있다. 선택적인 적층은 연결선을 형성하기 위한 추가 방법(additive method)을 허용하는 한편, 이는 또한 유전체 또는 금속이 상이한 임피던스들인 상호 연결을 형성하도록 제거되는 차감 기법(subtractive techniques)도 허용한다. 예를 들어, 하나 또는 복수의 다이가 채워진 패키지는 모든 패키지 및 디바이스 패드들의 상호 연결에 맞게 와이어 본딩될 수 있다. 다이 패키지의 제조에 대한 단계들 및 구조들을 도시하는 도 4에 도시된 바와 같이, 유전체 코팅(200)이 와이어본드 금속 도전체(202) 위에서 두께(X-A)로 적층될 수 있고(단계 A), 여기서 A는 보조 상호 연결 임피던스(seconday interconnect impedance)에 요구되는 유전체의 두께이다. 보조 임피던스 와이어본드 유전체는, 예를 들어, 에칭 단계에 의해, 제거될 수 있고(단계 B), 이어서 제2 코팅(204) 적층이 수행되고(단계 C), 이어서 두 상호 연결들의 금속화(206)가 수행된다(단계 D). 이러한 차감 프로세스는 두 개의 상이한 임피던스들을 갖는 와이어본드들을 생성할 것이다.
특히, 본 발명은 다이 패키지에 관한 것으로, 다이 패키지들은 복수의 연결 패드들을 갖는 다이, 설정된 코어 직경을 갖는 금속 코어들, 및 상기 금속 코어들을 둘러싸며 설정된 유전체 두께를 갖는 유전체 층을 포함하는 복수의 연결선, 상기 금속 코어들을 둘러싸며 설정된 유전체 두께를 갖는 유전체 층, 상기 다이를 덮는 몰드 화합물 내에 유지되는 제1 연결 패드들, 및금속 코어들에 연결되는 복수의 연결선들 및 다이를 덮는 몰드 화합물 내에 유지되는 제2 연결 패드들을 포함한다.
복수의 연결선들의 금속 코어 직경들은 직경이 상이할 수 있다.
복수의 연결선들의 부분 서브세트(subset)의 임피던스는 10% 이내일 수 있다.
또한, 본 발명은 전술한 다이 패키지의 제조 방법에 관한 것으로, 방법의 선택된 단계들은 도 2 등에 도시되어 있다.

Claims (12)

  1. 복수의 연결 패드들을 포함하는 다이;
    설정된 코어 직경을 갖는 금속 코어, 상기 금속 코어를 둘러싸며 설정된 유전체 두께들을 갖는 상이한 구성(composition)의 둘 이상의 유전체 층들, 및 상기 유전체 층들 위에 적층되는 외부 금속 층을, 각각 포함하는 복수의 연결선들;
    상기 다이 및 하나 이상의 금속 코어에 연결된 상기 복수의 연결선들을 덮는 몰드 화합물 내에 유지되는 하나 이상의 제1 연결 패드; 및
    상기 다이 및 하나 이상의 금속 코어에 연결된 상기 복수의 연결선들을 덮는 상기 몰드 화합물 내에 유지되는 하나 이상의 제2 연결 패드를 포함하되,
    상기 제1 연결 패드는, 제1 금속 코어 직경을 갖는 제1 연결선의 금속 코어에 연결되고, 상기 제2 연결 패드는 제2 금속 코어 직경을 갖는 제2 연결선의 금속 코어에 연결되고, 상기 금속 코어의 직경들은 직경이 상이하고,
    상기 제1 연결 패드는 제1 길이를 갖는 제1 연결선의 금속 코어에 연결되고, 상기 제2 연결 패드는 제2 길이를 갖는 제2 연결선의 금속 코어에 연결되고, 상기 제1 길이는 상기 제2 길이와 다른, 다이 패키지.
  2. 제1항에 있어서,
    상기 제1 길이는 상기 제2 길이에 대하여, 50% 또는 그 이상만큼 다른, 다이 패키지.
  3. 제1항에 있어서,
    상기 제1 연결선 및 상기 제2 연결선은 동일한 임피던스를 갖거나 다른 임피던스를 갖는, 다이 패키지.
  4. 제1항에 있어서,
    하나 이상의 접지 패드를 포함하고, 하나 이상의 상기 외부 금속 층이 상기 하나 이상의 접지 패드에 연결되는, 다이 패키지.
  5. 제1항에 있어서,
    상기 복수의 연결선들의 일부(subset)의 임피던스는 목표 임피던스의 10% 이내의 범위를 갖는, 다이 패키지.
  6. 제1 항에 있어서,
    상기 다이 패키지는 다이 부착을 위한 영구 기판이 없는 무심형(coreless) 패키지인, 다이 패키지.
  7. 다이 패키지의 제조 방법에 있어서,
    상기 다이 패키지는
    복수의 연결 패드들을 포함하는 다이;
    설정된 코어 직경을 갖는 금속 코어, 상기 금속 코어를 둘러싸며 설정된 유전체 두께들을 갖는 상이한 구성들의 둘 이상의 유전체 층들, 및 상기 유전체 층들 위에 적층되는 외부 금속 층을, 각각 포함하는 복수의 연결선들;
    상기 다이 및 하나 이상의 금속 코어에 연결된 상기 복수의 연결선들을 덮는 몰드 화합물 내에 유지되는 하나 이상의 제1 연결 패드; 및
    상기 다이 및 하나 이상의 금속 코어에 연결된 상기 복수의 연결선들을 덮는 상기 몰드 화합물 내에 유지되는 하나 이상의 제2 연결 패드를 포함하되,
    상기 제1 연결 패드는, 제1 금속 코어 직경을 갖는 제1 연결선의 금속 코어에 연결되고, 상기 제2 연결 패드는 제2 금속 코어 직경을 갖는 제2 연결선의 금속 코어에 연결되고, 상기 금속 코어의 직경들은 직경이 상이하고,
    상기 제조 방법은
    하나 또는 복수의 다이들을 임시 부착 패드들을 포함하는 임시 작업편(temporary workpiece) 상에 배치하는 단계;
    상기 임시 부착 패드들에 상기 다이를 연결하도록 와이어 본딩을 사용하는 단계로서, 상기 제1 연결 패드가 제1 금속 코어 직경을 갖는 상기 제1 연결선의 금속 코어에 연결되고, 상기 제2 연결 패드가 제2 금속 코어 직경을 갖는 상기 제2 연결선의 금속 코어에 연결되고, 상기 금속 코어들의 직경이 상이한, 와이어 본딩을 사용하는 단계;
    상이한 구성(composition)을 갖는 두 개 이상의 유전체 코팅들로 와이어 본딩의 금속 코어를 코팅하는 단계;
    상기 유전체 코팅들을 금속화하는 단계;
    다이 조립체를 오버몰딩하는 단계;
    인쇄 회로 기판 또는 다른 기판에 연결하기 위하여 상기 임시 부착 패드들을 노출시키도록 상기 임시 작업편의 적어도 일부 및 오버몰딩의 적어도 일부를 제거하는 단계를 포함하는, 방법.
  8. 제7항에 있어서,
    에칭, 그라인딩 또는 연마에 의해서 상기 임시 작업편의 적어도 일부 및 오버몰딩의 적어도 일부를 제거하는, 방법.
  9. 제7항에 있어서,
    각각의 다이들 및 그 연결된 연결선들은 싱귤레이트(singulated)되고 인쇄 회로 기판과 같은 기판에 대한 연결이 준비되는, 방법.





  10. 삭제
  11. 삭제
  12. 삭제
KR1020157037287A 2013-07-03 2014-07-02 유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법 KR102035777B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361842950P 2013-07-03 2013-07-03
US61/842,950 2013-07-03
PCT/EP2014/001822 WO2015000593A1 (en) 2013-07-03 2014-07-02 A substrate less die package having wires with dielectric and metal coatings and the method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20160029035A KR20160029035A (ko) 2016-03-14
KR102035777B1 true KR102035777B1 (ko) 2019-10-24

Family

ID=51062773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157037287A KR102035777B1 (ko) 2013-07-03 2014-07-02 유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법

Country Status (9)

Country Link
US (1) US9711479B2 (ko)
EP (1) EP3017461B1 (ko)
JP (1) JP6457505B2 (ko)
KR (1) KR102035777B1 (ko)
CN (1) CN105359263B (ko)
CA (1) CA2915406C (ko)
HK (1) HK1221821A1 (ko)
TW (1) TWM506375U (ko)
WO (1) WO2015000593A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201704517SA (en) * 2014-12-18 2017-07-28 Oce Tech Bv Ink composition
WO2017039790A1 (en) * 2015-09-01 2017-03-09 R&D Circuits, Inc. Trace anywhere interconnect
EP3726941A1 (de) 2019-04-16 2020-10-21 Rosenberger Hochfrequenztechnik GmbH & Co. KG Verfahren zum erzeugen eines impedanzkontrollierten übergangs von einem elektrischen bauteil zu einer geschirmten hf-kabelverbindung und vorrichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184934A (ja) 2000-12-13 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008227126A (ja) 2007-03-13 2008-09-25 National Institute Of Advanced Industrial & Technology 微細同軸ワイヤー、その製造方法、及び半導体装置
US20090159320A1 (en) 2007-12-19 2009-06-25 Bridgewave Communications, Inc. Low Cost High Frequency Device Package and Methods
US20100159320A1 (en) 2008-12-24 2010-06-24 Sung-Bae Kim Secondary battery

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4746767A (en) * 1987-02-27 1988-05-24 Neptco Incorporated Shielded electrical cable construction
JPH05267380A (ja) * 1991-03-27 1993-10-15 Nippon Steel Corp 半導体用ボンディング細線
JPH07263476A (ja) * 1994-03-17 1995-10-13 Fujitsu Ltd シンクロナスｄｒａｍのパッケージ構造
JPH0837252A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
US6770822B2 (en) 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US8558311B2 (en) * 2004-09-16 2013-10-15 Nanosys, Inc. Dielectrics using substantially longitudinally oriented insulated conductive wires
US20100025864A1 (en) * 2008-07-31 2010-02-04 International Business Machines Corporation Shielded wirebond
JP5588150B2 (ja) * 2009-02-06 2014-09-10 セイコーインスツル株式会社 樹脂封止型半導体装置
CN105518856B (zh) * 2013-07-03 2018-07-17 罗森伯格高频技术有限及两合公司 具有选择性地修改的电气性质的引线的电子器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184934A (ja) 2000-12-13 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008227126A (ja) 2007-03-13 2008-09-25 National Institute Of Advanced Industrial & Technology 微細同軸ワイヤー、その製造方法、及び半導体装置
US20090159320A1 (en) 2007-12-19 2009-06-25 Bridgewave Communications, Inc. Low Cost High Frequency Device Package and Methods
US20100159320A1 (en) 2008-12-24 2010-06-24 Sung-Bae Kim Secondary battery

Also Published As

Publication number Publication date
CA2915406C (en) 2019-11-12
JP2016531416A (ja) 2016-10-06
CA2915406A1 (en) 2015-01-08
CN105359263A (zh) 2016-02-24
JP6457505B2 (ja) 2019-01-23
EP3017461A1 (en) 2016-05-11
HK1221821A1 (zh) 2017-06-09
WO2015000593A1 (en) 2015-01-08
US20160372440A1 (en) 2016-12-22
KR20160029035A (ko) 2016-03-14
EP3017461B1 (en) 2020-03-11
TWM506375U (zh) 2015-08-01
US9711479B2 (en) 2017-07-18
CN105359263B (zh) 2018-07-06

Similar Documents

Publication Publication Date Title
US9859188B2 (en) Heat isolation structures for high bandwidth interconnects
US9824997B2 (en) Die package with low electromagnetic interference interconnection
KR102035774B1 (ko) 선택적으로 조정된 전기적 특성을 갖는 전자 소자
KR102035777B1 (ko) 유전체 및 금속 코팅을 구비한 와이어들을 갖는 기판 절감 다이 패키지 및 이를 제조하는 방법
KR102038022B1 (ko) 다이 패키지들을 위한 코팅된 본드 와이어들 및 상기 코팅된 본드 와이어들을 제조하는 방법
KR101870887B1 (ko) 혼합 임피던스 본드 와이어 연결들 및 이를 제조하는 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right