KR20140098783A - 다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법 - Google Patents

다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법 Download PDF

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Abstract

다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법이 본 명세서에 개시된다. 일 실시예에서, 반도체 다이 조립체는 스택으로 배열된 복수의 제1 반도체 다이 및 상기 제1 반도체 다이를 지지하는 제2 반도체 다이를 포함할 수 있다. 제2 반도체 다이는 상기 제1 반도체 다이의 적어도 일 측면을 넘어 측방향으로 외부쪽으로 연장되는 주변 부분을 포함할 수 있다. 반도체 다이 조립체는 제2 반도체 다이의 주변 부분에 열 전달 특징부를 더 포함할 수 있다. 제1 반도체 다이는 제1 열 경로를 한정할 수 있고, 열 전달 특징부는 제1 반도체 다이와는 별개인 제2 열 경로를 한정할 수 있다.

Description

다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법{STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH MULTIPLE THERMAL PATHS AND ASSOCIATED SYSTEMS AND METHODS}
본 발명은 반도체 다이 조립체에 관한 것이다. 보다 상세하게는, 본 발명의 기술은 다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법에 관한 것이다.
메모리 칩, 마이크로프로세서 칩 및 이미저 칩을 포함하는 패키지된 반도체 다이는, 일반적으로 기판에 장착되고 및 플라스틱 보호 커버에 싸인 반도체 다이를 포함한다. 다이는 메모리 셀, 프로세서 회로 및 이미저 디바이스와 같은 기능 특징부뿐만 아니라, 이 기능 특징부에 전기적으로 연결된 본드 패드를 포함한다. 본드 패드는 보호 커버 외부 단말에 전기적으로 연결되어 다이를 더 높은 레벨 회로에 연결할 수 있다.
시장의 압력으로 반도체 제조사는 다이 패키지의 사이즈를 전자 디바이스의 공간 제약에 맞게 지속적으로 감소시키려고 하면서, 각 패키지의 기능 용량을 증가시켜 동작 파라미터를 충족하려고 한다. 패키지에 의해 커버되는 표면적(즉, 패키지의 "바닥 면적")을 실질적으로 증가시킴이 없이 반도체 패키지의 처리 전력을 증가시키는 하나의 접근법은 단일 패키지에서 서로 상하로 다수의 반도체 다이를 수직으로 스택하는 것이다. 이러한 수직으로-스택된 패키지에서 다이는 관통-실리콘 비아(through-silicon via: TSV)를 사용하여 인접한 다이의 본드 패드로 개별 다이의 본드 패드를 전기적으로 결합시키는 것에 의해 상호연결될 수 있다.
수직으로 스택된 다이 패키지와 연관된 문제는 개별 다이에서 발생하는 열이 합쳐져서 개별 다이, 이들 사이에 있는 접합부, 및 전체 패키지의 동작 온도를 증가시킨다는 것이다. 이것으로 스택된 다이는 특히 패키지에서 다이의 밀도가 증가할 때 최대 동작 온도(Tmax)이상의 온도에 이를 수 있다.
도 1은 본 기술의 실시예에 따라 구성된 반도체 다이 조립체의 단면도.
도 2A는 다수의 열 경로 없는 하이브리드 메모리 입방 조립체의 온도 프로파일을 도시한 개략 부분 측면도.
도 2B는 본 기술의 실시예에 따라 구성된 하이브리드 메모리 입방 조립체의 온도 프로파일을 도시한 개략 부분 측면도.
도 3은 본 기술의 다른 실시예에 따라 구성된 반도체 다이 조립체의 단면도.
도 4는 본 기술의 추가적인 실시예에 따라 구성된 반도체 다이 조립체의 부분 개략 단면도.
도 5는 본 기술의 더 추가적인 실시예에 따라 구성된 반도체 다이 조립체의 부분 개략 단면도.
도 6은 본 기술의 추가적인 실시예에 따라 구성된 반도체 다이 조립체의 부분 개략 단면도.
도 7은 본 기술의 다른 실시예에 따라 구성된 반도체 다이 조립체의 부분 개략 단면도.
도 8은 본 기술의 실시예에 따라 구성된 반도체 다이 조립체를 포함하는 시스템의 개략도.
다수의 열 경로 및 연관된 시스템을 갖는 스택된 반도체 다이 조립체 및 방법의 여러 실시예의 특정 상세들이 아래에 설명된다. "반도체 다이"라는 용어는 일반적으로 집적 회로 또는 컴포넌트, 데이터 저장 요소, 처리 컴포넌트, 및/또는 반도체 기판에 제조된 다른 특징부를 구비하는 다이를 말한다. 예를 들어, 반도체 다이는 집적 회로 메모리 및/또는 논리 회로를 포함할 수 있다. 반도체 다이 패키지에서 반도체 다이 및/또는 다른 특징부는 2개의 구조들이 열을 통해 에너지를 교환할 수 있다면 서로 "열 접촉" 상태에 있다고 말할 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 이 기술이 추가적인 실시예를 구비할 수 있고, 이 기술이 도 1 내지 도 8을 참조하여 아래에 설명된 실시예의 상세 중 일부 없이 실시될 수 있다는 것을 더 이해할 수 있을 것이다.
본 명세서에 사용한 바와 같이, "수직," "측방향," "상부" 및 "하부"라는 용어는 도면에 도시된 배향에 비추어 반도체 다이 조립체의 특징부의 상대적인 방향이나 위치를 말할 수 있다. 예를 들어, "상부" 또는 "최상부"는 다른 특징부보다 페이지의 상부에 더 가까이 위치된 특징부를 말할 수 있다.. 그러나 이들 용어는 다른 배향을 가지는 반도체 디바이스를 포함하는 것으로 넓게 해석되어야 한다.
도 1은 본 기술의 실시예에 따라 구성된 반도체 다이 조립체(100)("조립체(100)")의 단면도이다. 조립체(100)는 제2 반도체 다이(106) 위에 스택(104)으로 배열되고 패키지 기판(130)에 의해 지지되는 하나 또는 복수의 제1 반도체 다이(102)를 포함할 수 있다. 도 1에 도시된 바와 같이, 제2 반도체 다이(106)는 스택된 제1 반도체 다이(102)보다 더 큰 바닥 면적을 구비할 수 있다. 그리하여, 제2 반도체 다이(106)는, 제1 반도체 다이(102)의 적어도 일 측면을 넘어(예를 들어, 제1 반도체 다이(102)의 길이 및/또는 폭을 넘어) 측방향 외부쪽으로 연장되는 주변 부분(108)을 포함한다. 조립체(100)는 제2 반도체 다이(106)의 주변 부분(108)에 있는 제1 열 전달 특징부(110a) 및 제1 반도체 다이(102)와 중첩된 선택적인 제2 열 전달 특징부(110b)를 더 포함할 수 있다. 동작 동안, 열 에너지는 (예를 들어, 화살표(T1)에 의해 도시된 바와 같이) 제1 열 경로를 경유해 제1 반도체 다이(102)를 통해 및 (예를 들어, 화살표(T2)에 의해 도시된 바와 같이) 이 제1 열 경로(T1)와는 별개의 제2 열 경로를 경유해 제1 열 전달 특징부(110a)를 통해 제2 반도체 다이(106)로부터 멀어지게 흐를 수 있다. 도 1에 도시된 실시예의 제2 열 경로(T2)는 따라서 제1 반도체 다이(102)의 주위 에지로부터 측방향으로 멀어지게 이격된다.
제1 및 제2 반도체 다이(102 및 106)(일괄적으로 "다이(102, 106)"라고 지칭함)는 여러 유형의 반도체 컴포넌트 및 기능 특징부, 예를 들어 DRAM(dynamic random-access memory), SRAM (static random-access memory), 플래쉬 메모리, 다른 형태의 집적 회로 메모리, 처리 회로, 이미징 컴포넌트, 및/또는 다른 반도체 특징부를 포함할 수 있다. 여러 실시예에서, 예를 들어, 조립체(100)는, 스택된 제1 반도체 다이(102)가 데이터 저장을 제공하는 DRAM 다이 또는 다른 메모리 다이이고, 제2 반도체 다이(106)가 HMC 내에 메모리 제어 (예를 들어, DRAM 제어)를 제공하는 고속 논리 다이인 하이브리드 메모리 입방 (HMC)으로 구성될 수 있다. 다른 실시예에서, 제1 및 제2 반도체 다이(102 및 106)는 다른 반도체 컴포넌트를 포함할 수 있고 및/또는 스택(104)에 있는 개별 제1 반도체 다이(102)의 반도체 컴포넌트는 상이할 수 있다.
다이(102, 106)는 직사각형, 원형, 및/또는 다른 적절한 형상일 수 있고 여러 상이한 치수를 구비할 수 있다. 예를 들어, 개별 제1 반도체 다이(102)는 약 10 내지 11 mm(예를 들어, 10.7 mm)의 길이(L1)및 약 8 내지 9 mm(예를 들어, 8.6 mm, 8.7 mm)의 폭을 각각 구비할 수 있다. 제2 반도체 다이(106)는 약 12 내지 13 mm(예를 들어, 12.67 mm)의 길이(L2)및 약 8 내지 9 mm(예를 들어, 8.5 mm, 8.6 mm 등)의 폭을 구비할 수 있다. 다른 실시예에서, 제1 및 제2 반도체 다이(102 및 106)는 다른 적절한 치수를 구비할 수 있고 및/또는 개별 제1 반도체 다이(102)는 서로 상이한 치수를 구비할 수 있다.
제2 반도체 다이(106)의 주변 부분(108)(이 기술 분야에 통상의 지식을 가진 자에게 "포치(porch)" 또는 "선반(shelf)"이라고 알려진 것)은 제1 및 제2 반도체 다이(102 및 106)의 상대적인 치수 및 제2 반도체 다이(106)의 전방을 향하는 표면(112)에서 스택(104)의 위치로 정의될 수 있다. 도 1에 도시된 실시예에서, 스택(104)은 주변 부분(108)이 스택(104)의 2개의 대향하는 측면을 넘어 측방향으로 연장되도록 제2 반도체 다이(106)의 길이(L2)에 대해 센터링된다. 예를 들어, 제2 반도체 다이(106)의 길이(L2)가 제1 반도체 다이(102)의 길이(L1)보다 약 1.0 mm 더 크다면, 주변 부분(108)은 센터링된 제1 반도체 다이(102)의 어느 측면을 넘어 약 0.5 mm 연장될 수 있다. 스택(104)은 제2 반도체 다이(106)의 폭에 대해 센터링될 수 있고, 제2 반도체 다이(106)의 폭과 길이가 센터링된 스택(104)의 것보다 더 큰 실시예에서, 주변 부분(108)은 제1 반도체 다이(102)의 전체 주위에 걸쳐 연장될 수 있다. 다른 실시예에서, 스택(104)은 제2 반도체 다이(106)의 전방을 향하는 표면(112)에 대해 오프셋될 수 있고 및/또는 제2 반도체 다이(106)의 주변 부분(108)은 스택(104)의 전체 주위 미만에 걸쳐 연장할 수 있다. 추가적인 실시예에서, 제1 및 제2 반도체 다이(102 및 106)는 원형일 수 있고, 그리하여 제1 및 제2 반도체 다이(102 및 106)의 상대적인 직경은 주변 부분(108)을 한정한다.
도 1에 도시된 바와 같이, 제1 반도체 다이(102)는 인접한 다이(102, 106) 사이에 위치된 복수의 전기 전도성 요소(114)에 의해 하부 제2 반도체 다이(106)에 및 스택(104)에서 서로 간에 전기적으로 결합될 수 있다. 도 1에 도시된 스택(104)이 전기적으로 함께 결합된 8개의 제1 반도체 다이(102)를 포함한다 하더라도, 다른 실시예에서 스택(104)은 8개 미만의 다이(예를 들어, 3개의 다이, 4개의 다이 등) 또는 8개 초과의 다이(예를 들어, 10개의 다이, 12개의 다이 등)를 포함할 수 있다. 전기 전도성 요소(114)는 여러 적절한 구조, 예를 들어 기둥(pillar), 칼럼(column), 스터드(stud), 범프(bump)를 구비할 수 있고, 구리, 니켈, 솔더(solder)(예를 들어, SnAg-기반 솔더), 전도체 충전된 에폭시, 및/또는 다른 전기 전도성 물질로 만들어질 수 있다. 선택된 실시예에서, 예를 들어, 전기 전도성 요소(114)는 구리 기둥일 수 있는 반면, 다른 실시예에서 전기 전도성 요소(114)는 질화물 구조 위 범프(bump-on-nitride structure)와 같은 보다 복잡한 구조를 포함할 수 있다.
도 1에 더 도시된 바와 같이, 개별 제1 반도체 다이(102)는 대응하는 전기 전도성 요소(114)와 하나 또는 둘 모두의 측면에서 정렬되어 제1 반도체 다이(102)의 대향하는 측면에서 전기적 연결을 제공하는 복수의 TSV(116)를 각각 포함할 수 있다. 각 TSV(116)은 개별 제1 반도체 다이(102)를 완전히 통과한 전기 전도성 물질(예를 들어, 구리) 및 이 전기 전도성 물질을 둘러싸서 TSV(116)를 다이(102)의 나머지 부분과 전기적으로 절연시키는 전기 절연성 물질을 포함할 수 있다. 도 1에서 도시되지는 않았으나, 제2 반도체 다이(106)는 제2 반도체 다이(106)를 더 높은 레벨 회로에 전기적으로 결합하는 복수의 TSV(116)를 더 포함할 수 있다. 전기 통신을 넘어, TSV(116) 및 전기 전도성 요소(114)는 써멀 도관으로 기능할 수 있고 이 써멀 도관을 통해 열이 제1 및 제2 반도체 다이(102 및 106)로부터 (예를 들어, 제1 열 경로(T1)를 통해) 멀어지게 전달될 수 있다. 일부 실시예에서, 전기 전도성 요소(114) 및/또는 TSV(116)의 치수는 증가되어 스택(104)의 열 접촉 전도성을 개선시킬 수 있다. 예를 들어, 개별 전기 전도성 요소(114)는 약 15-30 ㎛ 또는 다른 적절한 치수의 직경을 각각 구비하여 다이(102, 106)로부터 열 경로를 멀어지게 개선시킬 수 있다. 다른 실시예에서, 제1 반도체 다이(102)는 스택(104)을 통해 열 경로로 더 기능할 수 있는 다른 유형의 전기 커넥터(예를 들어, 유선 본드)를 사용하여 제2 반도체 다이(106)에 및 서로 간에 전기적으로 결합할 수 있다.
유전체 언더필(dielectric underfill) 물질(118)이 제1 및 제2 반도체 다이(102 및 106) 주위에 및/또는 이들 사이에 증착(deposited)되거나 형성되어 전기 전도성 요소(114)를 전기적으로 절연시키거나 및/또는 반도체 다이(102, 106) 사이에 기계적인 연결을 개선시킬 수 있다. 언더필 물질(118)은 비-전도성 에폭시 페이스트(예를 들어, 일본, 니가타에 소재하는 나믹스사(Namics Corporation)에서 제조한 XS8448-171), 모세관(capillary) 언더필, 비-전도성 필름, 몰딩된 언더필이거나, 및/또는 다른 적절한 전기-절연 물질을 포함할 수 있다. 일부 실시예에서, 언더필 물질(118)은 스택(104)을 통해 열 발산을 개선시키도록 열 전도성에 기초하여 선택될 수 있다.
여러 실시예에서, 조립체(100)는 전기 전도성 요소들(114) 사이에 간헐적으로 위치된 복수의 열적으로 전도성 요소(120)(파선으로 도시)를 더 포함할 수 있다. 개별 열적으로 전도성 요소(120)는 전기 전도성 요소(114)의 것과 적어도 일반적으로 유사한 구조와 조성물(예를 들어, 구리 기둥)일 수 있다. 그러나, 열적으로 전도성 요소(120)는 TSV(116)에 전기적으로 결합되어 있지 않아서, 제1 반도체 다이(102)들 사이에 전기적 연결을 제공하지 않는다. 대신, 열적으로 전도성 요소(120)는 스택(104)의 전체 열 전도성을 증가시켜, (예를 들어, 제1 열 경로(T1)를 따라) 스택(104)을 통해 열 전달을 촉진하는 기능을 한다. 예를 들어, 조립체(100)가 HMC로 구성된 실시예에서, 전기 전도성 요소(114)들 사이에 열 전도성 요소(120)를 추가하면 수 도(예를 들어, 약 6 내지 7℃)만큼 HMC의 동작 온도를 감소시키는 것으로 밝혀졌다.
도 1에 도시된 바와 같이, 패키지 기판(130)은 외부 전기적 컴포넌트(예를 들어, 더 높은 레벨의 패키지; 미도시)에 전기적 연결을 갖는 다이(102, 106)를 제공할 수 있다. 예를 들어, 패키지 기판(130)은 반도체 컴포넌트(예를 들어, 도핑된 실리콘 웨이퍼 또는 갈륨 비소 웨이퍼), 비-전도성 컴포넌트(예를 들어, 여러 세라믹 기판, 예를 들어 알루미늄 산화물(Al2O3),알루미늄 질화물(AlN) 등) 및/또는 전도성 부분(예를 들어, 상호연결 회로, TSV 등)을 포함하는 인터포저(interposer) 또는 인쇄 회로 보드일 수 있다. 도 1에 도시된 실시예에서, 패키지 기판(130)은 제1 복수의 전기 커넥터(134a)를 통해 패키지 기판(130)의 제1 측면(132a)에 있는 제2 반도체 다이(106)에 및 제2 복수의 전기 커넥터(134b)(일괄적으로 "전기 커넥터(134)"라 지칭됨)를 통해 패키지 기판(130)의 제2 측면(132b)에 있는 외부 회로(미도시)에 전기적으로 결합된다. 전기 커넥터(134)는 솔더 볼, 전도성 범프 및 기둥, 전도성 에폭시, 및/또는 다른 적절한 전기 전도성 요소일 수 있다. 유전체 언더필(예를 들어, 독일, 뒤셀도르프(Desseldorf)에 소재하는 헨켈(Henkel)사에서 제조한 FP4585; 미도시)은 제1 복수의 전기 커넥터(134a)의 기계적 연결과 전기적 절연을 개선시키기 위해 제2 반도체 다이(106)와 패키지 기판(130) 사이에 이격될 수 있다. 여러 실시예에서, 패키지 기판(130)은 제2 반도체 다이(106)의 후방 측면에서의 열 발산을 개선시키기 위해 상대적으로 높은 열 전도성을 갖는 물질로 만들어질 수 있다.
전술한 바와 같이, 제1 열 전달 특징부(110a)는 제2 반도체 다이(106)의 주변 부분(108)과 열적으로 접촉하여 제2 열 경로(T2)를 따라 열을 제거할 수 있고, 제2 열 전달 특징부(110b)는 스택(104)으로 최상부 다이(102)와 열적으로 접촉하여 제1 열 경로(T1)를 따라 열을 제거할 수 있다. 도 1에 도시된 실시예에서, 제1 열 전달 특징부(110a)는 주변 부분(108)으로부터, 스택(104)으로 최외각 다이(102)의 것에 일반적으로 대응하는 높이(elevation)까지 수직으로 연장되는 기둥 같은 구조를 구비하여 주변 부분(108)로부터 열을 제거할 수 있는 실질적으로 수직 열 경로를 한정한다. 도 1에 도시된 바와 같이, 언더필 물질(118) 및/또는 다른 열적으로 전도성 물질은 제1 열 전달 특징부(110a)와 주변 부분(108)(예를 들어, 접착 목적을 위하여) 사이에 이격될 수 있다. 다른 실시예에서, 제1 열 전달 특징부(110a)는 스택된 제1 반도체 다이(102)의 높이에 대해 더 작거나 더 큰 높이로 수직으로 연장되어 다른 수직 열 경로를 한정할 수 있다. 아래에 보다 상세히 설명한 바와 같이, 다른 실시예에서 제1 열 전달 특징부(110a)는 상이한 구성을 구비할 수 있고 주변 부분(108)으로부터 (즉, 수직으로 멀어지는 것이 아니라) 측방향 외부쪽으로 열을 전달하는 열 경로를 한정할 수 있다.
예시된 실시예에서, 제2 열 전달 특징부(110b)는 제2 반도체 다이(106)(예를 들어, 스택(104)에 있는 최상부 다이(102))로부터 가장 이격된 제1 반도체 다이(102)의 전방을 향하는 표면(111)을 가로질러 연장된다. 제2 열 전달 특징부(110b)는 그리하여 스택(104)로부터 (예를 들어, 전기 전도성 요소(114) 및 TSV(116)를 통해) 열을 직접 흡수하고 이 열을 다이(102, 106)으로부터 멀리 전달할 수 있다. 다른 실시예에서, 제2 열 전달 요소(110b)는 다른 적절한 구성을 구비할 수 있고/있거나, 제1 및 제2 열 전달 요소(110a 및 110b)는 주변 부분(108) 위에 및 스택(104)에 걸쳐 형성된 일체형 구조일 수 있다. 추가적인 실시예에서, 제2 열 전달 특징부(110a)는 생략될 수 있다.
열 전달 특징부(110)는 다이(102, 106)로부터 멀리 열을 전달하는 열 전도성을 증가시키기 위해 상대적으로 높은 열 전도성을 갖는 물질로 만들어질 수 있다. 예를 들어, 제1 열 전달 특징부(110a)는 온도에 따라 열 전도성을 구비할 수 있는 (예를 들어, 25 ℃에서 약 149 W/m˚K이고 및/또는 100 ℃에서 약 105 W/m˚K) 블랭크 실리콘으로 만들어질 수 있다. 다른 실시예에서, 제1 및/또는 제2 열 전달 특징부(110)는, (예를 들어, 다이 표면과 열 확산기 사이의) 표면 접합부에서 열 접촉 전도성을 증가시키도록 설계된 "써멀 인터페이스 물질" 즉 "TIM(thermal interface material)"이라고 이 기술 분야에 알려진 것으로 만들어질 수 있다. TIM은 전도성 물질(예를 들어, 탄소 나노-튜브, 솔더 물질, 다이아몬드-같은 탄소(diamond-like carbon: DLC) 등), 및 위상-변화 물질로 도핑된 실리콘-기반 그리스(silicone-based grease), 겔(gel), 또는 접착제를 포함할 수 있다. 일부 실시예에서, 예를 들어, 제2 열 전달 특징부(110b)는, 약 3-4 W/m˚K의 열 전도성을 구비하는 아리조나주(Arizona), 피닉스(Phoenix)에 소재하는 신에추 마이크로에스아이사(Shin-Etsu MicroSi, Inc.)에서 제조한 X-23-7772-4 TIM으로 만들어질 수 있다. 다른 실시예에서, 열 전달 특징부(110)는 금속(예를 들어, 구리) 및/또는 다른 적절한 열적으로 전도성 물질로 만들어질 수 있다.
여러 실시예에서, 열 전달 특징부(110)는 제2 반도체 다이(106)의 주변 부분(108)에 부착되거나 및/또는 제1 반도체 다이(102)와 (예를 들어, 열적으로 전도성 접착제, 경화 등을 통해) 중첩될 수 있는 미리 형성된 부재(예를 들어, 패드, 기둥, 및/또는 다른 적절한 구조)일 수 있다. 다른 실시예에서, 열 전달 특징부(110)는 화학적 증기 증착(chemical vapor deposition: CVD) 및 물리적 증기 증착(physical vapor deposition: PVD)과 같은 이 기술 분야에 통상의 지식 자에 알려진 형성 방법을 사용하여 주변 부분(108)의 전방을 향하는 표면(112)에 및/또는 스택(104)의 전방을 향하는 표면(111)에 증착되거나 형성될 수 있다.
도 1에 도시된 바와 같이, 제1 및 제2 열 전달 특징부(110a) 및(110b)는 제1 및 제2 반도체 다이(102 및 106) 주위에 적어도 부분적으로 연장되는 열 전도성 케이싱(122)("케이싱(122)")을 열적으로 접촉할 수 있다. 케이싱(122)은 패키지 기판(130) 위에 제2 반도체 다이(106)로부터 측방향으로 멀리 이격된 외부 부분(124) 및 이 외부 부분(124)에 의해 지지된 캡(cap) 부분(126)을 포함할 수 있다. 예시된 실시예에서, 외부 부분(124) 및 캡 부분(126)은 수직으로-연장되는 제1 열 전달 특징부(110a) 및 제2 열 전달 특징부(110b)가 캡 부분(126)의 하부측과 열적으로 접촉하도록 구성된 리세스(136)를 형성한다. 그러나, 다른 실시예에서, 케이싱(122) 및/또는 열 전달 특징부(110)는 열 전달 특징부(110)가 케이싱(122)의 다른 부분과 열적으로 접촉하도록 다른 적절한 구성을 구비할 수 있다.
케이싱(122)은 제1 및 제2 열 경로(T1및 T2)로부터 열을 흡수하고 발산하는 열 확산기로 기능할 수 있다. 케이싱(122)은 따라서 높은 열 전도성(예를 들어, 알루미늄 질화물)을 갖는 니켈, 구리, 알루미늄, 세라믹 물질과 같은 열 전도성 물질, 및/또는 다른 적절한 열 전도성 물질로 만들어질 수 있다. 도 1에 도시된 바와 같이, 외부 부분(124) 및 캡 부분(126)은 접착제(128)를 사용하여 하부 패키지 기판(130)에 및 서로 간에 결합될 수 있다. 접착제(128)는 언더필 물질(118)과 동일한 물질, 즉 TIM(예를 들어, 열 전달 특징부(110)에 사용되는 TIM), 또 다른 열 전도성 접착제, 및/또는 다른 적절한 접착제 물질일 수 있다. 다른 실시예에서, 케이싱(122)은 일체형으로 형성될 수 있고 및/또는 다른 적절한 단면 형상을 구비할 수 있다. 여러 실시예에서, 케이싱(122)은 열 발산을 개선시키는 복수의 핀 및/또는 다른 표면 개선 구조를 갖는 히트 싱크(미도시)를 포함할 수 있다.
도 1에 도시된 조립체(100)의 여러 실시예는 조립체(100)에서 개별 다이(102, 106)의 동작 온도를 낮추어 지정된 최대 온도(Tmax)이하에 유지되도록 개선된 열 특성을 제공할 수 있다. 종래의 스택된 반도체 다이 패키지에서, 반도체 다이에서 발생하는 열은 일반적으로 다이 스택에 의해 제공되는 단일 열 경로를 통해 발산된다. 그리하여, 더 큰 하부 반도체 다이의 주변 부분에서 발생하는 열은 하부 다이로부터 수직으로 멀어지게 전달되기 전에 다이 스택을 향해 내부로 측방향으로 진행하여야 한다. 이 연장된 열 경로를 통해 주변 부분에 열이 집중된다.
추가적으로, 조립체(100)가 HMC로 배열될 때, 더 큰 하부 논리 다이가 일반적으로 위에 스택된 메모리 다이보다 훨씬 더 높은 전력 레벨(예를 들어, 0.628 W에 비해 5.24 W)에서 동작하여, 논리 다이는 상당한 양의 열을 발생시켜 주변 부분에 집중된다. 논리 다이는 주변 부분에서 더 높은 전력 밀도를 더 구비하여, 주변 부분에서 열과 온도의 상승이 더 집중될 수 있다.
도 2A는, 예를 들어, 스택된 메모리 다이(202) 및 하부 논리 다이(206)를 갖는 HMC 조립체(200a)의 온도 프로파일을 도시한 개략 부분 측면도이다. 도 2A에 도시된 바와 같이, 열 에너지는 제일 먼저 논리 다이(206)의 중간 부분(231)을 향해 내부로 측방향으로 연장되고 이후 스택된 메모리 다이(202)를 통해 수직으로 연장되는 열 경로(화살표 T로 표시)를 따라 논리 다이(206)의 주변 부분(208)으로부터 제거된다. 동작 동안, 이 단일 열 경로 및 (특히 주변 부분(208)에서) 논리 다이(206)의 높은 전력 밀도는 주변 부분(208)에 열 에너지를 집중한다. 도 2A에 도시된 실시예에서, 예를 들어, 논리 다이(206)의 동작 온도는 논리 다이(206)의 주변 부분(208)에서 최고(예를 들어, 113℃ 초과)이고, 그리고 논리 다이(206)의 최대 동작 온도(Tmax)를 초과할 수 있다.
도 1에 도시된 조립체(100)는 제2 반도체 다이(106)의 주변 부분(108)에서 추가적인 열 경로를 제공하여 다른 스택된 반도체 다이 패키지의 문제를 회피하고, 이에 의해 주변 부분(108)으로부터 직접 열 발산을 촉진하는 것으로 기대된다. 도 2B는, 예를 들어, 본 기술에 따라 구성된 HMC 조립체(200b)의 온도 프로파일을 도시한 개략 부분 측면도이다. 도 2B에 도시된 바와 같이, 스택된 메모리 다이(202)는 논리 다이(206)의 중간 부분(231)으로부터 수직으로 멀어지게 열을 전달하는 제1 열 경로(화살표(T1)로 표시된)를 제공하고, 열 전달 특징부(210)는 논리 다이(206)의 주변 부분(208)으로부터 수직으로 멀어지게 열을 전달하는 스택된 메모리 다이(202)로부터 측방향으로 멀리 이격된 제2 열 경로(화살표(T2)로 표시된)를 제공한다. 논리 다이(206)에서 제1 열 경로(T1)로부터 열적으로 절연된 별개의 제2 열 경로(T2)를 추가하면, 논리 다이(206)의 주변 부분(208)(여기서, 논리 다이(206)의 전력 밀도가 최고일 수 있음)에서의 동작 온도, 및 전체적으로 논리 다이(206) 및/또는 스택된 메모리 다이(202)의 동작 온도가 수 도 감소되어, 이들은 이들의 각 최대 동작 온도(Tmax)아래에 유지될 수 있다. 도 2B에 도시된 실시예에서, 예를 들어, 제2 열 경로(T2)를 추가하면 논리 다이(206)의 주변 부분(208)에서의 동작 온도를 113℃ 초과로부터(도 2A) 93℃ 미만으로 낮추고, 그리고 논리 다이(206)에서 본 최대 온도를 113℃ 초과로부터(도 2A) 100℃ 미만으로 낮출 수 있다(이제 중간 부분(231)으로 이동된다). 추가적으로, 논리 다이(206) 양단의 전체 온도 변화(ΔT)가 또한 (예를 들어, 약 ΔT = 19℃ 로부터 약 ΔT = 4.5℃로) 감소될 수 있다. 논리 다이(206)의 주변 부분(208)에 열 전달 특징부(210)를 추가하면 논리 다이(206)의 전체 온도를 허용가능한 범위 내로 및 최대 온도 사양 아래로 감소시킬 수 있다.
도 3은 본 기술의 다른 실시예에 따라 구성된 반도체 다이 조립체(300)("조립체(300)")의 단면도이다. 조립체(300)는 도 1을 참조하여 전술한 조립체(100)의 특징부와 일반적으로 유사한 특징부를 포함할 수 있다. 예를 들어, 조립체(300)는 스택(304)으로 배열된 복수의 제1 반도체 다이(302)(예를 들어, 메모리 다이) 및 패키지 기판(330)에 의해 지지된 더 큰 하부 제2 반도체 다이(306)(예를 들어, 고속 논리 다이)를 포함할 수 있다. 예시된 실시예에서, 제1 반도체 다이(302)는 제2 반도체 다이(306)의 주변 부분(308)이 제1 반도체 다이(302)의 일 측면(예를 들어, 단일 측면)을 넘어 측방향으로 연장되도록 제2 반도체 다이(306)의 전방을 향하는 표면(312)에서의 길이에 대해 오프셋된다. 열 전달 특징부(310)는 주변 부분(308)으로부터 스택(304)에 있는 최외각 다이(302)의 것에 대응하는 높이로 수직으로 연장된다. 조립체(300)는 그리하여 스택(304)에 의해 제공되는 제1 열 경로(화살표(T1)로 표시되는) 및 열 전달 특징부(310)에 의해 제공되는 제2 열 경로(화살표(T2)로 표시)를 포함할 수 있고, 그리하여 제2 반도체 다이(306)의 주변 부분(308)으로부터 수직으로 멀어지게 열이 제거될 수 있게 한다. 도 3에는 도시되지 않았으나, 주변 부분(308)은 위에 열 전달 특징부(310)가 위치된 (하나의 측면이나 둘 모두의 측면으로부터) 제1 반도체 다이(302)의 폭의 폭을 넘어 또한 연장할 수 있다.
도 3에 도시된 실시예에서, 조립체(300)는 접착제(328)(예를 들어, 도 1의 접착제(128)와 유사한)를 통해 패키지 기판(330)에 부착된 열 전도성 케이싱(322)("케이싱(322)")을 더 포함한다. 제1 및 제2 반도체 다이(302 및 306)에 걸쳐 연장되는 것이 아니라, 케이싱(322)은 제1 및 제2 반도체 다이(302 및 306)로부터 측방향 외부쪽으로 이격되고 스택된 반도체 다이(302, 306)의 주위에 걸쳐 연장되는 외부 부분(324)을 포함한다. 케이싱(322)은 반도체 다이(302, 306)로부터 측방향으로 또는 방사방향으로 외부쪽으로 및 조립체(300)로부터 수직으로 멀어지게 열을 발산하도록 구성될 수 있다. 다른 실시예에서, 케이싱(322)은 스택된 다이(302, 306)로부터 멀어지게 열 에너지의 전달을 더 촉진할 수 있는, 스택(304)에 위치될 수 있는 열적으로 전도성 캡(예를 들어, 도 1의 캡 부분(126)) 및/또는 제2 열 전달 특징부(예를 들어, 도 1의 제2 열 전달 특징부(110b))를 포함할 수 있다.
도 4는 본 기술의 추가적인 실시예에 따라 구성된 반도체 다이 조립체(400)("조립체(400)")의 부분 개략 단면도이다. 조립체(400)는 도 1 및 3에 도시된 조립체(100, 300)의 특징부와 일반적으로 유사한 특징부를 포함할 수 있다. 예를 들어, 조립체(400)는 제1 반도체 다이의 스택(404)(개략적으로 도시됨), 더 큰 하부 제2 반도체 다이(406), 및 스택(404)과 제2 반도체 다이(406) 둘레에 적어도 부분적으로 연장되는 열 전도성 케이싱(422)("케이싱(422)")을 포함할 수 있다. 조립체(400)는 제2 반도체 다이(406)의 주변 부분(408)과 정렬되어 (예를 들어, 스택(404)를 통하지 않고) 주변 부분(408)으로부터 직접 열 에너지의 전달을 촉진하는 제1 열 전달 특징부(410a)를 더 포함할 수 있다. 주변 부분(408)으로부터 스택(404)의 전체 높이에 대응하는 높이까지 수직으로 연장되는 대신에, 제1 열 전달 특징부(410a)는 케이싱(422)이 주변 부분(408)에 인접한 제1 열 전달 특징부(410a)와 인터페이싱하도록 두께(예를 들어, 약 50 ㎛)를 구비한다. 예를 들어, 제1 열 전달 특징부(410a)는 얇은 미리 형성된 탭(tab)이거나 또는 주변 부분(408)의 전방을 향하는 표면(412)에 박층으로 증착될 수 있다. 선택적인 제2 열 전달 특징부(410b)는 스택(404)과 케이싱(422) 사이에 이격되어 이들 사이에 열 전달을 촉진시킬 수 있다. 여러 실시예에서, 제1 및 제2 열 전달 특징부(410a 및 410b)는 동일한 두께를 구비할 수 있는 반면, 다른 실시예에서 그 두께는 상이할 수 있다.
케이싱(422)은 도 1을 참조하여 전술한 케이싱(122)과 일반적으로 유사할 수 있다. 예를 들어, 케이싱(422)은 열 전도성 물질(예를 들어, 구리)로 만들어질 수 있고 접착제(428)(예를 들어, 접착제 TIM)로 하부 패키지 기판(430)에 부착될 수 있다. 그러나, 도 4에 도시된 바와 같이, 케이싱(422)은 다이 스택(404) 및 제2 반도체 다이(406)의 주위를 적어도 일반적으로 둘러싸거나 감싸도록 구성된 공동(436)을 포함할 수 있다. 예시된 실시예에서, 예를 들어, 공동(436)은 제2 반도체 다이(406)의 주변 부분(408) 주위에 연장되는 노치 형성되거나 또는 단차진 부분(438) 및 다이 스택(404)을 수용하는 메인 공동 부분(439)을 포함한다. 도 4에 도시된 바와 같이, 공동(436)은 단차진 부분(438)이 상대적으로 작은 거리(D)(예를 들어, 약 0.5 mm)만큼 패키지 기판(430)에서 제2 반도체 다이(406)로부터 측방향 외부쪽으로 이격되도록 구성될 수 있다. 제2 반도체 다이(406)에 이렇게 인접하면 전체 패키지 사이즈를 감소시킬 뿐만 아니라 열 발산을 더 개선시킬 수 있다.
여러 실시예에서, 케이싱(422)은 금속 물질로 만들어질 수 있고 공동(436)은 이 기술 분야에 통상의 지식을 가진 자에게 알려진 복수의 금속 주조(coining) 단차에 의해 형성될 수 있다. 이것은 스택된 다이(402, 406)의 특정 배열에 공동(436)이 최적화될 수 있게 하여, 3D 집적(integration)(3DI) 다중 다이 패키지의 열 관리를 촉진시킬 수 있다. 다른 실시예에서, 케이싱(422)은 이 기술 분야에 통상의 지식을 가진 자에 알려진 다른 적절한 케이싱 형성 방법을 사용하여 형성될 수 있다.
(예를 들어, 폴리머 접착제 또는 솔더 합금을 통해) 패키지 기판에서 및 다이 스택의 상부에서 하부 디바이스와만 접촉하는 종래의 열 전도성 케이싱, 리드(lid) 또는 캡과는 달리, 도 4에 도시된 다층 공동(436)을 통해 케이싱(422)이 제2 반도체 다이(406)의 주변 부분(408)에 있는 제1 열 전달 특징부(410a), 스택(404)의 상부에 있는 제2 열 전달 특징부(410b), 및 주변 부분(408)에 인접한 패키지 기판(430)과 열적으로 접촉할 수 있다. 여러 실시예에서, 예를 들어, 케이싱(422)은 각 측면에서 약 0.4-0.5 mm만큼 제2 반도체 다이(406)의 주변 부분(408)과 중복될 수 있다. 이 추가적인 접촉은 케이싱(422)이 열 에너지를 전달하는 표면적을 더 크게 하여 조립체(400)의 열 저항을 감소시킬 수 있다. 예를 들어, 공동(436)을 갖는 케이싱(422)은 HMC 조립체의 주변 부분(408)에서의 동작 온도를 약 3-5℃ 이상 (예를 들어, 10℃)만큼 감소시키는 것으로 밝혀졌다.
도 5는 본 기술의 더 추가적인 실시예에 따라 구성된 반도체 다이 조립체(500)("조립체(500)")의 부분 개략 단면도이다. 조립체(500)는 도 4를 참조하여 전술한 조립체(400)의 특징부와 일반적으로 유사한 특징부를 포함할 수 있다. 예를 들어, 조립체(500)는 다이 스택(504) 및 제2 반도체 다이(506)를 수용하는 공동(536)을 구비하는 열 전도성 케이싱(522)("케이싱(522)")을 포함할 수 있다. 케이싱(522)은 제2 반도체 다이(506)의 주변 부분(508)에 있는 제1 열 전달 특징부(510a) 및 다이 스택(504)의 상부 부분에 있는 제2 열 전달 특징부(510b)와 열적으로 접촉할 수 있다. 공동(536)은 패키지 기판(530)에 있는 제2 반도체 다이(506)에 인접하여 케이싱(522)을 위치시켜 패키지의 전체 사이즈를 감소시키도록 구성될 수 있다.
일체형으로 형성된 케이싱이 아니라, 도 5에 도시된 케이싱(522)은 외부 부분(540) 및 이 외부 부분(540)의 공동(536) 내에 위치된 하나 이상의 열적으로 전도성 부재(542)를 포함한다. 외부 부분(540)은 다이 스택(504) 및 제2 반도체 다이(506)에 걸쳐 연장되어 (예를 들어, 제2 열 전달 특징부(510b)를 통해) 스택(504)의 상부에 및 (예를 들어, 열적으로 전도성 접착제(528)를 통해) 하부 패키지 기판(530)에 열적으로 결합할 수 있다. 전도성 부재(542)는 외부 부분(540)과 제1 열 전달 특징부(510a) 사이에 이격된 기둥, 실린더, 직사각형 프리즘 및/또는 다른 적절한 구조이어서 제2 반도체 다이(506)의 주변 부분(508)으로부터 열 에너지를 멀리 전달할 수 있다. 제조 동안, 외부 부분(540)은 일반적으로 표준 형상 및/또는 사이즈를 구비하도록 설계될 수 있는 반면, 열적으로 전도성 부재(542)는 표준 외부 부분(540)을 스택된 다이(504, 506)의 특정 구성에 적응시키도록 구성될 수 있다. 그리하여, 도 5에 도시된 케이싱(522)은 제조를 간략화하고 반도체 다이(504, 506)의 스택에 꼭 끼워지는 공동(536)을 제조하여 다이(504, 506)로부터 열 전달을 개선시킬 수 있다.
도 6은 본 기술의 추가적인 실시예에 따라 구성된 반도체 다이 조립체(600)("조립체(600)")의 부분 개략 단면도이다. 조립체(600)는 도 4 및 도 5를 참조하여 전술한 조립체(400 및 500)의 특징부와 일반적으로 유사한 특징부를 포함할 수 있다. 예를 들어, 조립체(600)는 패키지 기판(630), 제1 반도체 다이(개략적으로 도시된)의 스택(604), 제2 반도체 다이(606)의 스택(604), 및 스택(604)을 수용하도록 구성된 공동(636)을 구비하는 열 전도성 케이싱(622)("케이싱(622)")을 포함할 수 있다. 그러나, 도 6에 도시된 실시예에서, 케이싱(622)은 케이싱(622)의 베이스 부분(644)이 제2 반도체 다이(606)의 주변 부분(608)과 중복될 수 있도록 패키지 기판(630)으로부터 소정 거리에서 종료된다. 접착제(628) 및/또는 다른 언더필 물질은 케이싱(622)을 하부 패키지 기판(630)에 부착하는데 사용될 수 있다. 도 6에 도시된 바와 같이, 케이싱(622)은 제2 반도체 다이(606)의 주변 부분(608)에 있는 제1 열 전달 특징부(610a) 및 다이 스택(604)의 상부에 있는 제2 열 전달 특징부(610b)와 열적으로 접촉하여 케이싱(622)을 통해 열을 흡수하거나 확산시킬 수 있는 별개의 열 경로(화살표로 표시)를 제공할 수 있다. 그리하여 케이싱(622)은 스택(604) 주위에 실질적으로 표준화된 공동 형상을 구비할 수 있지만, 제2 반도체 다이(606)의 주변 부분(608)에 인접한 열 접촉을 제공하여 제2 반도체 다이(606)로부터 열 발산을 촉진할 수 있다.
도 7은 본 기술의 다른 실시예에 따라 구성된 반도체 다이 조립체(700)("조립체(700)")의 부분 개략 단면도이다. 조립체(700)는 스택(704)의 것보다 더 큰 바닥 면적을 구비하는 제2 반도체 다이(706)에 의해 지지되는 제1 반도체 다이(개략적으로 도시)의 스택(704)과 같은 도 4 내지 도 6을 참조하여 전술한 조립체(400, 500, 600)의 특징부와 일반적으로 유사한 특징부를 포함할 수 있다. 예시된 실시예에서, 조립체(700)는 공동(736) 및 이 공동(736)으로 측방향으로 연장되는 하나 이상의 플랜지(746)를 구비하는 열 전도성 케이싱(722)("케이싱(722)")을 포함한다. 플랜지(746)는 제2 반도체 다이(706)의 주변 부분(708)에 있는 제1 열 전달 특징부(710a)와 열 접촉할 수 있고, 케이싱(722)의 하부측(748)은 스택(704)에 있는 제2 열 전달 특징부(710b)와 열 접촉할 수 있다. 케이싱(722)은 적어도 2개의 별개의 열 경로와 증가된 열 접촉 면적을 제공하는데, 하나는 플랜지 부분(746)을 통해 측방향 외부쪽으로 향하고 및 다른 것은 다이 스택(704)을 통해 케이싱(722)으로 수직으로 향한다. 그리하여, 조립체(700)는 제2 반도체 다이(706)의 주변 부분(708)에 열이 집중되는 것을 감소시켜 제2 반도체 다이(706)의 동작 온도를 감소시킬 수 있다.
도 1 내지 도 7을 참조하여 전술한 스택된 반도체 다이 조립체 중 임의의 것은 다수의 더 크고 및/또는 더 복잡한 시스템 중 어느 것에 병합될 수 있고, 이 중 대표적인 것이 도 8에 개략적으로 도시된 시스템(800)이다. 시스템(800)은 반도체 다이 조립체(810), 전원(820), 드라이버(830), 프로세서(840), 및/또는 다른 서브시스템 또는 컴포넌트(850)를 포함할 수 있다. 반도체 다이 조립체(810)는 전술한 스택된 반도체 다이 조립체의 것과 일반적으로 유사한 특징부를 포함하여, 열 발산을 개선시키는 다수의 열 경로를 포함할 수 있다. 최종 시스템(800)은 메모리 저장, 데이터 처리, 및/또는 다른 적절한 기능과 같은 넓고 다양한 기능 중 어느 것을 수행할 수 있다. 따라서, 대표적인 시스템(800)은 핸드헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 판독기 및 디지털 오디오 플레이어), 컴퓨터 및 기기를 제한 없이 포함할 수 있다. 시스템(800)의 컴포넌트는 단일 유닛에 수용되거나 (예를 들어, 통신 네트워크를 통해) 다수의 상호연결된 유닛에 걸쳐 분배될 수 있다. 시스템(800)의 컴포넌트는 원격 디바이스 및 넓고 다양한 컴퓨터 판독가능한 매체 중 어느 것을 포함할 수 있다.
전술한 바로부터, 본 기술의 특정 실시예가 예시를 위하여 본 명세서에 기술되었으나, 여러 변형이 본 발명을 벗어남이 없이 이루어질 수 있는 것으로 이해된다. 예를 들어, 반도체 다이 조립체의 많은 실시예가 HMC에 대해 기술되었으나, 다른 실시예에서 반도체 다이 조립체는 다른 메모리 디바이스 또는 다른 유형의 스택된 다이 조립체로 구성될 수 있다. 추가적으로, 도 1 내지 도 7에 도시된 반도체 다이 조립체는 제2 반도체 다이에서 스택으로 배열된 복수의 제1 반도체 다이를 포함한다. 그러나, 다른 실시예에서, 반도체 다이 조립체는 제2 반도체 다이에 스택된 하나의 제1 반도체 다이를 포함할 수 있다. 특정 실시예의 문맥에서 설명된 새로운 기술의 특정 측면은 다른 실시예에서에 조합되거나 제거될 수 있다. 더욱이, 새로운 기술의 특정 실시예와 연관된 장점이 이 실시예의 문맥에서 설명되었으나, 다른 실시예들이 이러한 장점을 더 나타낼 수 있고 이러한 장점을 나타내는데 본 기술의 범위 내에 있는 모든 실시예들이 필요한 것은 아니다. 따라서, 본 발명 및 연관된 기술은 본 명세서에 명시적으로 도시되거나 기술되지 않은 다른 실시예를 포함한다.

Claims (38)

  1. 반도체 다이 조립체로서,
    제1 반도체 다이;
    상기 제1 반도체 다이를 지지하는 제2 반도체 다이로서, 상기 제2 반도체 다이는 상기 제1 반도체 다이의 적어도 일 측면을 넘어 측방향 외부쪽으로 연장되는 주변 부분을 구비하고, 상기 제1 반도체 다이는 상기 제2 반도체 다이로부터 멀어지는 제1 열 경로를 한정하는 것인, 제2 반도체 다이; 및
    상기 제2 반도체 다이의 주변 부분에 있는 열 전달 특징부로서, 상기 열 전달 특징부는 상기 제2 반도체 다이로부터 멀어지게 열을 전달하는 제2 열 경로를 한정하도록 구성되고, 상기 제1 열 경로는 상기 제1 반도체 다이와는 별개인 것인, 열 전달 특징부를 포함하는 반도체 다이 조립체.
  2. 제1항에 있어서,
    상기 제1 반도체 다이는 스택으로 배열된 복수의 제1 반도체 다이 중 하나이고;
    상기 제2 반도체 다이는 논리 다이이며;
    상기 메모리 다이는 상기 메모리 다이를 통해 연장되는 복수의 관통-실리콘 비아(through-silicon via: TSV) 및 상기 메모리 다이와 상기 논리 다이 사이의 복수의 전기 전도성 특징부에 의해 서로 간에 그리고 상기 논리 다이에 전기적으로 결합되고;
    상기 열 전달 특징부는 상기 제1 반도체 다이의 측면으로부터 측방향으로 멀어지게 이격되고 상기 논리 다이의 주변 부분으로부터 상기 논리 다이로부터 가장 멀리 이격된 상기 메모리 다이의 것에 대응하는 적어도 높이까지 수직으로 연장되는 제1 열 전달 특징부이며;
    상기 반도체 다이 조립체는,
    상기 스택에 있는 제2 열 전달 특징부;
    제1 및 제2 열 전달 특징부과 열 접촉하는 열 전도성 케이싱; 및
    상기 제1 측면과 대향하는 제1 측면 및 제2 측면을 구비하는 패키지 기판으로서, 상기 논리 다이는 상기 제1 측면에서 상기 패키지 기판에 전기적으로 결합되고 상기 패키지 기판은 상기 제2 측면에 전기 커넥터를 포함하는 것인, 상기 패키지 기판을 더 포함하는 것인 반도체 다이 조립체.
  3. 제1항에 있어서, 상기 제1 반도체 다이는 복수의 제1 반도체 다이 중 하나이고, 상기 열 전달 특징부는 상기 주변 부분으로부터 상기 제2 반도체 다이로부터 가장 멀리 이격된 상기 제1 반도체 다이의 것에 대응하는 높이까지 연장되는 것인 반도체 다이 조립체.
  4. 제1항에 있어서, 상기 열 전달 특징부는 블랭크 실리콘, 써멀 인터페이스 물질, 및 열적 전도성 필러(thermally conductive filler)로 도핑된 실리콘 중 적어도 하나를 포함하는 것인 반도체 다이 조립체.
  5. 제1항에 있어서,
    상기 열 전달 특징부는 상기 제1 반도체 다이의 측면으로부터 측방향으로 멀어지게 이격된 제1 열 전달 특징부이고; 그리고
    상기 반도체 다이 조립체는 상기 제1 반도체 다이와 중첩된 제2 열 전달 특징부를 더 포함하는 것인 반도체 다이 조립체.
  6. 제1항에 있어서,
    상기 제1 반도체 다이는 스택으로 배열된 복수의 메모리 다이 중 하나이고;
    상기 제2 반도체 다이는 논리 다이이며;
    상기 제2 열 경로는 상기 메모리 다이로부터 멀어지게 측방향으로 이격된 것인 반도체 다이 조립체.
  7. 제1항에 있어서, 상기 제1 및 제2 반도체 다이 주위에 적어도 부분적으로 연장되는 열 전도성 케이싱을 더 포함하며, 상기 열 전도성 케이싱은 상기 열 전달 특징부와 열 접촉하는 것인 반도체 다이 조립체.
  8. 제7항에 있어서, 상기 열 전도성 케이싱은 상기 주변 부분에 인접하여 상기 열 전달 특징부와 열 접촉하는 것인 반도체 다이 조립체.
  9. 제7항에 있어서, 상기 제1 반도체 다이는 상기 제2 반도체 다이에 스택으로 배열된 복수의 제1 반도체 다이 중 하나이고, 상기 열 전도성 케이싱은 상기 제2 반도체 다이로부터 가장 멀리 이격된 상기 제1 반도체 다이에 인접하여 상기 열 전달 특징부와 열 접촉하는 것인 반도체 다이 조립체.
  10. 제7항에 있어서, 상기 열 전도성 케이싱은 상기 주변 부분을 수용하고 상기 열 전달 특징부와 접촉하도록 구성된 단차진 공동을 포함하는 것인 반도체 다이 조립체.
  11. 제7항에 있어서, 상기 열 전도성 케이싱은 상기 제1 및 제2 반도체 다이를 수용하도록 구성된 공동 및 상기 공동에 있는 적어도 하나의 열적으로 전도성 부재를 포함하되, 상기 열적으로 전도성 부재는 상기 열 전달 특징부와 열 접촉하는 것인 반도체 다이 조립체.
  12. 제7항에 있어서, 상기 열 전도성 케이싱은 상기 제1 및 제2 반도체 다이를 수용하도록 구성된 공동 및 상기 공동으로 측방향으로 연장되는 플랜지를 포함하되, 상기 플랜지는 상기 주변 부분에 상기 열 전달 특징부에 열적으로 결합된 것인 반도체 다이 조립체.
  13. 제1항에 있어서,
    상기 제1 반도체 다이를 수용하도록 구성된 공동 및 상기 열 전달 특징부와 열 접촉하는 베이스 부분을 구비하며, 상기 베이스 부분은 상기 주변 부분에 의해 적어도 부분적으로 지지되는 것인, 상기 열 전도성 케이싱; 및
    상기 제2 반도체 다이를 지지하는 패키지 기판을 더 포함하며, 상기 열 전도성 케이싱은 상기 패키지 기판으로부터 일정 거리에서 종료되는 것인, 반도체 다이 조립체.
  14. 반도체 다이 조립체로서,
    제1 바닥 면적을 구비하는 적어도 하나의 메모리 다이;
    상기 메모리 다이를 지지하는 논리 다이로서, 상기 논리 다이가 상기 제2 바닥 면적을 넘어 연장되는 주변 부분을 포함하도록 상기 제1 바닥 면적보다 더 큰 제2 바닥 면적을 구비하는 논리 다이; 및
    상기 논리 다이의 주변 부분과 정렬된 열 전달 특징부를 포함하되, 상기 메모리 다이는 제1 열 경로를 한정하고 상기 열 전달 특징부는 상기 논리 다이에서 상기 제1 열 경로와 열적으로 절연된 제2 열 경로를 한정하는 것을 포함하는 반도체 다이 조립체.
  15. 제14항에 있어서, 상기 제1 및 제2 열 경로는 서로 측방향으로 이격되고 적어도 실질적으로 서로 평행한 것인 반도체 다이 조립체.
  16. 제14항에 있어서, 상기 제1 및 제2 열 경로는 서로 측방향으로 이격되고 적어도 실질적으로 서로 수직인 것인 반도체 다이 조립체.
  17. 제14항에 있어서, 상기 메모리 다이는 스택으로 전기적으로 함께 결합된 복수의 메모리 다이 중 하나인 것인 반도체 다이 조립체.
  18. 제14항에 있어서, 상기 열 전달 특징부 및 상기 메모리 다이와 열 접촉하는 열 전도성 케이싱을 더 포함하는 반도체 다이 조립체.
  19. 제18항에 있어서, 상기 열 전도성 케이싱은 상기 메모리 다이 및 상기 논리 다이의 외부 경계와 일반적으로 유사하게 형성된 공동을 포함하는 것인 반도체 다이 조립체.
  20. 반도체 다이 조립체를 형성하는 방법으로서,
    제1 반도체 다이를 제2 반도체 다이에 전기적으로 결합시키는 단계로서, 상기 제2 반도체 다이는 상기 제1 반도체 다이의 적어도 일 측면을 넘어 측방향 외부쪽으로 연장되는 주변 부분을 구비하고, 상기 제1 반도체 다이는 상기 제2 반도체 다이로부터 멀어지게 열을 전달하는 제1 열 경로를 형성하는 것인, 상기 결합시키는 단계;
    상기 제2 반도체 다이의 주변 부분에서 상기 제1 반도체 다이로부터 측방향으로 이격되게 열 전달 특징부를 배치하는 단계를 포함하되, 상기 열 전달 특징부는 상기 제1 열 경로와는 별개인 상기 논리 다이로부터 멀어지게 제2 열 경로를 형성하는 것인, 반도체 다이 조립체의 형성 방법.
  21. 제20항에 있어서,
    상기 제1 반도체 다이는 스택으로 전기적으로 함께 결합된 복수의 메모리 다이 중 하나이고;
    상기 제1 반도체 다이를 상기 제2 반도체 다이에 전기적으로 결합시키는 단계는 상기 메모리 다이의 스택을 논리 다이에 전기적으로 결합시키는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  22. 제20항에 있어서, 상기 주변 부분에 상기 열 전달 특징부를 배치하는 단계는 상기 주변 부분에 실리콘 부재를 배치하는 단계를 포함하고, 상기 실리콘 부재는 상기 주변 부분으로부터 상기 제1 반도체 다이의 최외각 표면의 것에 대응하는 높이까지 수직으로 연장되는 것인, 반도체 다이 조립체의 형성 방법.
  23. 제20항에 있어서,
    상기 주변 부분에 상기 열 전달 특징부를 배치하는 단계는 상기 제1 반도체 다이를 향하는 상기 주변 부분의 표면에 써멀 인터페이스 물질을 배치하는 단계를 포함하고;
    상기 방법은 열 전도성 케이싱을 상기 제1 반도체 다이에 및 상기 열 전달 특징부에 열적으로 접촉시키는 단계를 더 포함하는, 반도체 다이 조립체의 형성 방법.
  24. 제20항에 있어서, 상기 제1 및 제2 반도체 다이의 적어도 일부 주위에 열 전도성 케이싱을 배치하는 단계를 더 포함하되, 상기 열 전도성 케이싱은 상기 제1 및 제2 반도체 다이의 적어도 일부를 수용하도록 구성된 공동을 포함하고 상기 열 전도성 케이싱은 상기 열 전달 특징부와 열적으로 접촉하는 것인, 반도체 다이 조립체의 형성 방법.
  25. 제24항에 있어서, 상기 제1 반도체 다이는 상기 제2 반도체 다이에 스택으로 배열된 복수의 제1 반도체 다이 중 하나이고, 상기 열 전도성 케이싱을 상기 제1 및 제2 반도체 다이 주위에 배치하는 단계는 상기 제2 반도체 다이로부터 가장 멀리 이격된 상기 제1 반도체 다이의 것에 인접한 높이에서 상기 열 전달 특징부와 상기 열 전도성 케이싱을 열적으로 접촉시키는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  26. 제24항에 있어서, 상기 제1 및 제2 반도체 다이 주위에 상기 열 전도성 케이싱을 배치하는 단계는 상기 주변 부분에 인접한 상기 열 전달 특징부와 상기 열 전도성 케이싱을 열적으로 접촉시키는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  27. 제24항에 있어서, 상기 제1 및 제2 반도체 다이 주위에 상기 열 전도성 케이싱을 배치하는 단계는 일련의 금속 주조 단차를 사용하여 금속 물질에 공동을 형성하는 단계를 포함하되, 상기 공동은 상기 스택된 제1 및 제2 반도체 다이를 수용하도록 다층으로 형성된 것인, 반도체 다이 조립체의 형성 방법.
  28. 제24항에 있어서, 상기 제1 및 제2 반도체 다이 주위에 상기 열 전도성 케이싱을 배치하는 단계는,
    상기 열 전도성 케이싱의 공동에 상기 제1 및 제2 반도체 다이를 배치하는 단계; 및
    상기 열 전달 특징부와 상기 열 전도성 케이싱 사이의 공동에 적어도 하나의 전도성 부재를 위치시키는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  29. 제24항에 있어서, 상기 제1 및 제2 반도체 다이 주위에 상기 열 전도성 케이싱을 배치하는 단계는 상기 공동으로 연장되어 상기 열 전달 특징부와 열 접촉하는 플랜지를 형성하는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  30. 제20항에 있어서,
    상기 제2 반도체 다이를 패키지 기판에 전기적으로 결합하는 단계;
    상기 제1 반도체 다이의 적어도 일부 주위에 열 전도성 케이싱을 배치하는 단계, 상기 열 전도성 케이싱은 상기 패키지 기판으로부터 멀리 이격된 베이스 부분을 구비하는 것인, 배치하는 단계; 및
    상기 베이스 부분을 상기 열 전달 특징부과 열적으로 접촉시키는 단계를 더 포함하는, 반도체 다이 조립체의 형성 방법.
  31. 제20항에 있어서, 상기 열 전달 특징부는 제1 열 전달 특징부이고, 상기 방법은,
    제2 열 전달 특징부를 상기 제1 반도체 다이와 중첩시키는 단계; 및
    상기 열 전도성 케이싱이 상기 제1 및 제2 열 전달 특징부와 열적으로 접촉하도록 상기 제1 및 제2 반도체 다이의 적어도 일부 주위에 열 전도성 케이싱을 배치하는 단계를 더 포함하는, 반도체 다이 조립체의 형성 방법.
  32. 반도체 다이 조립체를 형성하는 방법으로서,
    복수의 메모리 다이를 스택으로 함께 전기적으로 결합시키는 단계;
    상기 메모리 다이를 논리 다이에 전기적으로 결합시키는 단계로서, 상기 논리 다이는 상기 메모리 다이의 적어도 일 측면을 넘어 측방향으로 외부쪽으로 연장되는 주변 부분을 포함하는 것인, 상기 결합시키는 단계; 및
    상기 논리 다이의 주변 부분에서 및 상기 메모리 다이로부터 측방향으로 멀어지게 이격된 열 전달 특징부를 배치하는 단계를 포함하되, 상기 메모리 다이 및 상기 열 전달 특징부는 상기 논리 다이로부터 멀리 열을 전달하는 별개의 열 경로를 제공하는 것인, 반도체 다이 조립체의 형성 방법.
  33. 제32항에 있어서, 상기 열 전달 특징부를 배치하는 단계는 상기 주변 부분에 실리콘 부재를 배치하는 단계를 포함하되, 상기 실리콘 부재는 상기 주변 부분으로부터 상기 논리 다이로부터 가장 멀리 이격된 상기 메모리 다이의 것에 대응하는 높이까지 연장되는 것인, 반도체 다이 조립체의 형성 방법.
  34. 제32항에 있어서, 상기 복수의 메모리 다이를 스택으로 함께 전기적으로 결합시키는 단계는 적어도 8개의 메모리 다이를 함께 전기적으로 결합시키는 단계를 포함하는 것인, 반도체 다이 조립체의 형성 방법.
  35. 제32항에 있어서, 상기 메모리 다이 및 상기 논리 다이를 수용하도록 형성된 공동을 구비하는 열 전도성 케이싱을 형성하는 단계를 더 포함하는, 반도체 다이 조립체의 형성 방법.
  36. 제32항에 있어서,
    상기 열 전달 특징부를 배치하는 단계는 TIM(써멀 인터페이스 물질)을 상기 주변 부분에 배치하는 단계를 포함하고;
    상기 방법은 상기 메모리 다이 주위에 열 전도성 케이싱을 배치하는 단계를 더 포함하되, 상기 열 전도성 케이싱은 상기 논리 다이로부터 가장 멀리 이격된 상기 TIM 및 상기 메모리 다이와 열적으로 접촉하도록 구성된 것인, 반도체 다이 조립체의 형성 방법.
  37. 제32항에 있어서, 제1 열 경로를 한정하도록 상기 메모리 다이와 열적으로 접촉하고 그리고 상기 메모리 다이로부터 측방향으로 멀어지게 이격된 제2 열 경로를 한정하도록 상기 열 전달 특징부와 열적으로 접촉하도록 구성된 열 전도성 케이싱을 형성하는 단계를 더 포함하는, 반도체 다이 조립체의 형성 방법.
  38. 반도체 시스템으로서,
    스택된 반도체 다이 조립체로서,
    제1 측면 및 상기 제1 측면과 대향하는 제2 측면을 구비하는 패키지 기판;
    상기 제1 측면에서 상기 패키지 기판에 전기적으로 결합된 논리 다이;
    상기 논리 다이에 의해 지지되고 및 서로 간에 및 상기 논리 다이에 전기적으로 결합된 복수의 메모리 다이로서, 상기 메모리 다이는 상기 논리 다이로부터 멀어지게 열을 전달하는 제1 열 경로를 한정하고, 상기 논리 다이는 상기 메모리 다이의 적어도 일 측면을 넘어 측방향으로 외부쪽으로 연장되는 주변 부분을 포함하는 것인, 상기 복수의 메모리 다이; 및
    상기 주변 부분에 있는 열 전달 특징부로서, 상기 열 전달 특징부는 상기 논리 다이로부터 멀어지게 열을 전달하는 제2 열 경로를 한정하고, 상기 제2 열 경로는 상기 메모리 다이와는 별개인 것인, 상기 열 전달 특징부를 포함하는 것인, 스택된 반도체 다이 조립체; 및
    상기 패키지 기판의 상기 제2 측면에 전기적으로 결합된 드라이버를 포함하는 반도체 시스템.
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