KR101661041B1 - 열적 관리가 강화된 반도체 다이 어셈블리, 그것을 포함하는 반도체 디바이스 및 관련 방법 - Google Patents

열적 관리가 강화된 반도체 다이 어셈블리, 그것을 포함하는 반도체 디바이스 및 관련 방법 Download PDF

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Abstract

반도체 다이 어셈블리는 적층부 내 복수의 반도체 다이를 포함한다. 또 다른 반도체 다이는 적층부에 인접하여 있고, 적층부 너머로 주변에 뻗어 비교적 더 높은 전력 밀도 영역을 포함할 수 있는 영역을 갖는다. 도전성 엘리먼트는 다른 반도체 다이의 그리고 적층부 내 반도체 다이의 집적 회로를 전기적으로 상호접속하고 그 사이에 뻗어있다. 열적 필러는 적층부의 반도체 다이 사이에 개재되어 있고, 뚜껑과 같은 열 소산 구조는 적층부의 최상위 다이 및 다른 반도체 다이의 높은 전력 밀도 영역과 접촉하고 있다. 반도체 다이 어셈블리 내 열 전달을 관리하는 다른 방법, 반도체 디바이스 및 다이 어셈블리가 또한 개시된다.

Description

열적 관리가 강화된 반도체 다이 어셈블리, 그것을 포함하는 반도체 디바이스 및 관련 방법{SEMICONDUCTOR DIE ASSEMBLIES WITH ENHANCED THERMAL MANAGEMENT, SEMICONDUCTOR DEVICES INCLUDING SAME AND RELATED METHODS}
우선권 주장
본 출원은 2011년 11월 14일자로 출원된 미국 가특허출원 제61/559,659호의 이익 및 2011년 11월 14일자로 출원된 미국 가특허출원 제61/559,664호의 이익을 주장하는 2012년 9월 13일자로 출원된 미국 특허출원 제13/613,235호의 이익을 주장한다. 본 출원은 또한 2012년 9월 13일자로 출원된 미국 특허출원 제13/613,540호(발명의 명칭: STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH MULTIPLE THERMAL PATHS AND ASSOCIATED SYSTEMS AND METHODS)와 관련된다.
기술 분야
본 개시의 실시예는 열적 관리가 강화된 반도체 다이 어셈블리, 그러한 어셈블리를 포함하는 반도체 디바이스, 및 관련 방법에 관한 것이다.
증가된 회로 밀도는 반도체 디바이스 제조자의 진행중 목표이다. 하나의 오래 호평받는 구성은 적어도 일부가 전기적으로 상호접속되어 있는 수직으로 적층된 반도체 다이의 어셈블리로서 적층된 다이 어셈블리는 도전성 트레이스를 지니고 있는 기판과 같이 더 높은 레벨 패키징에 기계적으로 전기적으로 접속된다.
복수의 적층된 반도체 다이를 채용하는 하나의 구성은 마이크로필러 그리드 어레이 패키지("MPGA")이다. 그러한 패키지는, 비한정적 예로써 시스템 온 칩(SoC) 다이와 같이, 로직 다이로의 접속을 위해 최하위 메모리 다이의 밑면으로부터 뻗어있는 복수의 전기적 도전성 필러, 및 최상위 다이로부터 최하위 다이로 수직으로 상호접속된 복수(예컨대, 네개(4))의 동적 램(DRAM) 반도체 메모리 다이의 적층부를 포함한다.
관용적으로 로직 다이 또는 SoC 다이의 제공자는 그들 디바이스를 볼 그리드 어레이(BGA) 기판과 같은 인터포저에 실장하고, 로직 또는 SoC 다이는 MPGA의 밑면 상의 도전성 필러로의 접속을 위한 도전성 스루 비아를 포함한다. MPGA는 인터포저 상의 로직 다이 또는 SoC 다이에 실장되고 어셈블리는 그 후 완성된 볼 그리드 어레이(BGA) 패키지 내에 봉합재로 오버몰딩된다.
전술한 구성은 고속 메모리 액세스를 가능하게 하고, 전력 요건을 감축한다.
MPGA의 하나의 특히 유망한 구현은 소위 "하이브리드 메모리 큐브(HMC)"로서, 그 다이 어셈블리는 스루-실리콘 비아(TSV)로 상호접속된 DRAM 다이의 수직 적층부 아래 고속 로직 다이를 편입하고 있다. DRAM 다이는 오직 데이터를 취급할 뿐이도록 특히 구성되는 한편, 로직 다이는 HMC 내 모든 DRAM 컨트롤을 제공한다. 그 설계는, 상당히 감축된 전력 요구 및 물리적 공간 요건을 제공하고 여러 다른 로직 다이의 사용을 통해 다중 플랫폼 및 애플리케이션에 융통성을 제공하면서, 레이턴시를 감축하고 대역폭 및 속도를 크게 개선할 것으로 기대된다.
위 설계의 최종 제품은, 무엇보다도, 소위 "스마트 폰", 랩톱 및 노트북 컴퓨터, 슈퍼컴퓨터, BLACKBERRY® 디바이스, iPHONE® 및 iPAD® 디바이스, 및 DROID® 디바이스와 같은 모바일 전자 디바이스에서를 포함하여 광범위한 애플리케이션을 찾아볼 수 있을 것이다.
위에서 언급된 설계의 구현에 관한 하나의 중요한 초점은, 흔히 Tmax라 지칭되는, 패키지 내 각각의 다이의 최대 동작 온도가 허용가능한 한계를 초과하지 않도록 다이 어셈블리의 베이스에서 로직 또는 SoC 다이에 의한 동작 동안 발생되는 열의 상당한 양의 효과적 열적 관리이다.
본 발명의 일 실시예에 있어서, 반도체 다이 어셈블리는 적층부 내 복수의 반도체 다이, 적층부 내 반도체 다이의 집적 회로를 상호접속하고 사이에 있는 도전성 엘리먼트, 적층부 내 반도체 다이 사이에 있고 집적 회로로부터 전기적으로 격리된 열 전도성 구조물, 및 적층부 내 반도체 다이 사이에 그리고 도전성 엘리먼트 및 열 전도성 엘리먼트 주위에 위치한 유전체 재료를 포함한다.
또 다른 실시예에 있어서, 반도체 디바이스는 적층부 내 복수의 메모리 다이, 적층부 내 인접하는 메모리 다이의 집적 회로를 전기적으로 접속하는 도전성 엘리먼트와는 다른, 적층부 내 인접하는 메모리 다이 사이의 복수의 열 전도성 구조물, 및 인접하는 메모리 다이 사이의 그리고 복수의 열 전도성 구조물 주위의 유전체 재료를 포함한다. 로직 다이는 적층부의 베이스에 있고 비교적 더 높은 전력 밀도 영역 및 비교적 더 낮은 전력 밀도 영역을 포함하되, 비교적 더 높은 전력 밀도 영역의 적어도 일부는 적층부의 적어도 하나의 사이드 너머로 주변에 뻗어있다. 로직 다이보다 더 큰 주변 측방 범위의 기판이 로직 다이의 아래에 있고, 뚜껑은 로직 다이 및 메모리 다이의 적층부 위에 배치되어 있고 로직 다이의 비교적 더 높은 전력 밀도 영역과 그리고 적층부의 최상위 메모리 다이와 열적 접촉하고 기판과 열적 접촉하고 있다.
또 다른 실시예는 제2의 더 큰 Tmax 사양을 갖는 또 다른 반도체 다이와 전기적으로 접속된 제1의 Tmax 사양을 갖는 반도체 다이의 적층부를 포함하는 반도체 다이 어셈블리 내 발생된 열을 분산시키는 방법이고, 그 방법은 다른 반도체 다이로부터 열 소산 구조로 적층부의 가장 먼 반도체 다이를 통해 적층부의 반도체 다이 사이의 전기적 도전 엘리먼트와는 다른 열 전도성 구조를 갖는 다른 반도체 다이에 바로 인접하는 적층부의 반도체 다이로부터의 열 전달을 강화하는 단계, 다른 반도체 다이로부터 적층부의 바로 인접하는 반도체 다이로 열 전달을 억제하는 단계, 및 또 다른 반도체 다이로부터 열 소산 구조로 직접 열을 전달하는 단계를 포함한다.
추가적 실시예에 있어서, 반도체 다이 패키지는 주변에 뻗어있는 구역을 갖는 로직 다이 위의 메모리 다이의 적층부, 적층부 내 인접하는 메모리 다이 사이에 있고 메모리 다이의 집적 회로로부터 전기적으로 격리된 열 전도성 구조물, 및 적층부 내 최상위 메모리 다이와 그리고 로직 다이의 주변에 뻗어있는 구역와 열적 접촉하고 있는 열 소산 구조를 포함한다.
또 다른 추가적 실시예에 있어서, 반도체 다이 어셈블리는 적층부 내 복수의 반도체 다이, 비교적 더 낮은 전력 밀도 영역 및 비교적 더 높은 전력 밀도 영역을 포함하는 적층부에 인접한 또 다른 반도체 다이, 다른 반도체 다이의 그리고 적층부 내 반도체 다이의 집적 회로를 전기적으로 상호접속하고 그 사이에 있는 도전성 엘리먼트, 적층부의 반도체 다이 사이에 개재된 전기적으로 격리된 열적 필러, 및 적층부의 최상위 다이 및 다른 반도체 다이의 비교적 더 높은 전력 밀도 영역과 열적 접촉하고 있는 열 소산 구조를 포함한다.
부가적 실시예에 있어서, 복수의 반도체 다이를 포함하는 어셈블리 내 열 전달을 관리하는 방법은 더 높은 전력 다이의 일부로부터 인접하는 더 낮은 전력 다이로 열 전달을 방해하는 단계, 인접하는 더 낮은 전력 다이로부터 적어도 하나의 다른 더 낮은 전력 다이로 열 전달을 강화하는 단계, 및 더 높은 전력 다이의 또 다른 일부로부터 인접하는 열 소산 구조로 열을 전달하는 단계를 포함한다.
또 다른 부가적 실시예에 있어서, 멀티-다이 어셈블리는 또 다른 반도체 다이 위에 적층된 반도체 다이, 및 반도체 다이와 다른 반도체 다이 중 적어도 하나로부터 전기적으로 격리되고 그 사이에 있는 복수의 측방으로 이격된 열 전도성 구조물을 포함한다.
도 1은 하이브리드 메모리 큐브로서 구성된 반도체 디바이스 패키지의 일부의 도식적 측단면 입면도;
도 2는 도 1의 반도체 디바이스 패키지의 일부의 확대된 도식적 측단면 입면도;
도 3a 내지 도 3c는 그 표면 상의 열적 필러 및 도전성 엘리먼트를 갖는 반도체 다이의 일부의 도식적 상부 입면도; 및
도 4는 측방으로 오프셋된 열적 필러를 갖는 2개의 적층된 반도체 다이의 확대된 도식적 측단면 입면도.
반도체 다이 어셈블리, 그 동일한 것을 포함하는 반도체 디바이스 및 그 동일한 것의 제조 방법이 개시된다. 본 명세서에서 사용되는 바와 같이, 용어 "웨이퍼"는 벌크 반도체 기판 형태의 반도체 재료의 볼륨을 의미하고 포함하며, 실질적으로 원형의 관용적 웨이퍼에 한정되는 것은 아니다. 본 명세서에서 사용되는 바와 같이, 용어 "반도체 재료"는 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 및 다른 III-V 또는 II-VI 유형 반도체 재료를 의미하고 포함한다. 본 명세서에서 사용되는 바와 같이, 용어 "반도체 다이" 및 "다이" 및 그 복수 형태는 벌크 반도체 기판으로부터 싱귤레이팅되고 집적 회로를 지니고 있는 세그먼트 또는 세그먼트들을 의미하고 포함한다. 본 명세서에서 사용되는 바와 같이, 용어 "메모리 다이" 및 그 복수 형태는 비-한정적 예로써 DRAM, SRAM, 플래시 메모리 및 다른 메모리 형태를 포함하는 집적 회로 메모리의 모든 형태를 의미하고 포함한다.
이하의 설명은 본 개시의 실시예의 철저한 설명을 제공하기 위해 재료 유형 및 프로세싱 조건과 같은 특정 상세를 제공한다. 그렇지만, 당업자는 본 개시의 실시예가 이들 특정 상세를 채용함이 없이 실시될 수 있음을 이해할 것이다. 참으로, 본 개시의 실시예는 산업계에서 채용되는 관용적 반도체 제조 기술과 결합하여 실시될 수 있다. 부가적으로, 이하에 제공되는 설명은 반도체 디바이스를 제조하기 위한 완전한 프로세스 흐름을 형성하지는 않는다. 본 개시의 실시예를 이해하는데 필요한 그들 프로세스 조치 및 구조만이 이하에 상세하게 설명된다. 반도체 구조로부터 완전한 반도체 디바이스를 형성하는 부가적 조치는 관용적 제조 기술에 의해 수행될 수 있다.
이하의 상세 설명에 있어서는, 그 일부를 형성하고 예로써 본 발명이 실시될 수 있는 특정 실시예가 도시되어 있는 수반 도면을 참조한다. 이들 실시예는 본 발명의 실시예를 당업자가 구현 가능하게 하도록 충분히 상세하게 설명된다. 그렇지만, 다른 실시예가 구현될 수 있고 그 개시로 아우르는 구조적, 논리적 및 전기적 변경이 이루어질 수 있다. 본 명세서에서 제시되는 예시는 어느 특정 어셈블리, 메모리 다이, 로직 다이 또는 시스템의 실제 보기를 의미하는 것은 아니며, 본 발명의 실시예를 더 완전히 설명하도록 채용되는 단지 이상화된 표현이다. 본 명세서에서 제시된 도면은 반드시 축척대로는 아니다. 부가적으로, 도면 간 공통 구성요소는 동일하거나 유사한 수치 지정을 보유할 수 있다.
본 명세서에서 채용되는 바와 같이, 용어 "약" 및 "실질적으로"는, 주어진 파라미터와 연관하여 사용되는 바와 같이, 경우에 따라 정상 제조 허용오차, 재료 차, 측정 기기의 정확도, 컨트롤의 일치도 등 내에서 그 특정 파라미터에 대해 참조되는 지정 값으로부터의 편차를 각각 의미하고 포함한다.
이제 도면의 도 1 내지 도 4를 참조하면, 본 발명의 하나 이상의 실시예에 따른 반도체 다이 어셈블리 및 반도체 디바이스가 설명된다.
일 실시예에 있어서, 반도체 다이 어셈블리는 적층부 내 복수의 반도체 다이, 적층부 내 반도체 다이의 집적 회로 사이의 그리고 그것들을 상호접속하는 도전성 엘리먼트, 적층부 내 반도체 다이의 사이의 그리고 집적 회로로부터 전기적으로 격리된 열 전도성 구조물, 및 적층부 내 반도체 다이 사이에 그리고 도전성 엘리먼트 및 열적 필러(thermal pillar) 주위에 위치하는 유전체 재료를 포함한다.
도 1은 BGA 패키지로서 구성된 HMC(100)의 일부를 도식적으로 묘사하고 있다. 구체적으로, 도 1은 HMC(100)의 반쪽을 묘사하고 있고, 그 나머지 반쪽은 묘사된 반쪽의 미러 이미지를 포함할 수 있다. 그렇지만, HMC(100)는 대칭적일 수도 아닐 수도 있고, 대칭성은 본 발명의 실시예의 구현 및 기능에 중요하지 않다. 고속 로직 다이(102)는 인터포저(106) 형태의 기판의 회로(도시하지 않음)에 복수의 외부 전기적 도전성 엘리먼트(104a)를 사용하여 전기적으로 물리적으로 접속되고, 외부 전기적 도전성 엘리먼트(104a)는 인터포저(106)로의 로직 다이(102)의 강화된 부착을 위해 에폭시 같은 유전체 봉합재 재료(105)를 통해 뻗어있다. 인터포저(106)는, 차례로, 더 높은 레벨 패키징으로의 접속을 위해 또 다른 복수의 외부 전기적 도전성 엘리먼트(104b)를 채용하고 있다. 외부 전기적 도전성 엘리먼트(104a, 104b)는 관용적 솔더 볼로서 묘사되고 있지만, 제한 없이 스터드, 범프, 금속 칼럼 또는 필러, 도전성 에폭시, 도체-충전된 에폭시와 더불어, Z-축 이방성 도전성 필름을 포함하여, 다양한 재료 및 구조를 포함하는 다른 전기적 도전성 엘리먼트가 HMC(100)용 신호, 전력 및 그라운드 도체로서 채용될 수 있다.
고속 로직 다이(102)는 메모리 다이 적층부(110)의 하나 이상의 사이드 상에 수직으로 적층된 메모리 다이(108a 내지 108d) 너머로 주변에 뻗어있다. 일 실시예에 있어서, 메모리 다이(108a 내지 108d)는 DRAM 다이이다. 포치 또는 셸프로 또한 특징지어질 수 있는 로직 다이(102)의 주변에 뻗어있는 구역(112)은 비교적 더 높은 전력 밀도 영역(114)을 포함할 수 있는 한편, 로직 다이(102)의 내부 구역은 비교적 더 낮은 전력 밀도 영역(118)을 포함한다. 유사하게, 또 다른 실시예에 있어서, 로직 다이(102)의 내부 구역(116)은 비교적 더 높은 전력 밀도 영역을 포함할 수 있고 주변에 뻗어있는 구역(112)은 비교적 더 낮은 전력 밀도 영역을 포함할 수 있다. 일부 실시예에 있어서, 로직 다이(102)는 하나보다 많은 비교적 더 높은 전력 밀도 영역을 포함할 수 있다. 높은 전력 밀도 영역(114)은 예컨대 SERDES(즉, 직렬화기-역직렬화기) 고속 통신 링크를 포함할 수 있다. 더 높은 전력 밀도 영역(114)은 다이 어셈블리의 동작 동안 상당한 열원을 제공하는데 하나 이상의 메모리 다이(108a 내지 108d)의 열-야기된 저하 및 고장과 더불어 로직 다이(102)의 고장을 회피하도록 본 발명의 실시예에 의해 맞춰질 수 있다.
로직 다이(102) 및 메모리 다이(108a)와 더불어 메모리 다이(108b 내지 108d)는 복수의 전기적 도전성 엘리먼트(120)에 의해 전기적으로 상호접속되고, 그 각각은 금속 재료 또는 도전성 또는 도체-충전된 에폭시와 같은 다른 전기적 도전성 재료의 범프, 스터드, 칼럼 또는 필러 형태의 개별 엘리먼트를 포함할 수 있다. 메모리 다이(108a 내지 108d) 및 로직 다이(102)의 각각의 액티브 표면과 대향 백사이드 사이의 전기적 커넥션은 유전체 재료로 주위 반도체 재료로부터 전기적으로 격리되고 관용적으로 형성되는, 위에서 언급된 바와 같이, 산업계에서는 스루 실리콘 비아 또는 "TSV"라고 흔히 지칭되는 도전성 스루 비아(122)를 사용하여 달성될 수 있다. 일부 실시예에 있어서, TSV는 하나 이상의 다이의 부분적 두께만을 통해 뻗어있을 수 있다. 소망에 따라 배리어 재료를 포함하는 라이너 내에 위치할 수 있는 다양한 도전성 재료가 신호, 전력 및 그라운드 도전용 TSV에서 사용될 수 있다. 구리는 TSV에서의 사용에 적합한 하나의 재료이다.
도전성 엘리먼트(120) 및 TSV(122)는, 전기적 커넥션을 제공하는 것에 부가하여, 또한 로직 다이(102)로부터 메모리 다이 적층부(110)를 통한 열 전달을 제공한다. 그러한 열 전달은 메모리 다이 적층부(110)에 대한 그리고, 특히, 로직 다이(102)와의 열적 결합에 기인하여 최하위 메모리 다이(108a)에 대한 그 악영향 때문에 원치않는 것이다. 구체적으로, 로직 다이(102)에 의해 그리고 특히 비교적 더 높은 전력 밀도 영역(114)에 의해 발생되어 최하위 메모리 다이(108a)에 전달된 열과 더불어 메모리 다이(108a 내지 108d)에 의해 발생된 열은, 흔히, 다이 동작 온도를 허용가능한 최대값 아래로 유지하기에 효과적으로 충분히 메모리 다이 적층부(110)를 통해 전달될 수 없다. 그리하여, 그러한 열은 메모리 다이(108a)(그리고 잠재적으로는, 시간의 흐름에 따라, 메모리 다이 적층부(110) 내 다른 메모리 다이(108))에서 허용가능한 한계보다 더 높은 Tmax의 결과를 초래하여, 메모리 다이(108a)를 저하 및 궁극적으로는 손상시킬 수 있다. 따라서, 본 발명의 실시예는 HMC(100) 또는 다른 멀티-다이 어셈블리의 부분들 내 열 전달을 선택적으로 방해 및 강화함으로써 열적 관리를 강화하기 위한 특징 및 엘리먼트를 제공한다.
일 실시예에 있어서, 전기적 도전성 필러를 포함할 수 있는 그리고 로직 다이(102) 및 메모리 다이(108a 내지 108d)의 집적 회로를 전기적으로 상호접속하는, 본 명세서에서는 전기적 도전성 엘리먼트(120)(이후 때로는 "도전성 엘리먼트")와는 구별하도록 "열적 필러"라고 지칭되는, 필러(130) 형태의 열 전도성 구조물이 메모리 다이 적층부(110)를 통해 열적 인터페이스 재료(TIM)(132)에 그리고, 궁극적으로는, 히트 스프레더로서의 하나의 형태로 또한 특징지어질 수 있는 그리고 뚜껑(134)으로서 구조화될 수 있는 열 소산 구조에 열 전달을 선택적으로 용이하게 하도록 메모리 다이(108a 내지 108d)의 일부 또는 전부 사이에서 사용될 수 있다.
뚜껑(134)은, 예컨대, 강화된 열 소산을 위해 그 위에 복수의 핀 또는 다른 표면 구역-강화 구조를 갖는, 거기에 TIM과 접속된 히트 싱크(도시하지 않음)를 가질 수 있거나, 일체의 히트 싱크 구조를 포함할 수 있다. 열적 필러(130)는 메모리 다이(108a 내지 108d)의 집적 회로에 전기적으로 접속하지 않고, 메모리 다이 적층부(110)의 각자의 메모리 다이(108a 내지 108d) 간 열 전달 도관으로서만 역할한다. 열적 필러(130)는 구리 필러, 스터드, 범프 또는 패드, 솔더 캡을 갖는 구리 필러 또는 스터드, 니켈 배리어 층 및 솔더 캡을 갖는 구리 필러 또는 스터드, 또는 제한 없이 구리, 주석, 은 및 인듐을 포함하는 하나 이상의 적합한 재료를 포함하는 또 다른 고도의 열 전도성 구조물 형태의 개별 엘리먼트를 포함할 수 있다. 열 전도성 이외에 열적 필러(130)의 속성은 그 기능에 중요하지 않고, 그래서, 광범위한 재료가 이용될 수 있다.
주목할만하게도, 적어도 일부 실시예에 있어서, 로직 다이(102)로부터의 열 전달을 제한하기 위해 로직 다이(102)와 최하위 메모리 다이(108a) 간 어떠한 열적 필러(130)도 채용되지 않을 수 있는 한편, 메모리 다이(108a)로부터 상방으로 메모리 다이(108b 내지 108d) 및 TIM(132)을 통해 뚜껑(134)으로 열 전달을 용이하게 하도록 열적 필러(130)가 사용된다. 일부 실시예에 있어서는, 메모리 다이(108a 내지 108d) 간 열적 필러(130)보다 더 작은 열 전달 능력을 제공하도록 로직 다이(102)와 메모리 다이(108a) 간 더 적은 수의 열적 필러(130)가 채용될 수 있다. 도면 중 도 2는 중첩된 최하위 메모리 다이(108a)와 제2 메모리 다이(108b)의 세그먼트를 갖는 로직 다이(102)의 세그먼트를 포함하는 도 1의 확대된 부분을 묘사하고 있다. 전기적 도전성 엘리먼트(120)는, 묘사된 바와 같이, 각각 도 1에 도시된 방향으로 포함하되, 로직 다이(102) 및 메모리 다이(108a 내지 108d)는 소위 "플립 칩" 방향으로 반전되어 있고, 구리 필러(140)는 본드 패드(142) 아래에, 니켈 배리어 재료(144)는 구리 필러(140) 아래에, 그리고 솔더 재료(146)(예컨대, Sn/Ag, Sn/Pb)는 니켈 배리어 재료(144) 아래에, 리플로시 솔더(146)는 대향 하위 다이 상의 도전성 패드(148)에 본딩된다. 구리 필러(140)는, 묘사된 바와 같이, 각각의 메모리 다이(108)의 액티브 표면(150) 상에 형성되어 있지만, 그것들이 다이의 백사이드(152) 상에 거주할 수 있고 도전성 패드(148)가 액티브 표면(150) 상에 형성될 수 있음을 고려한다.
열적 필러(130)는 도전성 엘리먼트(120)와 동일하거나 다르게 구조화될 수 있다. 도 2에 묘사된 바와 같이, 열적 필러(130)는 각각 구리 필러(140), 니켈 배리어 재료(144), 및 솔더 재료(146)를 포함할 수 있고, 그 후자는 리플로시 대향 다이 상의 도전성 패드(148)에 본딩된다. 도 2에 묘사된 바와 같이, 열적 필러(130)는 그것이 돌출해 나오는 메모리 다이(108b)의 액티브 표면 패시베이션(154) 상에 배치될 수 있다. 더욱, 열적 필러(130)와 사용된 도전성 패드(148t)는, 액티브 표면 패시베이션(154)을 통해 TSV(122)에 전기적으로 접속되는, 도전성 엘리먼트(120)와 사용된 도전성 패드(148)와 달리, 본드 패드(142)를 통해 그것이 거주하는 메모리 다이(108a)와 전기적으로 접촉하고 있지 않다. 오히려, 도전성 패드(148t)는 그 다이의 패시베이션(156) 위에 배치될 수 있고, 패시베이션(156)은 도 2에서는 백사이드 패시베이션으로서 도시되어 있다.
도전성 패드(148t) 및 일부 실시예에서는 파선으로 도시된 바와 같은 배리어 재료(158) 예컨대 SiNx, SiOx 중 적어도 하나는 또한, 열적 필러(130)가 액티브 표면 패시베이션(154)에 의해 메모리 다이(108b)로부터 전기적으로 격리되어 있으면, 백사이드(152) 상에 직접 배치될 수 있다. 배리어 재료(158)는 화학 증착에 의해 성막된, 실리콘 질화물 위 실리콘 산화물을 포함할 수 있다. 배리어 재료(158)는 연관된 메모리 다이(108)의 반도체 재료 내로 도전성 패드(148)의 재료의 원치않는 이주를 방지하기 위해 백사이드 패시베이션(156)의 부재시 백사이드(152) 상의 도전성 패드(148t) 아래에 백사이드(152)에 배치될 수 있다. 다른 배리어 재료(158)는, 제한 없이, 텅스텐 질화물 및 티타늄 질화물을 포함할 수 있다. 티타늄 또는 탄탈륨과 같은 부가적 접착 재료는 연관된 다이(108)의 반도체 재료에 배리어 재료(158)의 본딩을 용이하게 하도록 배리어 재료(158)의 성막 이전에 백사이드(152) 위에 배치될 수 있다.
유전체 언더필 재료(dielectric underfill material)(160)는 로직 다이(102)와 최하위 메모리 다이(108a) 사이에와 더불어, 메모리 다이(108a 내지 108d)의 각각과 하나 이상의 인접한 메모리 다이(108a 내지 108d) 사이에도 뻗어있어, 도전성 엘리먼트(120) 및 열적 필러(130) 주위에 측방으로 뻗어있다. 예컨대, 캐필러리 언더필, 미리 도포된 비-도전성 페이스트, 비-도전성 필름, 웨이퍼-레벨 언더필, 또는 몰딩된 언더필이 유전체 언더필(160)로서 채용될 수 있다.
더욱, 열적 필러(130)가 도전성 엘리먼트(120)와 유사한 구조 및 재료 내용물에 관해 예시 및 설명되었지만, 그러한 것은 예로써이며 제한이 아니다. 예컨대, 열적 필러(130)는 원피스 구리 필러, 또는 솔더 재료 캡을 갖지만 개재하는 배리어 재료가 없는 구리 필러를 포함할 수 있거나, 솔더 범프만을 포함할 수도 있다. 부가적으로, 인듐-기반 솔더와 같은 저온 솔더 재료는 낮은 열적 예산을 갖는 그리고 낮은 동작 온도를 요구하는 어셈블리를 위해 그리고 강화된 성능을 위해 사용될 수 있다. 하나의 반도체 다이에 실려 있는 열적 필러(130)가 인접하는 반도체 다이에 단지 접촉하지만 그에 반드시 본딩되는 것은 아니면, 도전성 패드(148)는 생략될 수 있고 열적 필러(130)의 단부는 인접하는 반도체 다이 상의 배리어 재료(158), 예컨대, SiNx 및 SiOx 중 적어도 하나에 직접 접촉할 수 있다.
예컨대 열적 필러(130) 형태의 열 전도성 구조물은, 도 1에 예시된 바와 같이, 실질적으로 고른 열 전달의 결과를 가져오기 위해 메모리 다이(108a 내지 108d)의 주(예컨대, 액티브 및 백사이드) 표면 전체에 실질적으로 균일하게 분포될 수 있음을 고려한다. 그렇지만, 그러한 열적 필러(130)는 또한 비-균일하게 분포되어, 더 많은 열적 필러가 동작 동안 더 큰 열 발생을 나타내는 영역에 놓일 수 있는데, 그러한 영역은 산업계에서는 "핫 스팟"으로 특징지어진다. 열적 필러의 그러한 비-균일 분포는, 단독으로 또는 조합으로, 하나 이상의 구현을 포함할 수 있다. 예컨대, 도 3a에 묘사된 바와 같이, 핫 스팟(155)의 부근에(예컨대, 위에) 도전성 엘리먼트(120)와 사이 사이 배치된 (명확성을 위해 "T"로 또한 지정된) 열적 필러(130)는 메모리 다이(108)의 다른 구역 내 열적 필러(130)보다 더 작은 피치로 그리고 표면적 단위당 더 큰 수를 포함할 수 있다. 도 3b에 있어서, 핫 스팟(155)의 부근에 도전성 엘리먼트(120)와 사이 사이 배치된 열적 필러(130a)는 메모리 다이(108)의 다른 구역 내 열적 필러(130)와 표면적 단위당 동일 수일 수 있지만, 예컨대 더 큰 원통형 열적 필러(130a1), 타원형 열적 필러(130a2) 또는 직사각형 열적 필러(130a3)를 포함하는 더 큰 횡단면 표면적일 수 있다. 도 3c에 있어서, 열 전도성 구조물(130b)은 그 자체로는 필러로서가 아니라, 오히려, 선형 또는 비선형 벽 구조로서 구성될 수 있다. 따라서, 본 명세서에서 사용되는 바와 같은 용어 "필러"는 다양한 열 전도성 구조를 아우르도록 한정적이라기보다는 포괄적 의미로 해석되려는 것이다. 더욱, 당업자는 도전성 엘리먼트(120) 및 열적 필러(130, 130a, 130b)의 치수 및 피치가, 명확성을 위해 상대적 특징 크기가 줄어들고 피치가 증가하였음에 따라, 축척대로는 아님을 인식할 것이다.
그리하여, 적어도 2개의 인접하는 메모리 다이 사이에 뻗어있는 열 전도성 구조물은 적층부의 주변 내 적어도 하나의 다른 영역에서의 열 전달 능력보다 적층부의 주변 내 적어도 하나의 영역에서 더 큰 열 전달 능력을 제공하도록 크기 및 배열 중 적어도 하나가 정해질 수 있다.
더욱, 복수의 열 전도성 구조물은 적층부 내 최하위 메모리 다이와 로직 다이 사이에 뻗어있을 수 있고, 복수의 열 전도성 구조물은 적층부 내 인접하는 메모리 다이 사이에 뻗어있는 또 다른 복수의 열 전도성 구조물에 의해 제공된 열 전달 능력보다 로직 다이와 최하위 메모리 다이 사이에 더 적은 열 전달 능력을 제공하도록 크기 및 배열 중 적어도 하나가 정해질 수 있다.
또한, 적층부 내 다양한 메모리 다이(108) 사이에 뻗어있는 열적 필러(130)가 수직으로 정렬될 필요는 없음을 고려해본다. 예컨대, 도 4에 묘사된 바와 같이, 메모리 다이(108b)로부터 메모리 다이(108c)로 뻗어있는 열적 필러(130-1)는 메모리 다이(108a)로부터 메모리 다이(108b)로 뻗어있는 열적 필러(130-2)로부터 측방으로 오프셋될 수 있다. 더욱, 열 전도성 재료의 열 전달 라인(138)은, 파선으로 도시된 바와 같이, 2개의 열적 필러(130-1, 130-2) 간 열 전달을 용이하게 하도록 열적 필러(130-1)의 위치로부터 열적 필러(130-2) 위의 위치로 측방으로 확장될 수 있다.
일 실시예에 있어서, 반도체 다이 패키지는 주변에 뻗어있는 구역을 갖는 로직 다이 위의 메모리 다이 적층부, 적층부 내 인접하는 메모리 다이 사이에 뻗어있고 메모리 다이의 집적 회로로부터 전기적으로 격리된 열 전도성 구조물, 및 적층부 내 최상위 메모리 다이와 그리고 로직 다이의 주변에 뻗어있는 구역와 열적 접촉하고 있는 열 소산 구조를 포함한다.
열적 관리에 대한 추가적 강화는, 일부 실시예에서는, 적합한 TIM(132) 및 뚜껑 시일 재료(136)(도 1)와 조합하여, 히트 스프레더로서 또한 특징지어질 수 있는, 뚜껑(134)(도 1)용 재료의 선택적 사용을 포함할 수 있다. 예컨대, 뚜껑(134)은 니켈-코팅된 구리, 알루미늄 또는 양극 산화 알루미늄과 같은 금속 재료, 낮은 열 팽창 계수(CTE) 높은 열 전도성 세라믹 또는 AlSiC, AlN, 다이얼로이(다이아몬드/금속 합금) 또는 Si과 같은 복합재를 포함할 수 있다. 뚜껑(134)은, 제조 및 조립의 용이함을 위해 그리고 뚜껑(134)의 하나 이상의 부분의 열 전달 특성을 선택적으로 재단하기 위해, 단일 피스 또는 다수 피스를 포함할 수 있다. 부가적으로, 마이크로 히트 파이프가 뚜껑(134)에 채용될 수 있지만, 그러한 구조는 복잡도를 더하고 그리하여 비용이 든다.
TIM(132)은 중합체 TIM 예컨대 실리콘-기반 젤 또는 접착제, 또는 에폭시를 포함할 수 있다. TIM(132)은 또한 인듐 또는 다른(Sn, Ag 등) 솔더와 같이 금속 TIM을 포함할 수 있거나, 다이아몬드-같은 탄소(DLC) 또는 탄소 나노튜브와 같이 더 정교한 재료를 포함할 수 있다. TIM(132)은, 그럴 필요는 없지만, 뚜껑(134)이 뚜껑 시일 재료(136)에 의해 인터포저(106)에 고정될 때 뚜껑(134)과 최상위 메모리 다이(108d) 간 접착 또는 다른 본딩 효과를 제공할 수 있음을 주목한다. TIM(132)에 적합한 하나의 선택은 중합체-기반, 금속-충전된 TIM이다.
도 1을 다시 참조하면, 일부 실시예에서는 뚜껑(134)이 로직 다이(102)의 주변에 뻗어있는 구역(112) 및 메모리 다이 적층부(110)로의 선택된 근접성에 대해 구성될 수 있되, 뚜껑(134)의 제1 부분(134a)은 TIM(132)의 세그먼트를 통해 최상위 메모리 다이(108d)와 열적 접촉하고 있고, 또 다른 뚜껑 부분(134b)은 TIM(132)의 또 다른 세그먼트를 통해 로직 다이(102)의 주변에 뻗어있는 구역(112)과 밀접한 열적 접촉하고 있고, 추가적 뚜껑 부분(134c)은 뚜껑 시일 재료(136)를 통해 인터포저(106)와 열적 접촉하고 있음을 주목해야 한다. 뚜껑(134)은 메모리 다이(108a 내지 108d) 및 로직 다이(102) 둘 다 내부에 수용되는 캐비티(170), 메모리 다이(108d)에 열적 접촉 구역을 제공하는 뚜껑 부분(134a)의 캐비티 플로어(172), 로직 다이(102)의 확장된 주변 구역(112)에 열적 접촉 구역을 제공하는 또 다른 뚜껑 부분(134b)의 스텝(174), 및 인터포저(106)와의 열적 접촉 구역을 제공하는 추가적 뚜껑 부분(134c)의 스텝(176)으로 구성된다. 그리하여, 2개의 별개 열 전달 경로가 제공된다.
그러한 일례에 있어서, 반도체 디바이스는 적층부 내 복수의 메모리 다이, 적층부 내 인접하는 메모리 다이 간 열 전도성 구조물, 인접하는 메모리 다이 사이 그리고 열 전도성 엘리먼트 주위 유전체 재료, 비교적 더 높은 전력 밀도 영역 및 비교적 더 낮은 전력 밀도 영역을 포함하여 적층부의 베이스에 있고 비교적 더 높은 전력 밀도 영역의 적어도 일부는 적층부의 적어도 일 사이드 너머로 주변에 뻗어있는 것인 로직 다이, 로직 다이 아래 로직 다이보다 더 큰 주변 측방 범위의 기판, 및 기판과 열적 접촉하고 있는 그리고 적층부의 최상위 메모리 다이와 그리고 로직 다이의 비교적 더 높은 전력 밀도 영역과 열적 접촉하고 있는 메모리 다이 및 로직 다이의 적층부 위에 배치된 뚜껑을 포함한다.
뚜껑 시일 재료(136)는 예컨대 실리콘-기반 또는 에폭시-기반 접착제, 또는 솔더와 같은 소정 수의 다른 형태를 취할 수 있다. 뚜껑(134)과 인터포저(106) 사이에 Si-Si 또는 Cu-Cu 다이렉트 뚜껑 시일링의 사용과 같이 또 다른 접근법이 취해질 수 있다. 뚜껑 시일 재료(136)에 적합한 하나의 선택은 미시간주 미들랜드 소재 다우 코닝 코포레이션에 의해 EA-6700 마이크로일렉트로닉 접착제로서 제공된 실리콘-기반 접착제이다.
로직 다이(102) 및 메모리 다이(108a 내지 108d)의 구조에 관하여, 일부 실시예에서는, 소망에 따라 열 전달을 방해 또는 강화하도록 패시베이션 재료의 적합한 선택이 채용될 수 있다. 예컨대, 최하위 메모리 다이(108a)와 대향하는 로직 다이(102)의 주 표면 상에 그리고 옵션으로서 메모리 다이(108a)의 대향하는 주 표면 상에 관용적 중합체-기판 패시베이션 재료가 채용될 수 있다. 그러한 재료, 예컨대, 폴리이미드, 폴리벤즈옥사졸(PBO), 또는 비스말레이미드-트리아진(BT) 수지는 0.2W/mK 차수의 낮은 열 전도성을 나타낸다. 그러한 재료의 사용은 유익하게 로직 다이(102)로부터 메모리 다이(108a)로의 열 전달을 방해한다. 다른 한편으로, 효과적 확산 배리어로서 역할하고 2.0W/mK 차수의 더 높은 열 전도성을 나타내는 패시베이션 재료가 뚜껑(134)으로의 열 전달을 용이하게 하도록 액티브 표면 패시베이션(154)으로서도 그리고 메모리 다이(108a 내지 108d) 상의 백사이드 패시베이션(156)으로서도 채용될 수 있다. 적합한 재료는, 예를 들어 그리고 제한 없이, SiNx, SiOx 또는 스핀-온-글래스(SOG)를 포함한다. 결정성 Si3N4는 30W/mK의 열 전도성을 갖는 것으로 흔히 인용되지만, 웨이퍼 프로세싱에서 채용되는 것과 같은 낮은 온도 성막 조건을 사용하여, 2.0W/mK의 더 낮은 k가 초래될 수 있다. K 값은 예컨대 Al2O3, Y2O3, NdOx를 부가함으로써 100W/mK를 초과하여서까지 극적으로 증가될 수 있다. 물론, 비교적 얇은 패시베이션 층의 사용은 메모리 다이(108)와 접촉 열적 필러(130) 간 열 전달을 용이하게 한다.
언더필 재료(160)는 위에서 언급된 바와 같이 어느 적합한 유전체 재료 또는 재료들을 포함할 수 있다. 그렇지만, 열 전달을 억제하도록 로직 다이(102)와 DRAM 다이(108a) 간 비교적 낮은 열 전도성(예컨대, 낮은 k)을 나타내는 언더필을 채용하는 한편, 열 전달을 강화하도록 DRAM 다이(108a 내지 108d) 간 비교적 높은 열 전도성(예컨대, 높은 k)을 나타내는 또 하나의 다른 언더필 재료를 채용하는 것이 바람직할 수 있다. 예컨대, 붕소 질화물, 실리카-코팅된 알루미늄 질화물, 및 알루미늄 산화물 충전제가 언더필 재료의 열 전도성을 강화하도록 제안되어 왔다. 로직 다이(102)와 메모리 다이(108a) 사이 배치에 적합한 언더필은 약 0.2 내지 약 0.5W/mK의 열 전도성을 나타낼 수 있는 관용적 캐필러리 언더필일 수 있다. 약 0.5W/mK의 열 전도성을 나타내는 관용적 비-도전성 비-유동성 에폭시 페이스트가 상호 인접하는 메모리 다이(108a 내지 108d) 사이에 배치될 수 있다. 그렇지만, 동일하거나 다른 언더필 재료(160)가 로직 다이(102)와 메모리 다이(108a) 사이에 그리고 메모리 다이(108a 내지 108d)의 각각 사이에 채용될 수 있다.
더 넓은 관점에서는, 다른 열 전도성을 나타내는 다른 유전체 재료가 각자 적층부 내 인접하는 다이 간 열 전달을 강화 또는 억제하도록 적층부 내 서로 다른 반도체 다이 사이에 채용될 수 있다. 유사하게, 다른 열 전도성을 나타내는 유전체 재료가 수직 열 전달을 선택적으로 강화 또는 방해하도록 수직으로 인접하는 반도체 다이의 측방으로 이격된 서로 다른 영역 사이에 놓일 수 있다. 예컨대, 적층부 내 중첩된 반도체 다이의 비교적 더 높은 전력 밀도 영역은 수직으로 정렬될 수 있고 높은 열 전도성 유전체 재료는 강화된 열 전달 도관을 제공하도록 비교적 더 높은 전력 밀도 영역과 정렬된 반도체 다이 사이에 채용될 수 있는 한편, 인접하는 반도체 다이 사이 측방으로 인접 또는 주변 구역은 열 전달을 억제하도록 더 낮은 열 전도성 유전체 재료로 충전될 수 있다.
예컨대 구리와 솔더 캡 사이 니켈 배리어를 갖는 구리의 열적 필러(130)는 패시베이션 위에 약 30W/mK 차수의 열 전도성을 나타낼 수 있다. 그리하여, 충분한 수의 그리고 충분한 횡단면 구역의 열적 필러(130)의 존재는 언더필 재료(160)의 비교적 제한된 열 전도성을 보상할 수 있다. 물론, 로직 다이(102)와 최하위 메모리 다이(108a) 간 열적 필러(130)의 부재와 함께 낮은 k 언더필 재료(160)를 채용하는 것은 로직 다이(102)와 최하위 메모리 다이(108a) 간 열 전달을 바람직하게는 억제하도록 채용될 수 있다.
본 발명의 실시예를 관점에 두기 위해, 멀티-다이 어셈블리의 서로 다른 영역을 선택적으로 실질적으로 열적 결합 또는 분리하여 어셈블리의 각각의 다이에 대해 그 모든 컴포넌트를 Tmax 아래의 동작 온도로 유지하도록 구조 및 재료의 선택적 사용이 채용될 수 있다. 또 다른 관점으로부터 접근하면, 본 발명의 실시예는 멀티-다이 어셈블리의 다양한 다이에 의해 발생된 열을 선택적으로 그리고 유익하게 재분배하도록 채용될 수 있다.
그리하여, 본 발명의 실시예는 제2의 더 큰 Tmax 사양을 갖는 또 다른 반도체 다이와 전기적으로 접속된 제1의 Tmax 사양을 갖는 반도체 다이의 적층부를 포함하는 반도체 다이 어셈블리 내 발생된 열을 분산시키는 방법을 포함하고, 그 방법은 다른 반도체 다이로부터 열 소산 구조로 적층부의 가장 먼 반도체 다이를 통해 적층부의 반도체 다이 사이의 전기적 도전 엘리먼트 이외의 열 전도성 구조물을 갖는 다른 반도체 다이에 바로 인접하는 적층부의 반도체 다이로부터의 열 전달을 강화하는 단계, 다른 반도체 다이로부터 적층부의 바로 인접하는 반도체 다이로 열 전달을 억제하는 단계, 및 다른 반도체 다이로부터 열 소산 구조로 직접 열을 전달하는 단계를 포함한다.
관점을 제공하기 위해, 로직 다이(102) 및 그 위에 적층된 4개의 DRAM 다이(108a 내지 108d)를 채용하는 HMC(100)의 경우를 취할 수 있다. 도 1에 묘사된 바와 같이, 더 높은 전력 밀도 영역(114)을 포함할 수 있는, 로직 다이(102)의 확장된 주변 구역(112)은 다이 적층부(110)의 하나 이상의 사이드 너머로 주변에 뻗어있다. 다이 어셈블리 내 국소형 핫 스팟을 만들어내는, 로직 다이(102)의 높은 전력 밀도 영역(114)은, 구리 TSV를 사용할 때조차, 관용적 열 관리 기술이 채용될 때 로직 다이 위에 DRAM 다이 적층부(110)를 채용하는 관용적 패키지에서 30℃의 어셈블리 다이 간 Tmax의 증가를 야기할 수 있다.
예를 들어 그리고 다시 도 1을 참조하면, 히트 스프레더로도 지칭되는 관용적 뚜껑은 더 높은 전력 밀도 영역(114)을 포함할 수 있는 확장된 주변 구역(112)이 뚜껑과 접촉 두절이도록 TIM(132)을 통해 다이 적층부(110)의 상부와 열적 접촉하고 있을 뿐이고, 그러한 뚜껑의 내부 프로파일은 파선(L)으로 도시되어 있다. 결과로서, 로직 다이(102)의 주변에 뻗어있는 구역(112)으로부터 내부 프로파일(L)을 갖는 뚜껑으로 이용가능한 주요 열 전달 경로는 메모리 다이 적층부(110)를 통한 것이다. 저부 DRAM 다이(108a)는, 특히, 로직 다이(102)로부터의 두드러지게 증가된 열 흐름을 본다. 이것은 사양에 의해 요구되는 것보다 극적으로 더 높은 접합 온도(Tj) 및 Tmax의 결과를 초래한다. 대조적으로, 본 발명의 하나 이상의 실시예는 DRAM 다이(108a 내지 108d)를 실질적으로 우회하도록 뚜껑(134)의 스텝(174) 및 TIM(132)을 통해 로직 다이(102)의 주변에 뻗어있는 구역(112)에 제1 열 전달 경로(화살표(HT1))를 제공한다. 로직 다이(102)로부터의 어느 잉여 열 및 최하위 메모리 다이(108)로부터의 열에 대한 또 다른 제2 열 전달 경로(HT2)는 메모리 다이(108b 내지 108d) 및 TIM(132)을 통해 뚜껑(134)에 열적 필러(130)에 의해 제공된다. 그리하여, 본 발명의 실시예는, HMC(100)에 대한 열적 관리를 강화하고, 저부 DRAM 다이(108a)에 대해 더 낮은 동작 온도를 달성하고, 로직 다이(102) 및 DRAM 다이(108a 내지 108d) 둘 다 그 각자의 온도 사양을 충족하게 하도록 2개의 분리된 열 전달 경로(HT1, HT2)를 제공한다.
논의 하의 특정 예에 있어서, Tmax는 로직에 대해서는 105℃ 미만이고, DRAM에 대해서는 95℃ 미만이다. 4개의 DRAM 다이(108a 내지 108d) 더하기 하나의 로직 다이(102)의 적층에 대하여 펜실베이니아주 캐넌즈버그 소재의 ANSYS 인코포레이티드로부터 상업적으로 이용가능한 유한 요소 분석 ANSYS® MECHANICAL 컴퓨터 이용 공학(CAE) 소프트웨어를 사용하여 수학적 열적 시뮬레이션이 수행되었다. 수행된 시뮬레이션에 대한 파라미터 값이 이하에 제시된다. 어셈블리의 기판(예컨대, 인터포저(106)) 사이드를 통한 열속의 소산 없이, 로직 다이(102) 상에서 11.2W 전력 그리고 각각의 DRAM 다이(108) 상에서 1.6W 전력의 경계 조건이 채용되었다. 로직 다이(102) 및 DRAM 다이(108a 내지 108d)의 각각은 동작 온도에서 110W/mk 및 주위 온도에서 140W/mK의 열 전도성(k)을 갖고 약 50㎛ 두께인 실리콘으로 되는 것으로 특정되었다. 다이 간 언더필은 k=0.5W/mK이었고, 각각의 다이의 액티브 표면 상의 패시베이션은 k=0.2W/mK를 갖는 4㎛의 폴리이미드에서 특정되었다. 각각의 다이에 대한 백사이드 패시베이션은 k=2.0W/mK를 갖는 또 다른 0.5㎛의 실리콘 질화물을 갖는 1.5 내지 2㎛의 폴리이미드인 것으로 특정되었고, 각각의 다이 내 TSV(122)는 k=1.5W/mK의 유전체 라이너를 갖는 k=398W/mK인 것으로 특정되었다. TIM(132)은 3.8W/mK 열 전도성인 것으로 특정되었다. 모델링될 때, 98W/mK의 열 전도성을 갖고 니켈 배리어 층 및 SnAg 솔더를 갖는 30㎛ 직경 구리 필러를 포함하는 도전성 엘리먼트(120)가 TSV와는 통신하지만 어느 다이 간 열적 필러(130)와는 그렇지 않고 (도 1에서 파선(L)으로 묘사된 바와 같이) 로직 다이(102)의 주변에 뻗어있는 구역(112)과 접촉하고 있지 않은 관용적 구성의 뚜껑을 채용하면, 로직에 대한 Tmax은 127.7℃인 한편, 저부 DRAM에 대한 Tmax는 108.9℃이었다. 로직 다이(102)의 주변에 뻗어있는 구역(112) 상의 뚜껑(134)의 400㎛ 오버랩 및 3.8W/mK의 열 전도성을 갖는 50㎛ 두께의 TIM으로 도 1에 관하여 설명되는 바와 같이 본 발명에 따른 뚜껑(134)을 사용하면, 로직에 대한 Tmax은 105.9℃로 감축된 한편, 저부 DRAM에 대한 Tmax는 98.9℃로 감축되었다. 어셈블리의 모든 다이 간 100㎛의 피치로 패시베이션 위에 30W/mK의 열 전도성 및 30㎛ 직경의 전기적으로 격리된 열적 필러(130)를 부가하는 것은 99.0℃의 로직에 대한 Tmax의 결과를 초래한 한편, 저부 DRAM에 대한 Tmax는 95.5℃로 감축되어, 로직 다이(102)에 대한 사양 내에 있었지만 여전히 저부 DRAM 다이(108a)에 대한 사양 밖이었다. 그렇지만, 저부 DRAM 다이(108a)와 로직 다이(102) 사이로부터 열적 필러(130)를 없애면 102.8℃의 로직에 대한 Tmax 및 93.0℃의 로직에 대한 Tmax의 결과를 초래하였고, 사양 내에 잘 있었다. DRAM 다이(108a)를 사양 밖으로 열 올림이 없이 로직 다이 온도를 더 감축하기 위해 로직 다이(102)와 DRAM 다이(108a) 사이에 일부 열적 필러가 채용될 수 있음을 고려해본다.
위에서 설명된 바와 같이, 복수의 반도체 다이를 포함하는 어셈블리 내 열 전달을 관리하는 방법은 더 높은 전력 다이의 일부로부터 인접하는 더 낮은 전력 다이로 열 전달을 방해하는 단계, 인접하는 더 낮은 전력 다이로부터 적어도 하나의 다른 더 낮은 전력 다이로 열 전달을 강화하는 단계, 및 더 높은 전력 다이의 또 다른 부분으로부터 인접하는 열 소산 구조로 열을 전달하는 단계를 포함한다.
또한 위에서 설명된 바와 같이, 본 발명의 일 실시예는, 또 다른 반도체 다이 위에 적층된 반도체 다이, 및 반도체 다이 및 다른 반도체 다이 중 적어도 하나로부터 전기적으로 격리되고 그 사이에 있는 복수의 측방으로 이격된 열 전도성 구조물을 포함하는 멀티-다이 어셈블리로서 특징지어질 수 있다.
개개의 메모리 다이(108a 내지 108d)의 적층부의 맥락에서 예시되었지만, 본 발명은 또한 더 많거나 더 적은 메모리 다이의 사용과 더불어, 메모리 다이의 다수의 적층부의 사용도 고려하는 것인데, 각각의 적층부가 로직 다이 상에 있는 것과 더불어, 하나보다 많은 메모리 다이를 각각 포함하는 적층된 부분적 웨이퍼 세그먼트가 하나보다 많은 로직 다이를 포함하는 웨이퍼 세그먼트 상에 중첩된 것 또한 고려한다.
본 발명의 실시예에 의해 제공된 위 열거된 이점에 부가하여, 웨이퍼 스케일 상에서 달성될 수 있는 것과 같이, 전기도금 또는 무전해 도금에 의해 도전성 엘리먼트(120)와 함께 열적 필러(130)의 형성은 양 유형의 구조의 도금의 강화된 균일성의 결과를 초래함을 또한 주목해야 한다.
본 발명은 또한 어셈블리의 부분들 내 선택적 열 전달 방해, 선택적 열 전달 강화 및 선택적 열 전달 재분배 형태의 열적 관리를 위한 그리고 열을 외부로 소산하도록 열 소산 구조로의 열 전달에 관한 구조 및 재료와 메모리 및 로직 다이 이외의 반도체 다이를 편입시키는 멀티-다이 어셈블리의 하나 이상의 실시예의 구현을 고려한다. 그러한 열 소산 구조 및 그 조합은, 제한 없이, 뚜껑, 히트 싱크, 히트 스프레더, 마이크로 히트 파이프 등을 포함한다.
위에서 설명된 바와 같은 다양한 실시예에 있어서, 반도체 다이 어셈블리는 적층부 내 복수의 반도체 다이, 비교적 더 낮은 전력 밀도 영역 및 비교적 더 높은 전력 밀도를 포함하는 적층부에 인접한 또 다른 반도체 다이, 다른 반도체 다이의 그리고 적층부 내 반도체 다이의 집적 회로를 전기적으로 상호접속하고 그 사이에 있는 도전성 엘리먼트, 적층부의 반도체 다이 사이에 개재된 열적 필러, 및 적층부의 최상위 다이 및 다른 반도체 다이의 비교적 더 높은 전력 밀도 영역과 열적 접촉하고 있는 열 소산 구조를 포함한다.
본 발명은 다양한 수정 및 대안의 형태를 허용하지만, 특정 실시예가 도면에서 예로써 도시되었고 본 명세서에서 상세하게 설명되었다. 그렇지만, 본 발명은 개시된 특정 형태로 한정되려는 의도는 아니다. 오히려, 본 발명은 이하의 첨부 청구범위 및 그 법적 균등물에 의해 정의되는 바와 같이 본 발명의 범위 내에 드는 모든 수정, 균등물 및 대안을 아우르는 것이다.

Claims (39)

  1. 반도체 다이 어셈블리로서,
    적층부 내의 복수의 반도체 다이들;
    상기 적층부 내의 반도체 다이들의 집적 회로들을 상호접속하고 사이에 있는 도전성 엘리먼트들;
    상기 적층부 내의 반도체 다이들 사이에 있고 상기 집적 회로들로부터 전기적으로 격리된 열 전도성 구조물들;
    상기 적층부 내의 반도체 다이들 사이에 그리고 상기 도전성 엘리먼트들 및 상기 열 전도성 구조물들 주위에 위치하는 유전체 재료;
    상기 적층부 내의 상기 반도체 다이들 아래에 위치하는 다른 하나의 반도체 다이 - 상기 다른 하나의 반도체 다이는 상기 적층부 내의 상기 반도체 다이들 아래의 제1 전력 밀도 영역 및 상기 적층부를 넘어 측방으로 연장하는 상기 다른 하나의 반도체 다이의 주변 영역 내의 제2 전력 밀도 영역을 포함하고, 상기 제2 전력 밀도 영역은 상기 제1 전력 밀도 영역보다 더 높은 전력 밀도를 가짐 - ; 및
    상기 적층부 내의 상기 반도체 다이들 및 상기 다른 하나의 반도체 다이 위에 배치된 열 소산 구조물 - 상기 열 소산 구조물은 상기 적층부 내의 최상위 다이 및 상기 다른 하나의 반도체 다이의 상기 제2 전력 밀도 영역과 열적 접촉함 -
    을 포함하는 반도체 다이 어셈블리.
  2. 제1항에 있어서, 상기 다른 하나의 반도체 다이와 상기 적층부 내의 최하위 반도체 다이 사이의 도전성 엘리먼트들 및 상기 다른 하나의 반도체 다이와 상기 적층부 내 상기 최하위 반도체 다이 사이에 그리고 상기 도전성 엘리먼트들 주위에 위치한 유전체 재료를 더 포함하는 반도체 다이 어셈블리.
  3. 제2항에 있어서, 상기 다른 하나의 반도체 다이와 상기 적층부 내의 상기 최하위 반도체 다이 사이에는 전기적으로 격리된 열 전도성 구조물들이 없는 것인 반도체 다이 어셈블리.
  4. 제1항에 있어서,
    상기 다른 하나의 반도체 다이보다 더 큰 측방 범위의 기판을 더 포함하며,
    상기 적층부 내의 상기 반도체 다이들 및 상기 다른 하나의 반도체 다이 위에 배치된 상기 열 소산 구조물은 상기 기판의 표면과 열적으로 접촉하고 있는 반도체 다이 어셈블리.
  5. 제4항에 있어서, 상기 열 소산 구조물은 열적 인터페이스 재료를 통해 상기 다른 하나의 반도체 다이의 상기 제2 전력 밀도 영역과 그리고 상기 적층부 내의 상기 최상위 다이와 열적 접촉하고 있고, 시일 재료를 통해 상기 기판과 열적 접촉하고 있는 것인 반도체 다이 어셈블리.
  6. 제2항에 있어서, 상기 적층부 내의 상기 최하위 반도체 다이와 상기 다른 하나의 반도체 다이 사이에 열 전도성 구조물들을 더 포함하고, 상기 적층부 내의 상기 최하위 반도체 다이와 상기 다른 하나의 반도체 다이 사이의 상기 전기적으로 격리된 열 전도성 구조물들은 상기 적층부 내의 반도체 다이들 사이의 상기 열 전도성 구조물들에 의해 제공된 열 전달 능력보다 더 작은 열 전달 능력을 제공하는 것인 반도체 다이 어셈블리.
  7. 제1항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 열적 필러들 및 벽 구조들 중 적어도 하나를 포함하는 것인 반도체 다이 어셈블리.
  8. 제7항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 열적 필러들을 포함하고, 상기 열적 필러들은 상기 적층부 내의 상기 복수의 반도체 다이들의 반도체 다이들의 주 표면들에 걸쳐 균일하게 분포되는 것인 반도체 다이 어셈블리.
  9. 제7항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 열적 필러들을 포함하고, 상기 열적 필러들은 상기 적층부 내의 상기 복수의 반도체 다이들의 반도체 다이들의 주 표면들에 걸쳐 비-균일하게 분포되는 것인 반도체 다이 어셈블리.
  10. 제7항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 열적 필러들을 포함하고, 상기 적층부 내 2개의 인접하는 반도체 다이들 사이의 열적 필러들은 상기 적층부 내의 상기 2개의 인접하는 반도체 다이들 중 적어도 하나와 상기 적층부 내의 적어도 하나의 다른 반도체 다이 사이의 열적 필러들과 수직으로 정렬되는 것인 반도체 다이 어셈블리.
  11. 제7항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 열적 필러들을 포함하고, 상기 적층부 내의 2개의 인접하는 반도체 다이들 사이의 적어도 하나의 열적 필러는 상기 적층부 내의 상기 2개의 인접하는 반도체 다이들 중 적어도 하나와 상기 적층부 내의 적어도 하나의 다른 반도체 다이 사이의 적어도 하나의 다른 열적 필러로부터 측방으로 오프셋되는 것인 반도체 다이 어셈블리.
  12. 제1항에 있어서, 상기 전기적으로 격리된 열 전도성 구조물들은 상기 적층부 내의 상기 반도체 다이들의 반도체 다이들 사이에서 상기 도전성 엘리먼트들 속에 배치되는(interspersed with) 것인 반도체 다이 어셈블리.
  13. 제1항에 있어서, 상기 적층부 내의 상기 반도체 다이들은 메모리 다이들을 포함하고, 상기 다른 하나의 반도체 다이는 로직 다이를 포함하는 것인 반도체 다이 어셈블리.
  14. 반도체 디바이스로서,
    적층부 내의 복수의 메모리 다이들;
    상기 적층부 내의 인접하는 메모리 다이들의 집적 회로들을 전기적으로 접속하는 도전성 엘리먼트들과는 다른, 상기 적층부 내의 인접하는 메모리 다이들 사이의 복수의 열 전도성 구조물들;
    상기 인접하는 메모리 다이들 사이의 그리고 상기 복수의 열 전도성 구조물들 주위의 유전체 재료;
    상기 적층부의 베이스에 있고 제1 전력 밀도 영역 및 제2 전력 밀도 영역을 포함하는 로직 다이 - 상기 제2 전력 밀도 영역의 적어도 일부는 상기 적층부의 적어도 하나의 측방 너머로 주변에 연장하고, 상기 제2 전력 밀도 영역은 상기 제1 전력 밀도 영역보다 더 높은 전력 밀도를 가짐 - ;
    상기 로직 다이 아래에, 상기 로직 다이보다 더 큰 주변 측방 범위의 기판; 및
    상기 로직 다이 및 메모리 다이들의 상기 적층부 위에 배치되고 상기 로직 다이의 상기 제2 전력 밀도 영역과 그리고 상기 적층부의 최상위 메모리 다이와 열적 접촉하고 상기 기판과 열적 접촉하고 있는 뚜껑
    을 포함하는 반도체 디바이스.
  15. 제14항에 있어서, 상기 복수의 열 전도성 구조물들은 필러들 및 벽들 중 적어도 하나를 포함하는 것인 반도체 디바이스.
  16. 제15항에 있어서, 상기 복수의 열 전도성 구조물들은 필러들을 포함하고, 상기 필러들은 상기 적층부 내의 상기 복수의 반도체 다이들의 반도체 다이들의 주 표면들에 걸쳐 균일하게 분포되는 것인 반도체 디바이스.
  17. 제15항에 있어서, 상기 복수의 열 전도성 구조물들은 필러들을 포함하고, 상기 필러들은 상기 적층부 내의 상기 복수의 반도체 다이들의 반도체 다이들의 주 표면들에 걸쳐 비-균일하게 분포되는 것인 반도체 디바이스.
  18. 제15항에 있어서, 상기 복수의 열 전도성 구조물들은 필러들을 포함하고, 상기 적층부 내 2개의 인접하는 반도체 다이들 사이의 필러들은 상기 적층부 내 상기 2개의 인접하는 반도체 다이들 중 적어도 하나와 상기 적층부 내 적어도 하나의 다른 반도체 다이 사이의 필러들과 수직으로 정렬되는 것인 반도체 디바이스.
  19. 제15항에 있어서, 상기 복수의 열 전도성 구조물들은 필러들을 포함하고, 상기 적층부 내 2개의 인접하는 반도체 다이들 사이의 적어도 하나의 필러는 상기 적층부 내 상기 2개의 인접하는 반도체 다이들 중 적어도 하나와 상기 적층부 내 적어도 하나의 다른 반도체 다이 사이의 적어도 하나의 다른 필러로부터 측방으로 오프셋되는 것인 반도체 디바이스.
  20. 제14항에 있어서, 상기 복수의 열 전도성 구조물들은 상기 적층부 내의 복수의 메모리 다이들 사이의 도전성 엘리먼트들 속에 배치되는 것인 반도체 디바이스.
  21. 제14항에 있어서, 적어도 2개의 인접하는 메모리 다이들 사이의 상기 복수의 열 전도성 구조물들의 패턴은 상기 적어도 2개의 인접하는 메모리 다이들 중 적어도 하나와 다른 메모리 다이 사이의 복수의 열 전도성 구조물들의 패턴과 적어도 부분적으로 다른 것인 반도체 디바이스.
  22. 제14항에 있어서, 적어도 2개의 인접하는 메모리 다이들 사이의 상기 복수의 열 전도성 구조물들은 상기 적층부의 주변 내의 적어도 하나의 다른 영역에서의 열 전달 능력보다 상기 적층부의 주변 내 적어도 하나의 영역에서의 더 큰 열 전달 능력을 제공하도록 크기 및 배열 중 적어도 하나가 정해지는 것인 반도체 디바이스.
  23. 제14항에 있어서, 상기 적층부 내의 최하위 메모리 다이와 상기 로직 다이 사이의 다른 복수의 열 전도성 구조물들을 더 포함하고, 상기 다른 복수의 열 전도성 구조물들은 상기 적층부 내의 인접하는 메모리 다이들 사이의 복수의 열 전도성 구조물들에 의해 제공된 열 전달 능력보다 상기 로직 다이와 상기 최하위 메모리 다이 사이의 더 작은 열 전달 능력을 제공하도록 크기 및 배열 중 적어도 하나가 정해지는 것인 반도체 디바이스.
  24. 제2의 더 큰 Tmax 사양을 갖는 다른 하나의 반도체 다이와 전기적으로 접속된 제1의 Tmax 사양을 갖는 반도체 다이들의 적층부를 포함하는 반도체 다이 어셈블리 내에서 발생된 열을 분산시키는 방법으로서, - 상기 다른 하나의 반도체 다이는 제1 전력 밀도 영역 및 제2 전력 밀도 영역을 포함하고, 상기 제2 전력 밀도 영역의 적어도 일부는 상기 적층부의 적어도 하나의 측방 너머로 주변에 연장하고, 상기 제2 전력 밀도 영역은 상기 제1 전력 밀도 영역보다 더 높은 전력 밀도를 가지며, 상기 반도체 다이 어셈블리는 상기 반도체 다이들의 적층부 및 상기 다른 하나의 반도체 다이 위에 배치되고, 상기 다른 하나의 반도체 다이로부터 상기 적층부의 최상위 반도체 다이 및 상기 다른 하나의 반도체 다이의 상기 제2 전력 밀도 영역과 열 접촉하고 있는 열 소산 구조물을 더 포함함 - ,
    상기 다른 하나의 반도체 다이로부터 상기 열 소산 구조물로 상기 적층부의 최상위 반도체 다이를 통해 상기 적층부의 반도체 다이들 사이의 전기적 도전성 엘리먼트들과는 다른 열 전도성 구조물들을 갖는 상기 다른 하나의 반도체 다이에 바로 인접하는 상기 적층부의 반도체 다이로부터의 열 전달을 강화하는 단계;
    상기 다른 하나의 반도체 다이로부터 상기 적층부의 상기 바로 인접하는 반도체 다이로 열 전달을 억제하는 단계; 및
    상기 다른 하나의 반도체 다이로부터 상기 열 소산 구조물로 직접 열을 전달하는 단계를 포함하는 것인 열 분산 방법.
  25. 제24항에 있어서, 상기 다른 하나의 반도체 다이로부터 상기 열 소산 구조물로 직접 열을 전달하는 단계는 상기 열 소산 구조물과 상기 주변으로 연장하는 영역을 접촉시키는 단계를 포함하는 것인 열 분산 방법.
  26. 제24항에 있어서, 상기 적층부의 상기 최상위 반도체 다이를 상기 열 소산 구조물과 접촉시킴으로써 반도체 다이들의 상기 적층부로부터 상기 열 소산 구조물로 열 전달을 용이하게 하는 단계를 더 포함하는 열 분산 방법.
  27. 제24항에 있어서, 상기 적층부의 인접하는 반도체 다이들 사이의 도전성 엘리먼트들 속에 배치되는 열 전도성 구조물들을 통해 상기 다른 하나의 반도체 다이로부터 가장 먼 상기 적층부의 상기 최상위 반도체 다이로 상기 적층부를 통해 상기 다른 하나의 반도체 다이에 직접 인접하는 상기 적층부의 상기 반도체 다이로부터 반도체 다이들의 상기 적층부 내에서 열 전달을 용이하게 하는 단계를 더 포함하는 열 분산 방법.
  28. 반도체 다이 패키지로서,
    주변에 연장하는 구역을 갖는 로직 다이 위의 메모리 다이들의 적층부;
    상기 적층부 내에 인접하는 메모리 다이들 사이에 있고 상기 메모리 다이들의 집적 회로들로부터 전기적으로 격리된 열 전도성 구조물들; 및
    상기 적층부 내 최상위 메모리 다이와 상기 로직 다이의 상기 주변에 연장하는 구역과 열적 접촉하고 있는 열 소산 구조물
    을 포함하는 반도체 다이 패키지.
  29. 제28항에 있어서, 상기 로직 다이 아래의 기판을 더 포함하고,
    상기 열 소산 구조물은 상기 기판과 열적 접촉하고 있는 것인 반도체 다이 패키지.
  30. 제29항에 있어서, 상기 열 소산 구조물은 메모리 다이들의 상기 적층부 및 상기 로직 다이를 수용하는 캐비티를 갖는 뚜껑을 포함하는 것인 반도체 다이 패키지.
  31. 제30항에 있어서, 상기 뚜껑과 상기 적층부 내의 상기 최상위 메모리 다이 사이 및 상기 뚜껑과 상기 로직 다이의 상기 주변에 연장하는 구역 사이의 열적 인터페이스 재료를 더 포함하는 반도체 다이 패키지.
  32. 제31항에 있어서, 상기 뚜껑과 상기 기판 사이의 뚜껑 시일 재료를 더 포함하는 반도체 다이 패키지.
  33. 반도체 다이 어셈블리로서,
    적층부 내의 반도체 다이들;
    제1 전력 밀도 영역 및 제2 전력 밀도 영역을 포함하는 상기 적층부에 인접한 다른 하나의 반도체 다이 - 상기 제2 전력 밀도 영역은 상기 제1 전력 밀도 영역보다 더 높은 전력 밀도를 가짐 - ;
    상기 다른 하나의 반도체 다이 및 상기 적층부 내 상기 반도체 다이들의 집적 회로들을 전기적으로 상호접속하고 사이에 있는 도전성 엘리먼트들;
    상기 적층부의 반도체 다이들 사이에 개재된 전기적으로 격리된 열적 필러들; 및
    상기 적층부의 최상위 다이 및 상기 다른 하나의 반도체 다이의 상기 제2 전력 밀도 영역과 열적 접촉하고 있는 열 소산 구조물
    을 포함하는 반도체 다이 어셈블리.
  34. 복수의 반도체 다이들을 포함하는 어셈블리 내 열 전달을 관리하는 방법으로서,
    제1 반도체 다이의 제1 전력 밀도 영역으로부터 상기 제1 반도체 다이 이외의 반도체 다이들의 적층부의 인접하는 반도체 다이로 열 전달을 방해하는 단계;
    상기 인접하는 반도체 다이로부터, 상기 적층부의 적어도 하나의 다른 반도체 다이와 상기 인접하는 반도체 다이 사이에 개재된 전기적으로 분리된 열적 필러들을 통해 반도체 다이들의 상기 적층부의 적어도 하나의 다른 반도체 다이로 열 전달을 강화하는 단계;
    상기 제1 반도체 다이의 제2 전력 밀도 영역으로부터, 상기 제1 반도체 다이의 상기 제2 전력 밀도 영역과 열 접촉하고 있는 인접하는 열 소산 구조물의 일부로 열을 전달하는 단계 - 상기 제2 전력 밀도 영역은 상기 제1 전력 밀도 영역보다 더 높은 전력 밀도를 가짐 - ; 및
    상기 제1 반도체 다이로부터 가장 먼 상기 적층부의 반도체 다이로부터, 상기 제1 반도체 다이로부터 가장 먼 상기 적층부의 반도체 다이와 열 접촉하고 있는 상기 열 소산 구조물의 다른 하나의 부분으로 열을 전달하는 단계
    를 포함하는 것인 열 전달 관리 방법.
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