JP2014533439A - 複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法 - Google Patents

複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法 Download PDF

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Abstract

複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連付するシステムおよび方法が、本明細書に開示される。一実施形態では、半導体ダイアセンブリは、積み重ねで配列された複数の第１の半導体ダイと、第１の半導体ダイを担う第２の半導体ダイと、を含むことができる。第２の半導体ダイは、第１の半導体ダイの少なくとも一方側を超えて外側へ横に延びる周辺部分を含むことができる。半導体ダイアセンブリは、第２の半導体ダイの周辺部分において熱伝達特徴を更に含むことができる。第１の半導体ダイは第１の熱経路を画定することができ、熱伝達特徴は、第１の半導体ダイから分離した第２の熱経路を画定することができる。【選択図】図１

Description

開示される実施形態は、半導体ダイアセンブリに関するものである。特に、本技術は、複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法に関するものである。
メモリチップ、マイクロプロセッサチップ、および撮像チップを含むパッケージ化された半導体ダイは、典型的には、基板上に搭載された半導体ダイであって、プラスチック保護カバーに包まれた半導体ダイを含む。ダイは、機能的特徴、例えば、メモリセル、プロセッサ回路、および撮像デバイスなど、ならびに機能的特徴に電気的に接続された接着パッドを含む。接着パッドは、ダイがより高レベル回路に接続されることを可能にするために、保護カバーの外側で端子に電気的に接続され得る。
市場の圧力は、電子デバイスの空間制約内に収まるようにダイパッケージのサイズを減らすことを半導体製造業者に絶えず駆り立てており、一方ではまた、動作パラメータに合うように各パッケージの機能的能力を増やすように彼らに圧力をかけている。パッケージによって覆われる表面積（すなわち、パッケージの「設置面積」）を実質的に増やすこと無く、半導体パッケージの処理能力を高めるための１つのアプローチは、単一パッケージにおいて互いの頂部上に複数の半導体ダイを垂直に積み重ねることである。そのように垂直に積み重ねられたパッケージにおけるダイは、シリコン貫通電極（ＴＳＶ）を使用して個々のダイの接着パッドを隣接ダイの接着パッドと電気的に結合することによって相互に接続され得る。
垂直に積み重ねられたダイパッケージと関連付けられる困難は、個々のダイによって生成される熱が、個々のダイ、それらの間の接合部、および全体としてパッケージの動作温度を組み合わせて増加させることである。これは、積み重ねられたダイが、特にパッケージにおけるダイの密度が増えるにつれて、それらの最大動作温度（Ｔｍａｘ）を上回る温度に達することをもたらす可能性がある。
本技術の実施形態に従って構成された半導体ダイアセンブリの断面図である。 複数の熱経路の無い、ハイブリッドメモリキューブアセンブリの温度プロファイルを例示する概略部分側面図である。 本技術の実施形態に従って構成されたハイブリッドメモリキューブアセンブリの温度プロファイルを例示する概略部分側面図である。 本技術の他の実施形態に従って構成された半導体ダイアセンブリの断面図である。 本技術の更なる実施形態に従って構成された半導体ダイアセンブリの部分概略断面図である。 本技術のなお更なる実施形態に従って構成された半導体ダイアセンブリの部分概略断面図である。 本技術の追加的実施形態に従って構成された半導体ダイアセンブリの部分概略断面図である。 本技術の他の実施形態に従って構成された半導体ダイアセンブリの部分概略断面図である。 本技術の実施形態に従って構成された半導体ダイアセンブリを含むシステムの概略図である。
複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法のいくつかの実施形態の具体的な詳細が、以下に記載される。用語「半導体ダイ」は、一般に、集積回路もしくは構成要素、データ記憶素子、処理構成要素、および／または半導体基板上に製造される他の特徴を有するダイのことを言う。例えば、半導体ダイは、集積回路メモリおよび／または論理回路を含むことができる。半導体ダイおよび／または半導体ダイパッケージにおける他の特徴は、２つの構造が熱を通してエネルギーを交換することができる場合に、互いに「熱接触」していると言うことができる。当業者はまた、本技術が追加の実施形態を有し得ることと、その技術が図１〜図８を参照にして以下に記載される実施形態の詳細のいくつかを用いることなく実施され得ることと、を理解するであろう。
本明細書において使用される際、用語「垂直に」、「横に」、「上部」および「下部」は、図面に示される方位に照らして半導体ダイアセンブリにおける特徴の相対方向または位置のことを言うことができる。例えば、「上部」または「最上部」は、別の特徴よりもページの頂部により近く位置付けられた特徴のことを言うことができる。しかしながら、これらの用語は、他の方位付けを有する半導体デバイスを含むように広く解釈されるべきである。
図１は、本技術の実施形態に従って構成された半導体ダイアセンブリ１００（「アセンブリ１００」）の断面図である。アセンブリ１００は、第２の半導体ダイ１０６上の積み重ね１０４で配列され、パッケージ基板１３０によって担われる１つまたは複数の第１の半導体ダイ１０２を含むことができる。図１に示されるように、第２の半導体ダイ１０６は、積み重ねられた第１の半導体ダイ１０２よりも大きな設置面積を有し得る。従って、第２の半導体ダイ１０６は、第１の半導体ダイ１０２の少なくとも片側を超えて（例えば、第１の半導体ダイ１０２の長さおよび／または幅を超えて）外側へ横に延びる周辺部分１０８を含む。アセンブリ１００は、第２の半導体ダイ１０６の周辺部分１０８における第１の熱伝達特徴１１０ａと、第１の半導体ダイ１０２と重ね合わされたオプションの第２の熱伝達特徴１１０ｂと、を更に含むことができる。動作の間、熱エネルギーは、（例えば、矢印Ｔ１によって例示されたような）第１の熱経路経由で第１の半導体ダイ１０２を通って、また、第１の熱経路Ｔ１から分離された（例えば、矢印Ｔ２によって例示された）第２の熱経路経由で第１の熱伝達特徴１１０ａを通って、第２の半導体ダイ１０６から離れて流れることができる。従って、図１に示された実施形態の第２の熱経路Ｔ２は、第１の半導体ダイ１０２の周辺端部から離れて横に間隔を置かれている。
第１の半導体ダイ１０２および第２の半導体ダイ１０６（「ダイ１０２、１０６」として集合的に呼ばれる）は、様々な種類の半導体構成要素や機能的特徴、例えば、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、集積回路メモリの他の形態、処理回路、画像化構成要素、および／または他の半導体特徴などを含むことができる。種々の実施形態では、例えば、アセンブリ１００は、ハイブリッドメモリキューブ（ＨＭＣ）として構成され得、そのＨＭＣでは、積み重ねられた第１の半導体ダイ１０２は、データ記憶を提供するＤＲＡＭダイまたは他のメモリダイであり、第２の半導体ダイ１０６は、ＨＭＣ内でメモリ制御（例えば、ＤＲＡＭ制御）を提供する高速論理ダイである。他の実施形態では、第１の半導体ダイ１０２および第２の半導体ダイ１０６は、他の半導体構成要素を含み得、ならびに／または積み重ね１０４における個々の第１の半導体ダイ１０２の半導体構成要素は、異なってもよい。
ダイ１０２、１０６は、矩形、円形、および／または他の適切な形状とすることができ、また、種々の異なる寸法を有してもよい。例えば、個々の第１の半導体ダイ１０２は、約１０〜１１ｍｍ（例えば、１０．７ｍｍ）の長さＬ１と、約８〜９ｍｍ（例えば、８．６ｍｍ、８．７ｍｍ）の幅と、をそれぞれ有することができる。第２の半導体ダイ１０６は、約１２〜１３ｍｍ（例えば、１２．６７ｍｍ）の長さＬ２と、約８〜９ｍｍ（例えば、８．５ｍｍ、８．６ｍｍなど）の幅と、を有することができる。他の実施形態では、第１の半導体ダイ１０２および第２の半導体ダイ１０６は、他の適切な寸法を有することができ、ならびに／または個々の第１の半導体ダイ１０２は、互いに異なる寸法を有してもよい。
第２の半導体ダイ１０６の（「縁（ｐｏｒｃｈ）」または「棚（ｓｈｅｌｆ）」として当業者に知られる）周辺部分１０８は、第１の半導体ダイ１０２および第２の半導体ダイ１０６と、第２の半導体ダイ１０６の前向きの表面１１２上の積み重ね１０４の位置との相対寸法によって画定され得る。図１に例示された実施形態では、積み重ね１０４は、周辺部分１０８が、積み重ね１０４の２つの反対側を超えて横に延びるように、第２の半導体ダイ１０６の長さＬ２に対して中心を置かれる。例えば、第２の半導体ダイ１０６の長さＬ２が、第１の半導体ダイ１０２の長さＬ１よりも約１．０ｍｍ大きい場合、周辺部分１０８は、中心に置かれた第１の半導体ダイ１０２の両側を約０．５ｍｍ超えて延びることになる。積み重ね１０４はまた、第２の半導体ダイ１０６の幅に対して中心を置かれ得、第２の半導体ダイ１０６の幅と長さの両方が、中心を置かれた積み重ね１０４の幅と長さよりも大きい実施形態では、周辺部分１０８は、第１の半導体ダイ１０２の周辺全体の周りに延び得る。他の実施形態では、積み重ね１０４は、第２の半導体ダイ１０６の前向きの表面１１２に対してオフセットされ得、ならびに／または第２の半導体ダイ１０６の周辺部分１０８は、積み重ね１０４の周辺全部よりも少なく周りに延び得る。更なる実施形態では、第１の半導体ダイ１０２および第２の半導体ダイ１０６は、円形とすることができ、従って、第１の半導体ダイ１０２および第２の半導体ダイ１０６の相対直径は、周辺部分１０８を画定する。
図１に示されるように、第１の半導体ダイ１０２は、積み重ね１０４において互いに、また、下にある第２の半導体ダイ１０６に、隣接ダイ１０２と１０６との間に位置付けられた複数の導電性素子１１４によって、電気的に結合され得る。図１に示される積み重ね１０４は、共に電気的に結合された８個の第１の半導体ダイ１０２を含むが、他の実施形態では、積み重ね１０４は、８個よりも少ないダイ（例えば、３個のダイ、４個のダイなど）または８個以上のダイ（例えば、１０個のダイ、１２個のダイなど）を含むことができる。導電性素子１１４は、種々の適切な構造、例えば、ピラー、柱、スタッド、バンプなどを有することができ、また、銅、ニッケル、半田（例えば、ＳｎＡｇをベースにした半田）、導体が充填されたエポキシ、および／または他の導電性材料から作られ得る。選択された実施形態では、例えば、導電性素子１１４は銅ピラーとすることができるのに対して、他の実施形態では、導電性素子１１４は、より複雑な構造、例えば窒化物上のバンプ構造などを含むことができる。
図１に更に示されるように、個々の第１の半導体ダイ１０２は、第１の半導体ダイ１０２の反対側で電気的接続を提供するように対応する導電性素子１１４と一方または両方の側上で整列された複数のＴＳＶ１１６をそれぞれ含むことができる。各ＴＳＶ１１６は、個々の第１の半導体ダイ１０２を完全に通過する導電性材料（例えば、銅）と、ＴＳＶ１１６をダイ１０２の残りから電気的に絶縁するために導電性材料を取り囲む電気絶縁性材料と、を含むことができる。図１には示されないが、第２の半導体ダイ１０６はまた、第２の半導体ダイ１０６を高レベル回路に電気的に結合するための複数のＴＳＶ１１６を含むことができる。電気的通信を超えて、ＴＳＶ１１６および導電性素子１１４は熱導管として働くことができ、その熱導管を通して、熱は、（例えば、第１の熱経路Ｔ１を通して）第１の半導体ダイ１０２および第２の半導体ダイ１０６から離れて伝達され得る。いくつかの実施形態では、導電性素子１１４および／またはＴＳＶ１１６の寸法は、積み重ね１０４の熱接触コンダクタンスを増大するために増やされ得る。例えば、個々の導電性素子１１４は、ダイ１０２、１０６から離れた熱経路を増大するために、約１５〜３０μｍまたは他の適切な寸法の直径をそれぞれ有することができる。他の実施形態では、第１の半導体ダイ１０２は、積み重ね１０４を通る熱経路としても働き得る他の種類の電気的コネクタ（例えば、ワイヤボンド）を使用して、互いに、また、第２の半導体ダイ１０６に電気的に結合され得る。
誘電性アンダーフィル材料１１８は、導電性素子１１４を電気的に絶縁するために、および／または半導体ダイ１０２と半導体ダイ１０６との間の機械的な接続を増強するために、第１の半導体ダイ１０２と第２の半導体ダイ１０６の周りにおよび／または第１の半導体ダイ１０２と第２の半導体ダイ１０６との間に堆積され得るか、そうではない場合には、形成され得る。アンダーフィル材料１１８は、非伝導性エポキシペースト（例えば、日本、新潟のナミックス株式会社によって製造されたＸＳ８４４８‐１７１）、毛細アンダーフィル、非伝導性フィルム、成形アンダーフィルとすることができ、ならびに／または他の適切な電気絶縁性材料を含むことができる。いくつかの実施形態では、アンダーフィル材料１１８は、積み重ね１０４を通る熱放散を増大するために、それの熱伝導率に基づいて選択され得る。
種々の実施形態では、アセンブリ１００はまた、導電性素子１１４間の隙間に位置付けられた（破線で示される）複数の熱伝導性素子１２０を含み得る。個々の熱伝導性素子１２０は、構造や組成が導電性素子１１４（例えば、銅ピラー）の構造や組成と少なくとも概ね類似し得る。しかしながら、熱伝導性素子１２０は、ＴＳＶ１１６に電気的に結合されず、従って、第１の半導体ダイ１０２間に電気的接続を提供しない。その代わりに、熱伝導性素子１２０は、積み重ね１０４の全体的な熱伝導率を増加するように働き、それによって、（例えば、第１の熱経路Ｔ１に沿って）積み重ね１０４を通る熱伝達を容易にする。例えば、アセンブリ１００がＨＭＣとして構成される実施形態では、導電性素子１１４間の熱伝導性素子１２０の追加が、数度（例えば、約６〜７℃）だけＨＭＣの動作温度を減らすことが示されている。
図１に示されるように、パッケージ基板１３０は、ダイ１０２、１０６に外部電気的構成要素（例えば、図示しない、高レベルパッケージング）への電気的接続を提供することができる。例えば、パッケージ基板１３０は、半導体構成要素（例えば、ドープされたシリコンウェハもしくはヒ化ガリウムウェハ）、非伝導性構成要素（例えば、種々のセラミック基板、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）など）、および／または伝導性部分（例えば、相互接続回路、ＴＳＶなど）を含むインターポーザーまたはプリント回路基板とすることができる。図１に例示された実施形態では、パッケージ基板１３０は、第１の複数の電気的コネクタ１３４ａ経由でパッケージ基板１３０の第１の側１３２ａで第２の半導体ダイ１０６に結合され、また、第２の複数の電気的コネクタ１３４ｂ（集合的に「電気的コネクタ１３４」と呼ばれる）経由でパッケージ基板１３０の第２の側１３２ｂで外部回路（図示しない）に電気的に結合される。電気的コネクタ１３４は、半田ボール、伝導性バンプおよびピラー、伝導性エポキシ、ならびに／または他の適切な導電性素子とすることができる。誘電性アンダーフィル（例えば、図示しない、ドイツ、デュッセルドルフのＨｅｎｋｅｌ社によって製造されたＦＰ４５８５）は、第１の複数の電気的コネクタ１３４ａの機械的接続および電気的絶縁の増大のために第２の半導体ダイ１０６とパッケージ基板１３０との間で間隔を置かれ得る。種々の実施形態では、パッケージ基板１３０は、第２の半導体ダイ１０６の裏側における熱放散を増大するために比較的高い熱伝導率を有する材料から作られ得る。
上述したように、第１の熱伝達特徴１１０ａは、第２の熱経路Ｔ２に沿って熱を取り除くために、第２の半導体ダイ１０６の周辺部分１０８に熱的に接触することができ、第２の熱伝達特徴１１０ｂは、第１の熱経路Ｔ１に沿って熱を取り除くために、積み重ね１０４における最上部ダイ１０２に熱的に接触することができる。図１に例示された実施形態では、第１の熱伝達特徴１１０ａは、実質的に垂直な熱経路を画定するために、積み重ね１０４における最も外側のダイ１０２の高さに概ね対応する高さまで周辺部分１０８から垂直に延びるピラー状構造を有し、その熱経路から、熱は周辺部分１０８から取り除かれ得る。図１に示されるように、アンダーフィル材料１１８および／または他の熱伝達可能な材料は、（例えば、接着目的のために）第１の熱伝達特徴１１０ａと周辺部分１０８との間で間隔を置かれ得る。他の実施形態では、第１の熱伝達特徴１１０ａは、他の垂直熱経路を画定するために、積み重ねられた第１の半導体ダイ１０２の高さに対してより低いまたはより高い高さに垂直に延びることができる。以下により詳細に記載されるように、他の実施形態では、第１の熱伝達特徴１１０ａは異なる構成を有することができ、また、周辺部分１０８から（すなわち、垂直に離れるよりもむしろ）外側へ横に熱を伝達する熱経路を画定し得る。
例示された実施形態では、第２の熱伝達特徴１１０ｂは、第２の半導体ダイ１０６（例えば、積み重ね１０４における最上部ダイ１０２）から最も遠くに間隔を置かれた第１の半導体ダイ１０２の前向きの表面１１１にわたって延びる。従って、第２の熱伝達特徴１１０ｂは、積み重ね１０４から（例えば、導電性素子１１４およびＴＳＶ１１６を通して）直接的に熱を吸収し、ダイ１０２、１０６から離れてその熱を伝達することができる。他の実施形態では、第２の熱伝達素子１１０ｂは他の適切な構成を有することができ、ならびに／または第１の熱伝達素子１１０ａおよび第２の熱伝達素子１１０ｂは、周辺部分１０８上に、また、積み重ね１０４の上に形成された一体構造とすることができる。更なる実施形態では、第２の熱伝達特徴１１０ａは省略され得る。
熱伝達特徴１１０は、ダイ１０２、１０６から離れる熱の熱コンダクタンスを増やすために、比較的高い熱伝導率を有する材料から作られ得る。例えば、第１の熱伝達特徴１１０ａは、半加工シリコンから作られ得、その半加工シリコンは、温度に依存する熱伝導率（例えば、２５℃で約１４９Ｗ／ｍ°Ｋおよび／または１００℃で約１０５Ｗ／ｍ°Ｋ）を有することができる。他の実施形態では、第１および／または第２の熱伝達特徴１１０は、「熱界面材料」または「ＴＩＭ」として当技術分野において知られるものから作られ得、それは、（例えば、ダイ表面と熱散布部との間の）表面接合部で熱接触コンダクタンスを増やすように設計される。ＴＩＭは、伝導性材料（例えば、カーボンナノチューブ、半田材料、ダイヤモンドライクカーボン（ＤＬＣ）など）、ならびに相転移材料を添加されたシリコン系グリース、ゲル、または接着剤を含むことができる。いくつかの実施形態では、例えば、第２の熱伝達特徴１１０ｂは、Ａｒｉｚｏｎａ、ＰｈｏｅｎｉｘのＳｈｉｎ‐Ｅｔｓｕ ＭｉｃｒｏＳｉ，Ｉｎｃ．によって製造された約３〜４Ｗ／ｍ°Ｋの熱伝導率を有するＸ‐２３‐７７７２‐４ＴＩＭから作られ得る。他の実施形態では、熱伝達特徴１１０は、金属（例えば、銅）および／または他の適切な熱伝導性材料から作られ得る。
種々の実施形態では、熱伝達特徴１１０は、第２の半導体ダイ１０６の周辺部分１０８に取り付けられ得るならびに／あるいは（例えば、熱伝達可能な接着剤、硬化などによって）第１の半導体ダイ１０２と重ね合わされ得る予め形成された部材（例えば、パッド、ピラー、および／または他の適切な構造）とすることができる。他の実施形態では、熱伝達特徴１１０は、当業者に知られた形成方法、例えば化学気相蒸着（ＣＶＤ）や物理気相蒸着（ＰＶＤ）などを使用して、周辺部分１０８の前向きの表面１１２上および／または積み重ね１０４の前向きの表面１１１上に、堆積され得るか、そうではない場合には、形成され得る。
図１に示されるように、第１の熱伝達特徴１１０ａおよび第２の熱伝達特徴１１０ｂは、第１の半導体ダイ１０２および第２の半導体ダイ１０６の周りに少なくとも部分的に延びる熱伝導性ケーシング１２２（「ケーシング１２２」）に熱的に接触することができる。ケーシング１２２は、パッケージ基板１３０上の第２の半導体ダイ１０６から離れて横に間隔を置かれた外部部分１２４と、外部部分１２４によって担われるキャップ部分１２６と、を含むことができる。例示された実施形態では、外部部分１２４およびキャップ部分１２６は、垂直に延びる第１の熱伝達特徴１１０ａと第２の熱伝達特徴１１０ｂの両方がキャップ部分１２６の下側に熱的に接触するように構成された凹部１３６を形成する。しかしながら、他の実施形態では、ケーシング１２２および／または熱伝達特徴１１０は、熱伝達特徴１１０がケーシング１２２の他の部分に熱的に接触するように他の適切な構成を有することができる。
ケーシング１２２は、第１の熱経路Ｔ１および第２の熱経路Ｔ２から熱を吸収し放散するための熱散布部として働くことができる。従って、ケーシング１２２は、熱伝導性材料、例えば、ニッケル、銅、アルミニウム、高い熱伝導率を有するセラミック材料（例えば、窒化アルミニウム）、および／または他の適切な熱伝導性材料から作られ得る。図１に示されるように、外部部分１２４およびキャップ部分１２６は、接着剤１２８を使用して共に、また、下にあるパッケージ基板１３０に接合され得る。接着剤１２８は、アンダーフィル材料１１８、ＴＩＭ（例えば、熱伝達特徴１１０のために使用されるＴＩＭ）、別の熱伝達可能な接着剤、および／または他の適切な接着材料と同じ材料であり得る。他の実施形態では、ケーシング１２２は、一体化して形成され得、および／または他の適切な断面形状を有することができる。種々の実施形態では、ケーシング１２２は、複数のフィンを有するヒートシンク（図示しない）および／または熱放散を増大するための他の表面増大構造を含み得る。
図１に示されるアセンブリ１００のいくつかの実施形態は、アセンブリ１００における個々のダイ１０２、１０６がそれらの設定最大温度（Ｔｍａｘ）以下にとどまるように、それらの動作温度を低くする増強された熱的性質を提供することができる。従来の積み重ねられた半導体ダイパッケージでは、半導体ダイによって生成された熱は、典型的には、ダイの積み重ねによって提供された単一熱経路を通って分散される。従って、より大きな下にある半導体ダイの周辺部分で生成された熱は、下にあるダイから離れて垂直に伝達される前に、ダイの積み重ねの方へ内側に横に移動するはずである。この延ばされた熱経路は、周辺部分での熱の集中を結果としてもたらす。加えて、アセンブリ１００がＨＭＣとして配列されるとき、より大きな下にある論理ダイは、典型的には、それの上方に積み重ねられたメモリダイよりもかなり高い出力レベル（例えば、０．６２８Ｗと比べて５．２４Ｗ）で動作し、従って、論理ダイは、周辺部分に集中するかなりの量の熱を生成する。論理ダイはまた、周辺部分でより高い出力密度を有し得、周辺部分における熱の更なる集中と温度上昇を結果としてもたらす。
図２Ａは、例えば、積み重ねられたメモリダイ２０２および下にある論理ダイ２０６を備えるＨＭＣアセンブリ２００ａの温度プロファイルを例示する概略部分側面図である。図２Ａに示されるように、熱エネルギーは、論理ダイ２０６の中間部分２３１の方へ内側に横にまず延び、次いで、積み重ねられたメモリダイ２０２を通って垂直に延びる（矢印Ｔによって例示された）熱経路に沿って論理ダイ２０６の周辺部分２０８から取り除かれる。動作の間、この単一熱経路および論理ダイ２０６の（特に周辺部分２０８での）高出力密度は、周辺部分２０８に熱エネルギーを集中させる。図２Ａに例示された実施形態では、例えば、論理ダイ２０６の動作温度は、論理ダイ２０６の周辺部分２０８でそれの最高の（例えば、１１３℃を上回る）ものにあり、論理ダイ２０６の最大動作温度（Ｔｍａｘ）を超え得る。
図１に示されるアセンブリ１００は、第２の半導体ダイ１０６の周辺部分１０８に追加の熱経路を提供することによって、他の積み重ねられた半導体ダイパッケージの問題を避けることが見込まれ、それによって、周辺部分１０８から直接的に離れる熱放散を促す。図２Ｂは、例えば、本技術に従って構成されたＨＭＣアセンブリ２００ｂの温度プロファイルを例示する概略部分側面図である。図２Ｂに示されるように、積み重ねられたメモリダイ２０２は、論理ダイ２０６の中間部分２３１から離れて垂直に熱を伝達する（矢印Ｔ１によって示される）第１の熱経路を提供し、熱伝達特徴２１０は、論理ダイ２０６の周辺部分２０８から離れて垂直に熱を伝達する積み重ねられたメモリダイ２０２から離れて横に間隔を置かれた（矢印Ｔ２によって示される）第２の熱経路を提供する。論理ダイ２０６で第１の熱経路Ｔ１から熱的に隔離される、分離した第２の熱経路Ｔ２の追加は、（論理ダイ２０６の出力密度が最高であり得る）論理ダイ２０６の周辺部分２０８における動作温度、全体として論理ダイ２０６および／または積み重ねられたメモリダイ２０２の動作温度を、それらが、それらのそれぞれの最大動作温度（Ｔｍａｘ）より低く維持され得るように、数度減らすことができる。図２Ｂに例示された実施形態では、例えば、第２の熱経路Ｔ２の追加は、１１３℃以上（図２Ａ）から９３℃以下まで論理ダイ２０６の周辺部分２０８における動作温度を低くし、１１３℃以上（図２Ａ）から１００℃以下まで（そこで、中間部分２３１まで移動される）論理ダイ２０６によって見られる最大温度を低くする。加えて、論理ダイ２０６にわたる全体的な温度変化（ΔＴ）はまた、（例えば、約ΔＴ＝１９℃から約ΔＴ＝４．５℃まで）減少され得る。従って、論理ダイ２０６の周辺部分２０８における熱伝達特徴２１０の追加は、許容可能範囲内および最大温度規定以下に論理ダイ２０６の全体的な温度を減らすことができる。
図３は、本技術の他の実施形態に従って構成された半導体ダイアセンブリ３００（「アセンブリ３００」）の断面図である。アセンブリ３００は、図１を参照にして上記したアセンブリ１００の特徴に概ね類似した特徴を含むことができる。例えば、アセンブリ３００は、積み重ね３０４で配列された複数の第１の半導体ダイ３０２（例えば、メモリダイ）と、パッケージ基板３３０によって担われるより大きな下にある第２の半導体ダイ３０６（例えば、高速の論理ダイ）と、を含むことができる。例示された実施形態では、第１の半導体ダイ３０２は、第２の半導体ダイ３０６の周辺部分３０８が第１の半導体ダイ３０２の一方側（例えば、単一側）を超えて横に延びるように、第２の半導体ダイ３０６の前向きの表面３１２上の長さに関してオフセットされている。熱伝達特徴３１０は、周辺部分３０８から積み重ね３０４における最も外側のダイ３０２の高さに対応する高さまで垂直に延びる。従って、アセンブリ３００は、積み重ね３０４によって提供された（矢印Ｔ１によって示される）第１の熱経路と、熱伝達特徴３１０によって提供された（矢印Ｔ２によって示される）第２の熱経路と、を含むことができ、従って、熱が、第２の半導体ダイ３０６の周辺部分３０８から離れて垂直に取り除かれることを可能にする。図３には示されていないが、周辺部分３０８はまた、（一方側または両方側から）第１の半導体ダイ３０２の幅を超えて延び得、熱伝達特徴３１０は、その上に位置付けられる。
図３に例示された実施形態では、アセンブリ３００は、（例えば、図１の接着剤１２８に類似する）接着剤３２８によってパッケージ基板３３０に取り付けられた熱伝導性ケーシング３２２（「ケーシング３２２」）を更に含む。第１の半導体ダイ３０２および第２の半導体ダイ３０６を超えて延びるよりもむしろ、ケーシング３２２は、第１の半導体ダイ３０２および第２の半導体ダイ３０６から外側へ横に間隔を置かれた外部部分３２４であって、積み重ねられた半導体ダイ３０２、３０６の周辺の周りに延びる外部部分３２４を含む。ケーシング３２２は、半導体ダイ３０２、３０６から横にまたは放射状に外側へ、また、アセンブリ３００から離れて垂直に熱を放散するように構成され得る。他の実施形態では、ケーシング３２２は、積み重ねられたダイ３０２、３０６から離れる熱エネルギー伝達を更に容易にするために、積み重ね３０４上に位置付けられ得る、熱伝導性キャップ（例えば、図１のキャップ部分１２６）および／または第２の熱伝達特徴（例えば、図１の第２の熱伝達特徴１１０ｂ）を含むことができる。
図４は、本技術の更なる実施形態に従って構成された半導体ダイアセンブリ４００（「アセンブリ４００」）の部分概略断面図である。アセンブリ４００は、図１および図３に示されるアセンブリ１００、３００の特徴に概ね類似した特徴を含むことができる。例えば、アセンブリ４００は、（概略的に示された）第１の半導体ダイの積み重ね４０４、より大きな下にある第２の半導体ダイ４０６、ならびに、積み重ね４０４および第２の半導体ダイ４０６の周りに少なくとも部分的に延びる熱伝導性ケーシング４２２（「ケーシング４２２」）を含むことができる。アセンブリ４００はまた、（例えば、積み重ね４０４を通るよりもむしろ）周辺部分４０８からの直接的な熱エネルギー伝達を容易にするために、第２の半導体ダイ４０６の周辺部分４０８と整列された第１の熱伝達特徴４１０ａを含むことができる。周辺部分４０８から積み重ね４０４の全体の高さに対応する高さまで垂直に延びる代わりに、第１の熱伝達特徴４１０ａは、ケーシング４２２が、周辺部分 ４０８に近接した第１の熱伝達特徴４１０ａと連結するような厚さ（例えば、約５０μｍ）を有する。例えば、第１の熱伝達特徴４１０ａは、薄くて予め形成されたタブとすることができ、あるいは、周辺部分４０８の前向きの表面４１２上に薄層として堆積されてもよい。オプションの第２の熱伝達特徴４１０ｂは、積み重ね４０４とケーシング４２２との間で、それらの間の熱伝達を容易にするために間隔を置かれ得る。種々の実施形態では、第１の熱伝達特徴４１０ａおよび第２の熱伝達特徴４１０ｂは、同じ厚さを有することができるのに対して、他の実施形態では、それらの厚さは異なってもよい。
ケーシング４２２は、図１に関して上記したケーシング１２２に概ね類似し得る。例えば、ケーシング４２２は、熱伝導性材料（例えば、銅）から作られ得、また、接着剤４２８（例えば、接着性ＴＩＭ）を用いて下にあるパッケージ基板４３０に取り付けられ得る。しかしながら、図４に示されるように、ケーシング４２２は、ダイの積み重ね４０４および第２の半導体ダイ４０６の周辺を少なくとも概ね取り囲むか包むように構成された空洞４３６を含むことができる。例示された実施形態では、例えば、空洞４３６は、第２の半導体ダイ４０６の周辺部分４０８の周りに延びる切り欠きまたは段付き部分４３８と、ダイの積み重ね４０４を収容する主要空洞部分４３９と、を含む。図４に示されるように、空洞４３６はまた、段付き部分４３８が、比較的小さな距離Ｄ（例えば、約０．５ｍｍ）だけパッケージ基板４３０上の第２の半導体ダイ４０６から外側に、横に間隔を置かれるように構成され得る。第２の半導体ダイ４０６に近いこれは、熱放散を更に増大させることができるばかりではなく、全体的なパッケージサイズを減らすこともできる。
種々の実施形態では、ケーシング４２２は金属材料から作られ得、空洞４３６は、当業者に知られた複数の金属コイニングステップによって形成され得る。これは、空洞４３６が、積み重ねられたダイ４０２、４０６の特定の配列にカスタマイズされることを可能にし、３Ｄ一体化（ｉｎｔｅｇｒａｔｉｏｎ）（３ＤＩ）マルチダイパッケージの熱管理を容易にし得る。他の実施形態では、ケーシング４２２は、当業者に知られた他の適切なケーシング形成方法を使用して形成され得る。
（例えば、ポリマー接着剤もしくは半田合金を通して）パッケージ基板で、また、ダイの積み重ねの頂部で、下にあるデバイスだけに接触する従来の熱伝導性ケーシング、蓋またはキャップとは異なり、図４に示される多層空洞４３６は、ケーシング４２２が、第２の半導体ダイ４０６の周辺部分４０８で第１の熱伝達特徴４１０ａに、積み重ね４０４の頂部で第２の熱伝達特徴４１０ｂに、また、周辺部分４０８に近接したパッケージ基板４３０に、熱的に接触することを可能にする。種々の実施形態では、例えば、ケーシング４２２は、各側上で約０．４〜０．５ｍｍだけ第２の半導体ダイ４０６の周辺部分４０８と一部重複することができる。この追加的な接触は、ケーシング４２２が、熱エネルギーを伝達し、アセンブリ４００の熱抵抗を減らすことができるより大きな表面積を提供する。例えば、空洞４３６を備えるケーシング４２２が、ＨＭＣアセンブリの周辺部分４０８で動作温度を約３〜５℃またはそれ以上（例えば、１０℃）減らされることが示されている。
図５は、本技術のなお更なる実施形態に従って構成された半導体ダイアセンブリ５００（「アセンブリ５００」）の部分概略断面図である。アセンブリ５００は、図４を参照にして上記したアセンブリ４００の特徴に概ね類似した特徴を含むことができる。例えば、アセンブリ５００は、ダイの積み重ね５０４および第２の半導体ダイ５０６を収容する空洞５３６を有する熱伝導性ケーシング５２２（「ケーシング５２２」）を含むことができる。ケーシング５２２は、第２の半導体ダイ５０６の周辺部分５０８で第１の熱伝達特徴５１０ａに、また、ダイの積み重ね５０４の上部部分で第２の熱伝達特徴５１０ｂに、熱的に接触することができる。空洞５３６はまた、パッケージの全体的なサイズを減らすために、パッケージ基板５３０における第２の半導体ダイ５０６に近接してケーシング５２２を位置付けるように構成され得る。
一体化して形成されたケーシングよりもむしろ、図５に例示されたケーシング５２２は、外部部分５４０と、外部部分５４０の空洞５３６内に位置付けられた１つ以上の熱伝導性部材５４２と、を含む。外部部分５４０は、それが（例えば、第２の熱伝達特徴５１０ｂ経由で）積み重ね５０４の頂部に、また、（例えば、熱伝達可能な接着剤５２８経由で）下にあるパッケージ基板５３０に、熱的に結合するように、ダイの積み重ね５０４および第２の半導体ダイ５０６の周りに延びることができる。伝導性部材５４２は、第２の半導体ダイ５０６の周辺部分５０８から離れて熱エネルギーを導くために、外部部分５４０と第１の熱伝達特徴５１０ａとの間で間隔を置かれたピラー、円柱、矩形角柱、および／または他の適切な構造とすることができる。製造の間、外部部分５４０は、概ね標準的な形状および／またはサイズを有するように設計され得るのに対して、熱伝導性部材５４２は、標準的な外部部分５４０を積み重ねられたダイ５０４、５０６の特定の構成に適合させるように構成され得る。そのように、図５に示されるケーシング５２２は、製造を単純化することができ、ダイ５０４、５０６からの熱伝達を増大するために半導体ダイ５０４、５０６の積み重ねにぴったり合う空洞５３６を提供することができる。
図６は、本技術の追加的な実施形態に従って構成された半導体ダイアセンブリ６００（「アセンブリ６００」）の部分概略断面図である。アセンブリ６００は、図４および図５を参照にして上記したアセンブリ４００や５００の特徴に概ね類似する特徴を含むことができる。例えば、アセンブリ６００は、パッケージ基板６３０と、（概略的に示される）第１の半導体ダイの積み重ね６０４と、第２の半導体ダイ６０６と、積み重ね６０４を収容するように構成された空洞６３６を有する熱伝導性ケーシング６２２（「ケーシング６２２」）と、を含むことができる。しかしながら、図６に例示された実施形態では、ケーシング６２２は、ケーシング６２２のベース部分６４４が第２の半導体ダイ６０６の周辺部分６０８に一部重複し得るように、パッケージ基板６３０からある距離で終端する。接着剤６２８および／または他のアンダーフィル材料は、ケーシング６２２を下にあるパッケージ基板６３０に取り付けるために使用され得る。図６に示されるように、ケーシング６２２は、（矢印によって示されるような）分離した熱経路を提供するために、第２の半導体ダイ６０６の周辺部分６０８で第１の熱伝達特徴６１０ａに、また、ダイの積み重ね６０４の頂部で第２の熱伝達特徴６１０ｂに、熱的に接触することができ、その熱経路を通って、熱は、ケーシング６２２を通って吸収され、散布され得る。従って、ケーシング６２２は、積み重ね６０４の周りに実質的に標準化された空洞形状を有することができるが、第２の半導体ダイ６０６からの熱放散を容易にするために第２の半導体ダイ６０６の周辺部分６０８に近接した熱接触を更に提供することができる。
図７は、本技術の他の実施形態に従って構成された半導体ダイアセンブリ７００（「アセンブリ７００」）の部分概略断面図である。アセンブリ７００は、図４〜図６を参照にして上記したアセンブリ４００、５００、６００の特徴に概ね類似した特徴、例えば、積み重ね７０４の設置面積よりも大きな設置面積を有する第２の半導体ダイ７０６によって担われる（概略的に示された）第１の半導体ダイの積み重ね７０４などを含むことができる。例示された実施形態では、アセンブリ７００は、空洞７３６および空洞７３６の中に横に延びる１つ以上のフランジ７４６を有する熱伝導性ケーシング７２２（「ケーシング７２２」）を含む。フランジ７４６は、第２の半導体ダイ７０６の周辺部分７０８で第１の熱伝達特徴７１０ａと熱接触することができ、ケーシング７２２の下側７４８は、積み重ね７０４上の第２の熱伝達特徴７１０ｂと熱接触することができる。従って、ケーシング７２２は、少なくとも２つの分離した熱経路であって、一方が、フランジ付き部分７４６経由で外側へ横に導かれ、もう１つが、ケーシング７２２までダイの積み重ね７０４を通して垂直に導かれる、熱経路との熱接触面積の増加をもたらす。そのように、アセンブリ７００は、第２の半導体ダイ７０６の周辺部分７０８で熱の集中を減らし、第２の半導体ダイ７０６の動作温度を減らすことができる。
図１〜図７を参照にして上記した積み重ねられた半導体ダイアセンブリのいずれか１つは、無数のより大きなおよび／またはより複雑なシステムのいずれかに組み込まれ得、それらの代表的な例は、図８に概略的に示されるシステム８００である。システム８００は、半導体ダイアセンブリ８１０、電源８２０、ドライバ８３０、プロセッサ８４０、および／または他のサブシステムもしくは構成要素８５０を含むことができる。半導体ダイアセンブリ８１０は、上記した積み重ねられた半導体ダイアセンブリの特徴に概ね類似する特徴を含むことができ、従って、熱放散を増大する複数の熱経路を含むことができる。結果として生じるシステム８００は、多種多様の機能、例えばメモリ記憶、データ処理、および／または他の適切な機能などのいずれかを実行することができる。従って、代表的なシステム８００は、手持ち型デバイス（例えば、携帯電話、タブレット、デジタル読み取り器、およびデジタルオーディオプレーヤー）、コンピュータ、ならびに電化製品を含み得るがこれらに限定されない。システム８００の構成要素は、単一ユニット内に収容され得るか、あるいは、（例えば、通信ネットワークを通して）複数の、相互に接続されたユニット上に分散され得る。システム８００の構成要素はまた、遠隔デバイスと、多種多様のコンピュータで読み取り可能な媒体のいずれかと、を含むことができる。
前述から、本技術の具体的な実施形態が例示の目的で本明細書に記載されているが、本開示から逸脱することなく種々の修正が行われてもよいことが理解されるであろう。例えば、半導体ダイアセンブリの実施形態の多くはＨＭＣに関して記載されたが、他の実施形態では、半導体ダイアセンブリは、他のメモリデバイスまたは他の種類の積み重ねられたダイアセンブリとして構成され得る。加えて、図１〜図７に例示された半導体ダイアセンブリは、第２の半導体ダイ上に積み重ねで配列された複数の第１の半導体ダイを含む。しかしながら、他の実施形態では、半導体ダイアセンブリは、第２の半導体ダイ上に積み重ねられた１つの第１の半導体ダイを含むことができる。特定の実施形態に照らして記載された新たな技術の一定の態様はまた、他の実施形態では組み合わせられてもよいし、あるいは排除されてもよい。その上、新たな技術の一定の実施形態と関連付けられた利点は、それらの実施形態に照らして記載されたが、他の実施形態もまた、そのような利点を呈し得、全ての実施形態が、その技術の範囲内に入るように必ずしもそのような利点を呈することを要するとは限らない。従って、本開示および関連付けられた技術は、本明細書に明示的に示されないまたは記載されない他の実施形態を包含することができる。

Claims (38)

  1. 半導体ダイアセンブリであって、
    第１の半導体ダイと、
    前記第１の半導体ダイを担う第２の半導体ダイであって、当該第２の半導体ダイが、前記第１の半導体ダイの少なくとも一方側を超えて外側へ横に延びる周辺部分を有し、前記第１の半導体ダイが、当該第２の半導体ダイから離れた第１の熱経路を画定する、第２の半導体ダイと、
    前記第２の半導体ダイの前記周辺部分における熱伝達特徴であって、当該熱伝達特徴が、前記第２の半導体ダイから離れて熱を伝達する第２の熱経路を画定するように構成され、前記第１の熱経路が、前記第１の半導体ダイから分離されている、熱伝達特徴と、を備える、半導体ダイアセンブリ。
  2. 前記第１の半導体ダイは、積み重ねで配列された複数の第１の半導体ダイの１つであり、
    前記第２の半導体ダイは、論理ダイであり、
    前記メモリダイは、当該メモリダイを通って延びる複数のシリコン貫通電極（ＴＳＶ）、および当該メモリダイと前記論理ダイとの間の複数の導電性特徴によって、互いに、また、前記論理ダイに電気的に結合され、
    前記熱伝達特徴は、前記第１の半導体ダイの前記側から離れて横に間隔を置かれた第１の熱伝達特徴であって、前記論理ダイの前記周辺部分から、前記論理ダイから最も遠くに間隔を置かれた前記メモリダイの高さに対応する高さまで少なくとも垂直に延びる、第１の熱伝達特徴であり、
    当該半導体ダイアセンブリが、
    前記積み重ね上の第２の熱伝達特徴と、
    前記第１および第２の熱伝達特徴と熱接触した熱伝導性ケーシングと、
    第１の側と、前記第１の側の反対側の第２の側とを有するパッケージ基板であって、前記論理ダイが、前記第１の側における当該パッケージ基板に電気的に結合され、当該パッケージ基板が、前記第２の側で電気的コネクタを含む、パッケージ基板と、を更に備える、請求項１に記載の半導体ダイアセンブリ。
  3. 前記第１の半導体ダイは、複数の第１の半導体ダイの１つであり、前記熱伝達特徴は、前記周辺部分から、前記第２の半導体ダイから最も遠くに間隔を置かれた前記第１の半導体ダイの高さに対応する高さまで延びる、請求項１に記載の半導体ダイアセンブリ。
  4. 前記熱伝達特徴は、半加工シリコン、熱界面材料、および熱伝導性フィラーを添加したシリコンの少なくとも１つを備える、請求項１に記載の半導体ダイアセンブリ。
  5. 前記熱伝達特徴は、前記第１の半導体ダイの前記側から離れて横に間隔を置かれた第１の熱伝達特徴であり、
    当該半導体ダイアセンブリは、前記第１の半導体ダイと重ね合わされた第２の熱伝達特徴を更に備える、請求項１に記載の半導体ダイアセンブリ。
  6. 前記第１の半導体ダイは、積み重ねで配列された複数のメモリダイの１つであり、
    前記第２の半導体ダイは、論理ダイであり、
    前記第２の熱経路は、前記メモリダイから離れて横に間隔を置かれている、請求項１に記載の半導体ダイアセンブリ。
  7. 前記第１および第２の半導体ダイの周りに少なくとも部分的に延びる熱伝導性ケーシングであって、前記熱伝達特徴と熱接触している、熱伝導性ケーシングを更に備える、請求項１に記載の半導体ダイアセンブリ。
  8. 前記熱伝導性ケーシングは、前記周辺部分に近接した前記熱伝達特徴と熱接触している、請求項７に記載の半導体ダイアセンブリ。
  9. 前記第１の半導体ダイは、前記第２の半導体ダイ上に積み重ねで配列された複数の第１の半導体ダイの１つであり、前記熱伝導性ケーシングは、前記第２の半導体ダイから最も遠くに間隔を置かれた前記第１の半導体ダイに近接した前記熱伝達特徴と熱接触している、請求項７に記載の半導体ダイアセンブリ。
  10. 前記熱伝導性ケーシングは、前記周辺部分を収容し前記熱伝達特徴に接触するように構成された段付き空洞を含む、請求項７に記載の半導体ダイアセンブリ。
  11. 前記熱伝導性ケーシングは、前記第１および第２の半導体ダイを収容するように構成された空洞と、前記空洞内の少なくとも１つの熱伝導性部材と、を含み、前記熱伝導性部材が前記熱伝達特徴と熱接触している、請求項７に記載の半導体ダイアセンブリ。
  12. 前記熱伝導性ケーシングは、前記第１および第２の半導体ダイを収容するように構成された空洞と、前記空洞の中に横に延びるフランジと、を含み、前記フランジは、前記周辺部分で前記熱伝達特徴に熱的に結合されている、請求項７に記載の半導体ダイアセンブリ。
  13. 前記第１の半導体ダイを収容するように構成された空洞と、前記熱伝達特徴と熱接触しているベース部分と、を有する熱伝導性ケーシングであって、前記ベース部分が、前記周辺部分によって少なくとも一部担われる、熱伝導性ケーシングと、
    前記第２の半導体ダイを担うパッケージ基板であって、前記熱伝導性ケーシングが当該パッケージ基板からある距離で終端する、パッケージ基板と、を更に備える、請求項１に記載の半導体ダイアセンブリ。
  14. 半導体ダイアセンブリであって、
    第１の設置面積を有する少なくとも１つのメモリダイと、
    前記メモリダイを担う論理ダイであって、当該論理ダイが、第２の設置面積を超えて延びる周辺部分を含むように、当該論理ダイは、前記第１の設置面積よりも大きな前記第２の設置面積を有する、論理ダイと、
    前記論理ダイの前記周辺部分と整列された熱伝達特徴であって、前記メモリダイが第１の熱経路を画定し、前記熱伝達特徴が、前記論理ダイにおいて前記第１の熱経路から熱的に隔離された第２の熱経路を画定する、熱伝達特徴と、を備える、半導体アセンブリ。
  15. 前記第１および第２の熱経路は、横に互いから離れて間隔を置かれ、互いに少なくとも実質的に平行である、請求項１４に記載の半導体ダイアセンブリ。
  16. 前記第１および第２の熱経路は、横に互いから離れて間隔を置かれ、互いに少なくとも実質的に垂直である、請求項１４に記載の半導体ダイアセンブリ。
  17. 前記メモリダイは、積み重ねにおいて共に電気的に結合された複数のメモリダイの１つである、請求項１４に記載の半導体ダイアセンブリ。
  18. 前記熱伝達特徴および前記メモリダイと熱接触する熱伝導性ケーシングを更に備える、請求項１４に記載の半導体ダイアセンブリ。
  19. 前記熱伝導性ケーシングは、前記メモリダイおよび前記論理ダイの外部境界に概ね類似して形作られた空洞を含む、請求項１８に記載の半導体ダイアセンブリ。
  20. 半導体ダイアセンブリを形成する方法であって、
    第１の半導体ダイを第２の半導体ダイに電気的に結合することであって、前記第２の半導体ダイが、前記第１の半導体ダイの少なくとも一方側を超えて外側へ横に延びる周辺部分を有し、前記第１の半導体ダイが、前記第２の半導体ダイから離れて熱を伝達する第１の熱経路を形成する、当該結合することと、
    熱伝達特徴を前記第２の半導体ダイの前記周辺部分に、また、前記第１の半導体ダイから離れて横に間隔を置いて、配置することであって、前記熱伝達特徴が、前記第１の熱経路とは分離された前記論理ダイから離れた第２の熱経路を形成する、当該配置することと、を含む、方法。
  21. 前記第１の半導体ダイは、積み重ねで共に電気的に結合された複数のメモリダイのうちの１つであり、
    前記第１の半導体ダイを前記第２の半導体ダイに電気的に結合することは、前記メモリダイの積み重ねを論理ダイに電気的に結合することを含む、請求項２０に記載の方法。
  22. 前記熱伝達特徴を前記周辺部分に配置することは、シリコン部材を前記周辺部分上に置くことを含み、前記シリコン部材は、前記周辺部分から前記第１の半導体ダイの最も外側の表面の高さに対応する高さまで垂直に延びる、請求項２０に記載の方法。
  23. 前記熱伝達特徴を前記周辺部分に配置することは、熱界面材料を前記第１の半導体ダイに面する前記周辺部分の表面上に置くことを含み、
    当該方法は、熱伝導性ケーシングを前記第１の半導体ダイにおよび前記熱伝達特徴に熱的に接触させることを更に含む、請求項２０に記載の方法。
  24. 熱伝導性ケーシングを前記第１および第２の半導体ダイの少なくとも一部の周りに配置することを更に含み、前記熱伝導性ケーシングは、前記第１および第２の半導体ダイの少なくとも一部を収容するように構成された空洞を含み、前記熱伝導性ケーシングは前記熱伝達特徴に熱的に接触する、請求項２０に記載の方法。
  25. 前記第１の半導体ダイは、前記第２の半導体ダイ上に積み重ねで配列された複数の第１の半導体ダイの１つであり、前記熱伝導性ケーシングを前記第１および第２の半導体ダイの周りに配置することは、前記第２の半導体ダイから最も遠くに間隔を置かれた前記第１の半導体ダイの高さに近接する高さで前記熱伝達特徴と前記熱伝導性ケーシングを熱的に接触させることを含む、請求項２４に記載の方法。
  26. 前記熱伝導性ケーシングを前記第１および第２の半導体ダイの周りに配置することは、前記熱伝導性ケーシングを前記周辺部分に近接した前記熱伝達特徴と熱的に接触させることを含む、請求項２４に記載の方法。
  27. 前記熱伝導性ケーシングを前記第１および第２の半導体ダイの周りに配置することは、一連の金属コイニングステップを使用して金属材料において前記空洞を形成することを含み、前記空洞は、前記積み重ねられた第１および第２の半導体ダイを収容するように多層化される、請求項２４に記載の方法。
  28. 前記熱伝導性ケーシングを前記第１および第２の半導体ダイの周りに配置することは、
    前記第１および第２の半導体ダイを前記熱伝導性ケーシングの空洞内に置くことと、
    少なくとも１つの伝導性部材を前記熱伝達特徴と前記熱伝導性ケーシングとの間の前記空洞に位置付けることを含む、請求項２４に記載の方法。
  29. 前記熱伝導性ケーシングを前記第１および第２の半導体ダイの周りに配置することは、前記空洞の中に延びるフランジであって、前記熱伝達特徴と熱接触するフランジを形成することを含む、請求項２４に記載の方法。
  30. 前記第２の半導体ダイをパッケージ基板に電気的に結合することと、
    前記パッケージ基板から離れて間隔を置かれたベース部分を有する熱伝導性ケーシングを前記第１の半導体ダイの少なくとも一部の周りに配置することと、
    前記ベース部分を前記熱伝達特徴と熱的に接触させることと、を更に含む、請求項２０に記載の方法。
  31. 前記熱伝達特徴が第１の熱伝達特徴であり、当該方法が、
    第２の熱伝達特徴を前記第１の半導体ダイと重ね合わせることと、
    熱伝導性ケーシングが、前記第１および第２の熱伝達特徴に熱的に接触するように、前記熱伝導性ケーシングを前記第１および第２の半導体ダイの少なくとも一部の周りに配置することと、を更に含む、請求項２０に記載の方法。
  32. 半導体ダイアセンブリを形成する方法であって、
    複数のメモリダイを積み重ねで共に電気的に結合することと、
    前記メモリダイの少なくとも一方側を超えて外側へ横に延びる周辺部分を含む論理ダイに前記メモリダイを電気的に結合することと、
    熱伝達特徴を前記論理ダイの前記周辺部分に、また、前記メモリダイから離れて横に間隔を置いて、配置することであって、前記メモリダイおよび前記熱伝達特徴が、前記論理ダイから離れて熱を伝達する分離した熱経路を提供する、当該配置することと、を含む、方法。
  33. 前記熱伝達特徴を配置することは、シリコン部材を前記周辺部分に置くことを含み、前記シリコン部材は、前記周辺部分から、前記論理ダイから最も遠くに間隔を置かれた前記メモリダイの高さに対応する高さまで延びる、請求項３２に記載の方法。
  34. 前記複数のメモリダイを積み重ねで共に電気的に結合することは、少なくとも８つのメモリダイを共に電気的に結合することを含む、請求項３２に記載の方法。
  35. 前記メモリダイおよび前記論理ダイを収容するように形作られた空洞を有する熱伝導性ケーシングを形成することを更に含む、請求項３２に記載の方法。
  36. 前記熱伝達特徴を配置することは、熱界面材料（ＴＩＭ）を前記周辺部分に置くことを含み、
    当該方法は、熱伝導性ケーシングを前記メモリダイの周りに配置することを更に含み、前記熱伝導性ケーシングは、前記ＴＩＭと、前記論理ダイから最も遠くに間隔を置かれた前記メモリダイとに熱的に接触するように構成される、請求項３２に記載の方法。
  37. 第１の熱経路を画定する前記メモリダイに熱的に接触するように、また、前記メモリダイから離れて横に間隔を置かれた第２の熱経路を画定する前記熱伝達特徴に熱的に接触するように構成された、熱伝導性ケーシングを形成することを更に含む、請求項３２に記載の方法。
  38. 半導体システムであって、
    積み重ねられた半導体ダイアセンブリであり、
    第１の側と、前記第１の側の反対側の第２の側とを有するパッケージ基板と、
    前記第１の側における論理ダイであって、前記パッケージ基板に電気的に結合された論理ダイと、
    前記論理ダイによって担われ、互いにおよび前記論理ダイに電気的に結合された複数のメモリダイであって、当該メモリダイが、前記論理ダイから離れて熱を伝達する第１の熱経路を画定し、前記論理ダイが、前記メモリダイの少なくとも一方側を超えて外側へ横に延びる周辺部分を含む、複数のメモリダイと、
    前記周辺部分における熱伝達特徴であって、当該熱伝達特徴が、前記論理ダイから離れて熱を伝達する第２の熱経路を画定し、前記第２の熱経路が、前記メモリダイから分離している、熱伝達特徴と、を含む、半導体アセンブリと、
    前記パッケージ基板の前記第２の側に電気的に結合されたドライバと、を備える、半導体システム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015527734A (ja) * 2012-07-12 2015-09-17 マイクロン テクノロジー， インク． 断熱材を含む半導体デバイスパッケージおよび、係る半導体パッケージの作製および使用の方法
JP2018507560A (ja) * 2015-03-02 2018-03-15 マイクロン テクノロジー， インク． アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ
JP2018046280A (ja) * 2016-09-14 2018-03-22 アナログ ディヴァイスィズ インク 単一リードフレーム積層ダイガルバニック絶縁体

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
JP2013197387A (ja) * 2012-03-21 2013-09-30 Elpida Memory Inc 半導体装置
KR20140023706A (ko) 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치의 파워 ｔｓｖ
KR101419601B1 (ko) * 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
US9343419B2 (en) * 2012-12-14 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
US8803306B1 (en) * 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9129944B2 (en) 2013-01-18 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9601406B2 (en) * 2013-03-01 2017-03-21 Intel Corporation Copper nanorod-based thermal interface material (TIM)
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9082743B2 (en) 2013-08-02 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packages with heat dissipation structures
US9583415B2 (en) * 2013-08-02 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal interface material on the sidewalls of stacked dies
KR20150018099A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 적층 반도체 장치
KR102165267B1 (ko) * 2013-11-18 2020-10-13 삼성전자 주식회사 Ｔｓｖ 구조를 포함하는 집적회로 소자 및 그 제조 방법
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9287240B2 (en) 2013-12-13 2016-03-15 Micron Technology, Inc. Stacked semiconductor die assemblies with thermal spacers and associated systems and methods
JP6135533B2 (ja) * 2014-02-06 2017-05-31 日立金属株式会社 マルチモジュール
US9281302B2 (en) 2014-02-20 2016-03-08 International Business Machines Corporation Implementing inverted master-slave 3D semiconductor stack
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US10020236B2 (en) 2014-03-14 2018-07-10 Taiwan Semiconductar Manufacturing Campany Dam for three-dimensional integrated circuit
US9269700B2 (en) 2014-03-31 2016-02-23 Micron Technology, Inc. Stacked semiconductor die assemblies with improved thermal performance and associated systems and methods
US20150279431A1 (en) * 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US10418330B2 (en) * 2014-04-15 2019-09-17 Micron Technology, Inc. Semiconductor devices and methods of making semiconductor devices
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US10838865B2 (en) 2014-05-08 2020-11-17 Micron Technology, Inc. Stacked memory device system interconnect directory-based cache coherence methodology
US9520370B2 (en) * 2014-05-20 2016-12-13 Micron Technology, Inc. Methods of forming semiconductor device assemblies and interconnect structures, and related semiconductor device assemblies and interconnect structures
US9431360B2 (en) * 2014-05-27 2016-08-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9653381B2 (en) 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9443744B2 (en) * 2014-07-14 2016-09-13 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods
US9337119B2 (en) * 2014-07-14 2016-05-10 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems
US9691746B2 (en) * 2014-07-14 2017-06-27 Micron Technology, Inc. Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US9735130B2 (en) * 2014-08-29 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9496154B2 (en) 2014-09-16 2016-11-15 Invensas Corporation Use of underfill tape in microelectronic components, and microelectronic components with cavities coupled to through-substrate vias
KR102307490B1 (ko) * 2014-10-27 2021-10-05 삼성전자주식회사 반도체 패키지
US9543274B2 (en) 2015-01-26 2017-01-10 Micron Technology, Inc. Semiconductor device packages with improved thermal management and related methods
US9601374B2 (en) 2015-03-26 2017-03-21 Micron Technology, Inc. Semiconductor die assembly
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US9780079B2 (en) 2015-04-30 2017-10-03 Micron Technology, Inc. Semiconductor die assembly and methods of forming thermal paths
US9768149B2 (en) * 2015-05-19 2017-09-19 Micron Technology, Inc. Semiconductor device assembly with heat transfer structure formed from semiconductor material
US10215500B2 (en) 2015-05-22 2019-02-26 Micron Technology, Inc. Semiconductor device assembly with vapor chamber
US9645619B2 (en) * 2015-05-29 2017-05-09 Corsair Memory, Inc. Micro heat pipe cooling system
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
KR102445662B1 (ko) 2015-07-01 2022-09-22 삼성전자주식회사 스토리지 장치
WO2017052605A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Redistribution layer diffusion barrier
US10163859B2 (en) 2015-10-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method for chip package
US10068875B2 (en) * 2015-10-22 2018-09-04 Micron Technology, Inc. Apparatuses and methods for heat transfer from packaged semiconductor die
KR20170066843A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 적층형 반도체 장치 및 적층형 반도체 장치의 제조 방법
CN117202767A (zh) 2015-12-15 2023-12-08 谷歌有限责任公司 超导凸起接合件
US9875993B2 (en) * 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
US10032695B2 (en) * 2016-02-19 2018-07-24 Google Llc Powermap optimized thermally aware 3D chip package
KR102579876B1 (ko) * 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
US9960150B2 (en) 2016-06-13 2018-05-01 Micron Technology, Inc. Semiconductor device assembly with through-mold cooling channel formed in encapsulant
US10236229B2 (en) 2016-06-24 2019-03-19 Xilinx, Inc. Stacked silicon package assembly having conformal lid
US9859262B1 (en) 2016-07-08 2018-01-02 Globalfoundries Inc. Thermally enhanced package to reduce thermal interaction between dies
US10068879B2 (en) 2016-09-19 2018-09-04 General Electric Company Three-dimensional stacked integrated circuit devices and methods of assembling the same
US10008395B2 (en) 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US9761543B1 (en) * 2016-12-20 2017-09-12 Texas Instruments Incorporated Integrated circuits with thermal isolation and temperature regulation
US10062634B2 (en) * 2016-12-21 2018-08-28 Micron Technology, Inc. Semiconductor die assembly having heat spreader that extends through underlying interposer and related technology
US20180197761A1 (en) * 2017-01-10 2018-07-12 Axcelis Technologies, Inc. Active workpiece heating or cooling for an ion implantation system
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
CN107247685B (zh) * 2017-05-26 2021-01-12 京信通信技术(广州)有限公司 Mems器件端口特性参数提取方法和装置
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10957611B2 (en) * 2017-08-01 2021-03-23 Mediatek Inc. Semiconductor package including lid structure with opening and recess
US10340242B2 (en) * 2017-08-28 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
JP2019054181A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
CN108257927B (zh) * 2018-01-17 2020-02-07 深圳市晶存科技有限公司 一种半导体存储器件
US10453820B2 (en) 2018-02-07 2019-10-22 Micron Technology, Inc. Semiconductor assemblies using edge stacking and methods of manufacturing the same
US10573630B2 (en) * 2018-04-20 2020-02-25 Advanced Micro Devices, Inc. Offset-aligned three-dimensional integrated circuit
US10510629B2 (en) * 2018-05-18 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method of forming same
US10685937B2 (en) 2018-06-15 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package having dummy structures and method of forming same
US10790251B2 (en) * 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
US11107747B2 (en) * 2018-09-19 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package with composite thermal interface material structure and method of forming the same
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US11152333B2 (en) * 2018-10-19 2021-10-19 Micron Technology, Inc. Semiconductor device packages with enhanced heat management and related systems
US11417628B2 (en) 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
US11672111B2 (en) 2018-12-26 2023-06-06 Ap Memory Technology Corporation Semiconductor structure and method for manufacturing a plurality thereof
US11075167B2 (en) 2019-02-01 2021-07-27 Dialog Semiconductor (Uk) Limited Pillared cavity down MIS-SIP
EP3928319A4 (en) * 2019-02-22 2022-11-30 Micron Technology, Inc. MEMORY DEVICE INTERFACE AND METHOD
US11171115B2 (en) 2019-03-18 2021-11-09 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US11836102B1 (en) 2019-03-20 2023-12-05 Kepler Computing Inc. Low latency and high bandwidth artificial intelligence processor
CN113906505B (zh) 2019-05-31 2023-04-18 美光科技公司 用于片上系统装置的存储器组件
US12079475B1 (en) 2019-05-31 2024-09-03 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging
US12086410B1 (en) 2019-05-31 2024-09-10 Kepler Computing Inc. Ferroelectric memory chiplet in a multi-dimensional packaging with I/O switch embedded in a substrate or interposer
US11844223B1 (en) 2019-05-31 2023-12-12 Kepler Computing Inc. Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging
US11043472B1 (en) 2019-05-31 2021-06-22 Kepler Compute Inc. 3D integrated ultra high-bandwidth memory
US10872835B1 (en) * 2019-07-03 2020-12-22 Micron Technology, Inc. Semiconductor assemblies including vertically integrated circuits and methods of manufacturing the same
US11211378B2 (en) 2019-07-18 2021-12-28 International Business Machines Corporation Heterogeneous integration structure for artificial intelligence computing
US11056443B2 (en) 2019-08-29 2021-07-06 Micron Technology, Inc. Apparatuses exhibiting enhanced stress resistance and planarity, and related methods
KR20210035546A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 패키지
JP2021052094A (ja) * 2019-09-25 2021-04-01 株式会社ミツバ ドライバ
US11064615B2 (en) * 2019-09-30 2021-07-13 Texas Instruments Incorporated Wafer level bump stack for chip scale package
CN111106079B (zh) * 2019-11-21 2021-08-27 青岛歌尔智能传感器有限公司 散热芯片及其制作方法和电子设备
KR20210065353A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 반도체 패키지
CN113035801A (zh) * 2019-12-25 2021-06-25 台湾积体电路制造股份有限公司 存储器装置及其制造方法
TWI780666B (zh) * 2020-05-07 2022-10-11 愛普科技股份有限公司 半導體結構及製造複數個半導體結構之方法
US11270975B2 (en) * 2020-07-21 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages including passive devices and methods of forming same
KR20220015757A (ko) * 2020-07-31 2022-02-08 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20220019148A (ko) 2020-08-06 2022-02-16 삼성전자주식회사 반도체 패키지
CN111933589B (zh) * 2020-09-03 2021-02-09 立讯电子科技（昆山）有限公司 一种封装结构及其制备工艺
CN112164674A (zh) * 2020-09-24 2021-01-01 芯盟科技有限公司 堆叠式高带宽存储器
FR3115395A1 (fr) 2020-10-16 2022-04-22 Upmem Dispositif semi-conducteur comprenant un empilement de puces et puces d’un tel empilement
US11637072B2 (en) 2020-11-06 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
KR20220075507A (ko) 2020-11-30 2022-06-08 삼성전자주식회사 고 전도 층을 갖는 반도체 패키지
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
US11984378B2 (en) * 2021-05-13 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
KR20220163648A (ko) * 2021-06-03 2022-12-12 삼성전자주식회사 반도체 패키지
KR20220164946A (ko) * 2021-06-07 2022-12-14 삼성전자주식회사 반도체 패키지
US11791233B1 (en) 2021-08-06 2023-10-17 Kepler Computing Inc. Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging
US11955406B2 (en) * 2021-11-19 2024-04-09 Google Llc Temperature control element utilized in device die packages
US11887908B2 (en) * 2021-12-21 2024-01-30 International Business Machines Corporation Electronic package structure with offset stacked chips and top and bottom side cooling lid
US20230395545A1 (en) * 2022-06-01 2023-12-07 Micron Technology, Inc. Modular construction of hybrid-bonded semiconductor die assemblies and related systems and methods
WO2024014360A1 (ja) * 2022-07-14 2024-01-18 株式会社村田製作所 半導体装置
TW202410340A (zh) * 2022-07-14 2024-03-01 日商村田製作所股份有限公司 半導體模組
US20240186274A1 (en) * 2022-12-01 2024-06-06 Micron Technology, Inc. Techniques for thermal distribution in coupled semiconductor systems

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079489A (ja) * 2003-09-03 2005-03-24 Oki Electric Ind Co Ltd 半導体装置
US20050280140A1 (en) * 2004-06-16 2005-12-22 International Business Machines Corporation Packaging for enhanced thermal and structural performance of electronic chip modules
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置
US20070145571A1 (en) * 2005-12-15 2007-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure with constraint stiffener for cleaning and underfilling efficiency
JP2008091879A (ja) * 2006-08-15 2008-04-17 Qimonda Ag 放熱装置を備えた集積回路パッケージおよびその製造方法
WO2008108335A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US20100019377A1 (en) * 2008-07-22 2010-01-28 International Business Machines Corporation Segmentation of a die stack for 3d packaging thermal management
US20100044856A1 (en) * 2008-08-19 2010-02-25 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
US20100230805A1 (en) * 2009-03-16 2010-09-16 Ati Technologies Ulc Multi-die semiconductor package with heat spreader
JP2010251427A (ja) * 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3234374B2 (ja) 1993-12-01 2001-12-04 三菱電機株式会社 半導体パッケージ及びこのパッケージを備えた半導体装置
US6320257B1 (en) 1994-09-27 2001-11-20 Foster-Miller, Inc. Chip packaging technique
US5789810A (en) 1995-12-21 1998-08-04 International Business Machines Corporation Semiconductor cap
WO1998033217A1 (en) 1997-01-24 1998-07-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
US6111313A (en) 1998-01-12 2000-08-29 Lsi Logic Corporation Integrated circuit package having a stiffener dimensioned to receive heat transferred laterally from the integrated circuit
US6316786B1 (en) * 1998-08-29 2001-11-13 International Business Machines Corporation Organic opto-electronic devices
AU2001251530A1 (en) 2000-04-10 2001-10-23 Intri-Plex Technologies, Inc. Making integral heat spreader by coining
US6462410B1 (en) 2000-08-17 2002-10-08 Sun Microsystems Inc Integrated circuit component temperature gradient reducer
TW513791B (en) 2001-09-26 2002-12-11 Orient Semiconductor Elect Ltd Modularized 3D stacked IC package
US6649443B2 (en) 2001-09-26 2003-11-18 Sun Microsystems, Inc. System for facilitating alignment of silicon die
US6637506B2 (en) 2002-03-08 2003-10-28 Sun Microsystems, Inc. Multi-material heat spreader
US6853068B1 (en) 2002-05-22 2005-02-08 Volterra Semiconductor Corporation Heatsinking and packaging of integrated circuit chips
US6665187B1 (en) 2002-07-16 2003-12-16 International Business Machines Corporation Thermally enhanced lid for multichip modules
US20040042178A1 (en) 2002-09-03 2004-03-04 Vadim Gektin Heat spreader with surface cavity
US7007741B2 (en) 2002-10-18 2006-03-07 Sun Microsystems, Inc. Conformal heat spreader
US6906413B2 (en) 2003-05-30 2005-06-14 Honeywell International Inc. Integrated heat spreader lid
US7014093B2 (en) 2003-06-26 2006-03-21 Intel Corporation Multi-layer polymer-solder hybrid thermal interface material for integrated heat spreader and method of making same
JP4587676B2 (ja) 2004-01-29 2010-11-24 ルネサスエレクトロニクス株式会社 チップ積層構成の３次元半導体装置
US7239020B2 (en) * 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US8415788B2 (en) 2004-07-08 2013-04-09 Rambus Inc. System and method for dissipating heat from semiconductor devices
US7602618B2 (en) 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
JP4836110B2 (ja) 2004-12-01 2011-12-14 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US7183638B2 (en) 2004-12-30 2007-02-27 Intel Corporation Embedded heat spreader
US7250576B2 (en) 2005-05-19 2007-07-31 International Business Machines Corporation Chip package having chip extension and method
US7273090B2 (en) 2005-06-29 2007-09-25 Intel Corporation Systems for integrated cold plate and heat spreader
JP2007036104A (ja) 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
TW200743190A (en) 2006-05-10 2007-11-16 Chung-Cheng Wang A heat spreader for electrical device
US20080001277A1 (en) 2006-06-30 2008-01-03 Tsrong Yi Wen Semiconductor package system and method of improving heat dissipation of a semiconductor package
US7547582B2 (en) 2006-09-26 2009-06-16 International Business Machines Corporation Method of fabricating a surface adapting cap with integral adapting material for single and multi chip assemblies
US7514775B2 (en) * 2006-10-09 2009-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
KR101361828B1 (ko) * 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
KR101067217B1 (ko) * 2007-11-15 2011-09-22 파나소닉 주식회사 반도체 발광장치
US8399973B2 (en) 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
TWI356485B (en) 2008-02-05 2012-01-11 Ind Tech Res Inst Stacked chip structure and fabrication method ther
US8299590B2 (en) 2008-03-05 2012-10-30 Xilinx, Inc. Semiconductor assembly having reduced thermal spreading resistance and methods of making same
JP2009246258A (ja) 2008-03-31 2009-10-22 Nikon Corp 半導体装置および製造方法
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US7939364B2 (en) 2008-05-15 2011-05-10 Oracle America, Inc. Optimized lid attach process for thermal management and multi-surface compliant heat removal
DE102008048005B3 (de) 2008-09-19 2010-04-08 Infineon Technologies Ag Leistungshalbleitermodulanordnung und Verfahren zur Herstellung einer Leistungshalbleitermodulanordnung
JP5331427B2 (ja) 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US7925949B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Embedded processor
JP5298762B2 (ja) 2008-10-21 2013-09-25 株式会社ニコン 積層型半導体装置、積層型半導体装置の製造方法及び半導体基板
US8314483B2 (en) 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US8518749B2 (en) 2009-06-22 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated heat spreader frame with embedded semiconductor die
KR101069499B1 (ko) 2009-10-05 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8299608B2 (en) * 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US8445918B2 (en) 2010-08-13 2013-05-21 International Business Machines Corporation Thermal enhancement for multi-layer semiconductor stacks
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079489A (ja) * 2003-09-03 2005-03-24 Oki Electric Ind Co Ltd 半導体装置
US20050280140A1 (en) * 2004-06-16 2005-12-22 International Business Machines Corporation Packaging for enhanced thermal and structural performance of electronic chip modules
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置
US20070145571A1 (en) * 2005-12-15 2007-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structure with constraint stiffener for cleaning and underfilling efficiency
JP2008091879A (ja) * 2006-08-15 2008-04-17 Qimonda Ag 放熱装置を備えた集積回路パッケージおよびその製造方法
WO2008108335A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US20100019377A1 (en) * 2008-07-22 2010-01-28 International Business Machines Corporation Segmentation of a die stack for 3d packaging thermal management
US20100044856A1 (en) * 2008-08-19 2010-02-25 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
US20100230805A1 (en) * 2009-03-16 2010-09-16 Ati Technologies Ulc Multi-die semiconductor package with heat spreader
JP2010251427A (ja) * 2009-04-13 2010-11-04 Hitachi Ltd 半導体モジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015527734A (ja) * 2012-07-12 2015-09-17 マイクロン テクノロジー， インク． 断熱材を含む半導体デバイスパッケージおよび、係る半導体パッケージの作製および使用の方法
JP2018507560A (ja) * 2015-03-02 2018-03-15 マイクロン テクノロジー， インク． アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ
JP2018046280A (ja) * 2016-09-14 2018-03-22 アナログ ディヴァイスィズ インク 単一リードフレーム積層ダイガルバニック絶縁体
JP2019195110A (ja) * 2016-09-14 2019-11-07 アナログ ディヴァイスィズ インク 単一リードフレーム積層ダイガルバニック絶縁体

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