TW201327740A - 具有增強型熱能管理之半導體晶粒總成，包含該半導體晶粒總成之半導體裝置及其相關方法 - Google Patents

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Abstract

本發明揭示一種半導體晶粒總成，其包括在一堆疊中之複數個半導體晶粒。另一半導體晶粒鄰近該堆疊並且具有一區域，該區域可包括周邊延伸越出該堆疊的一相對較高功率密度區域。傳導元件在該堆疊中之半導體晶粒與該另一半導體晶粒之間延伸並且電互連該堆疊中之半導體晶粒及該另一半導體晶粒的積體電路。熱能柱插入於該堆疊之半導體晶粒之間，並且諸如一蓋之一熱量耗散結構與該堆疊之一最上晶粒及該另一半導體晶粒之該高功率密度區域接觸。亦揭示其他晶粒總成、半導體裝置及管理一半導體晶粒總成內之熱量傳送的方法。

Description

具有增強型熱能管理之半導體晶粒總成，包含該半導體晶粒總成之半導體裝置及其相關方法
本發明之實施例係關於具有增強型熱能管理之半導體晶粒總成、係關於包含此類總成之半導體裝置，並且係關於相關方法。
此申請案主張2012年9月13日申請之美國專利申請案序號第13/613,235的權利，該案主張2011年11月14日申請之美國臨時專利申請案序號第61/559,659號的權利，及2011年11月14日申請之美國臨時專利申請案序號第61/559,664號的權利。此申請案亦係關於2012年9月13日申請並且名為「STACKED SEMICONDUCTOR DIE ASSEMBLIES WITH MULTIPLE THERMAL PATHS AND ASSOCIATED SYSTEMS AND METHODS之美國專利申請案序號第13/613,540號」。
增加電路密度係半導體裝置製造商的一持續目的。一長期受歡迎之組態係垂直堆疊之半導體晶粒的一總成，該等晶粒之至少一些電互連並且該堆疊之晶粒總成機械地且電連接至諸如帶有傳導跡線之一基板的一較高階封裝。
一種運用複數個堆疊之半導體晶粒之組態係一微柱狀柵陣列封裝(「MPGA」)。此一封裝包括自一最上晶粒至一最下晶粒垂直互連的複數個(例如，4個(4))動態隨機存取記憶體(DRAM)半導體記憶體晶粒的一堆疊，及用於連接至一邏輯晶粒之自該最下記憶體晶粒之底側延伸的複數個 導電柱(諸如藉由非限制性實例、一系統單晶片(SoC)晶粒之方式)。
該邏輯晶粒或該SoC晶粒之提供者習知地將其等裝置安裝至一中介層(interposer)(諸如一球柵陣列(BGA)基板)，該邏輯晶粒或該SoC晶粒包含用於至該MPGA之底側上之傳導柱之連接的傳導通孔。該MPGA安裝至該中介層上之該邏輯晶粒或SoC晶粒，並且該總成接著用一囊裝材料包覆成一成品球柵陣列(BGA)封裝。
上述組態使得快速記憶體存取成為可能，並且減少功率要求。
一MPGA之一尤其有前途之實施方案係一所謂「混合記憶體立方體」(HMC)，其係併入位於與矽穿孔(TSV)互連之DRAM晶粒之一垂直堆疊下方之一高速邏輯晶粒的一晶粒總成。該等DRAM晶粒經特定組態以僅處置資料，同時該邏輯晶粒提供該HMC內之所有DRAM控制。預期該設計縮短延時，並且極大地改良頻寬及速度，同時給予大幅度減少之功率需求及實體空間要求，並且透過使用不同邏輯晶粒給多個平台及應用提供靈活性。
上文設計之終端產品將發現多種應用，包含在行動電子裝置中之諸如所謂「智慧型手機」、膝上型電腦及筆記型電腦、超級電腦、BLACKBERRY®裝置、iPHONE®及iPAD®裝置、及DROID®裝置以及其他者。
關於上文提到之設計之實施方案的一重要焦點係在藉由該晶粒總成之基底處的一邏輯或SoC晶粒操作期間產生的 大量熱量的有效熱能管理，使得封裝內之每一晶粒的最大操作溫度(通常稱為Tmax)不超過可接受限制。
一種半導體晶粒總成、一種半導體裝置、一種分散一半導體晶粒總成內產生之熱量的方法、一種半導體晶粒封裝、一種管理一總成中之熱量傳送的方法，及一種多晶粒總成。
本發明揭示半導體晶粒總成，包含半導體晶粒總成之半導體裝置，及製作半導體晶粒總成之方法。如本文使用，術語「晶圓」意謂並且包含以一體型半導體基板形式的一體積的半導體材料，並且其不限於習知、實質上圓形晶圓。如本文使用，術語「半導體材料」意謂並且包含矽、鍺、砷化鎵、磷化銦、及其他III-V或II-VI類型之半導體材料。如本文使用，術語「半導體晶粒」及「晶粒」及其等複數形式意謂並且包含帶有積體電路並且自一體型半導體基板單件化的一或多個區段。如本文使用，術語「記憶體晶粒」及其複數形式意謂並且包含所有形式之積體電路記憶體，包含(藉由無線實例之方式含)DRAM、SRAM、快閃記憶體、及其他記憶體形式。
下列描述提供具體細節，諸如材料類型及處理條件以提供本發明之實施例的一透徹描述。然而，一般技術者將瞭解可不運用此等具體細節而實踐本發明之實施例。確實，本發明之實施例可與工業中運用之習知半導體製作技術結 合實踐。另外，下文提供之描述不形成用於製造半導體裝置之完整程序流。下文僅詳細描述瞭解本發明之實施例需要的該等程序行動及結構。可藉由習知製作技術來執行自半導體結構形成完整半導體裝置的額外行動。
在下列詳細描述中，參考隨附圖式，該等圖式形成該描述之一部分並且在該等圖式中藉由圖解說明之方式展示具體實施例，本發明可在該等具體實施例中實踐。以足夠細節描述此等實施例以使得一般技術者能夠實施本發明之實施例。然而，可實施其他實施例，並且可做出由本發明涵蓋之結構、邏輯、及電改變。本文呈現之圖解說明非意謂為任何特定總成、記憶體晶粒、邏輯晶粒、或系統的實際圖式，但是僅係理想化之表示，其等經運用以較完整描述本發明之實施例。本文呈現之該等圖式無須按比例定制。另外，圖式之間常見之元件可保持得相同或保持為一類似數字表示。
如本文運用，如與一給定參數結合使用，視情況地，術語「約」及「實質上」各意謂並且包含自為正常製造容限、材料變差、測量儀錶之精確度、控制之一致性等內之特定參數參考之代表值的變化。
現在參考圖式之圖1至圖4，描述根據本發明之一或多項實施例的一種半導體晶粒總成及一種半導體裝置。
在一實施例中，一種半導體晶粒總成包括：一堆疊中之複數個半導體晶粒；傳導元件，其等在該堆疊中之半導體晶粒之間、並且互連該堆疊中之半導體晶粒之積體電路； 導熱結構，其等在該堆疊中之半導體晶粒之間、並且電隔離於該等積體電路；及介電材料，其定位於該堆疊中之半導體晶粒之間、並且繞該等傳導元件及該等熱能柱。
圖1示意地描繪組態為一BGA封裝之HMC 100的一部分。具體地，圖1描繪HMC 100的一半部，其剩餘半部可包括該經描繪之半部的一鏡像。然而，HMC 100可或可不對稱，並且對稱性對本發明之實施例之實施及功能不重要。為了邏輯晶粒102至中介層106的增強型附接，使用複數個外部導電元件104a將高速邏輯晶粒102電連接並且實體連接至以中介層106之形式的一基板之電路(未展示)，外部導電元件104a延伸通過諸如一環氧樹脂之一介電封裝材料105。繼而，中介層106運用另外複數個外部導電元件104b以連接至較高層級之封裝。雖然外部導電元件104a及104b經描繪為習知焊球，但是可運用包括多種材料及結構(包含(但不限制於)短柱、凸塊、金屬柱或柱狀物、傳導環氧樹脂、填充導體之環氧樹脂、及Z形軸各向異性傳導膜)的其他導電元件作為HMC 100之信號、功率、及接地導體。
高速邏輯晶粒102周邊延伸越出在一記憶體晶粒堆疊110之一或多個側上之垂直堆疊之記憶體晶粒108a至108d。在一實施例中，記憶體晶粒108a至108d係DRAM晶粒。特徵亦可為一沿或架之邏輯晶粒102之周邊延伸區112可包括一相對較高功率密度區域114，同時邏輯晶粒102之一內部區包括一相對較低功率密度區域118。類似地，在另一實施 例中，邏輯晶粒102之內部區116可包括一相對較高功率密度區域，並且周邊延伸區112可包括一相對較低功率密度區域。在一些實施例中，邏輯晶粒102可包括一個以上相對較高功率密度區域。例如，高功率密度區域114可包括一SERDES(即，串列化器/解串列化器)高速通信鏈路。較高功率密度區域114在該晶粒總成之操作期間提供一顯著熱量源、並且其可由本發明之實施例容納以避免一或多個記憶體晶粒108a至108d之熱量誘導之降級及故障、及邏輯晶粒102的故障。
邏輯晶粒102及記憶體晶粒108a、及記憶體晶粒108b至108d藉由複數個導電元件120電互連，該複數個導電元件120各可包括以一柱、柱狀物、短柱、或凸塊之形式的一金屬材料、或其他導電材料(諸如一傳導或填充導體之環氧樹脂)的一離散元件。可使用傳導穿孔122而實現介於邏輯晶粒102及記憶體晶粒108a至108d之每一者之一作用表面與一對置背側之間的電連接，該等傳導穿孔122在產業中通常稱為矽穿孔或「TSV」，如上文提到，其等習知地形成並且用一介電材料電隔離於周圍半導體材料。在一些實施例中，TSV可延伸通過一或多個晶粒之僅一部分厚度。可在TSV中使用可定位於一襯裡內(若需要，包括一障壁材料)之各種傳導材料以傳導信號、電力並且接地。銅係在TSV中使用的一適合材料。
傳導元件120及TSV 122除了提供電連接之外亦提供自邏輯晶粒102通過記憶體晶粒堆疊110的熱量傳送。此類熱量 傳送歸因於其對記憶體晶粒堆疊110的不利影響並且尤其對歸因於與邏輯晶粒102熱能耦合之在最下記憶體晶粒108a的不利影響而為非所要的。具體地，藉由邏輯晶粒102、及特定而言藉由該相對較高功率密度區域114產生、並且傳送至最下記憶體晶粒108a的熱量，及藉由記憶體晶粒108a至108d產生之熱量經常不能足夠有效地傳送通過記憶體晶粒堆疊110，而無法將晶粒操作溫度維持於低於一可接受最大值。因此，此熱量可造成高於可接受限值之記憶體晶粒108a(並且潛在地，一段時間之後在記憶體晶粒堆疊110中之其他記憶體晶粒108中)中之一Tmax，使記憶體晶粒108a降級並且最終損壞。相應地，本發明之一實施例提供用於藉由選擇性地阻礙並且增強HMC 100或其他多晶粒總成之部分內的熱量傳送來增強熱能管理的特徵及元件。
在一實施例中，於記憶體晶粒108a至108d之一些或所有者之間可使用以柱形式之導熱結構130，以選擇性地促進通過記憶體晶粒堆疊110、至熱能介面材料(TIM)132、並且最終至一熱量耗散結構的熱量傳送，該等導熱結構130在本文中稱為「熱能柱」以與導電元件120(下文有時稱之為「傳導元件」)區別，該等導熱結構可包括導電柱並且其等電互連邏輯晶粒102及記憶體晶粒108a至108d的積體電路，該熱量耗散結構亦可特徵為一散熱器之一形式，並且其可結構化為蓋134。蓋134可具有用一TIM連接至其的一散熱片(未展示)，該散熱片具有用於增強型熱量耗散之 例如複數個翼片或其上之其他表面區增強型結構，或可包含一構成整體之散熱片結構。熱能柱130不電連接至記憶體晶粒108a至108d的積體電路，但是僅作為記憶體晶粒堆疊110之各自記憶體晶粒108a至108d之間的熱量傳送導管。熱能柱130可包括以銅柱、短柱、凸塊或襯墊之形式的離散元件；具有一焊料帽蓋之一銅柱或短柱；具有一鎳障壁層及一焊料帽蓋之一銅柱或短柱、或包括包含(但不限制於)銅、錫、銀及銦之一或多個適合材料的另一高導熱結構。除了熱傳導率之外，熱能柱130的性質對其等功能不重要，並且因此可利用多種材料。
特別地，至少在一些實施例中，邏輯晶粒102與最下記憶體晶粒108a之間可不運用熱能柱130以限制自邏輯晶粒102的熱量傳送，同時熱能柱130用於促進自記憶體晶粒108a、向上通過記憶體晶粒108b至108d及TIM 132、至蓋134的熱量傳送。在一些實施例中，邏輯晶粒102與記憶體晶粒108a之間可運用較少數目之熱能柱130以提供較記憶體晶粒108a至108d之間的熱能柱130的一更小熱量傳送能力。圖式之圖2描繪圖1之一放大部分，其包含具有疊置之最下記憶體晶粒108a及第二記憶體晶粒108b之區段的邏輯晶粒102的一區段。如所描繪，在其中該邏輯晶粒102及記憶體晶粒108a至108d以一所謂「覆晶」定向反轉的圖1中展示之定向中，導電元件120各包括在一結合襯墊142下方之一銅柱140、在銅柱140下方之一鎳障壁材料144、及在鎳障壁材料144下面之一焊錫材料146(例如，Sn/Ag、 Sn/Pb)，該焊料146在回焊之後結合至一對置下晶粒上之傳導襯墊148。同時如所描繪，銅柱140形成於各記憶體晶粒108之一作用表面150上，預期該等銅柱140可駐留於一晶粒之一背側152上，並且傳導襯墊148可形成於該作用表面150上。
熱能柱130可與傳導元件120相同或不同地結構化。如圖2中描繪，熱能柱130可各包括一銅柱140、一鎳障壁材料144、及一焊料材料146，該焊料材料146在回焊之後結合至一對置晶粒上之傳導襯墊148。如圖2中描繪，一熱能柱130可安置於一記憶體晶粒108b的作用表面鈍化層154上，該熱能柱130自該作用表面鈍化層154突出。而且，不同於連同通過作用表面鈍化層154電連接至TSV 122之一傳導元件120一起使用的傳導襯墊148，連同一熱能柱130一起使用之傳導襯墊148t不與該記憶體晶粒108a電接觸，傳導襯墊148通過一結合襯墊142駐留於該記憶體晶粒108a上。反而，傳導襯墊148t可安置於該晶粒之鈍化層156上方，鈍化層156在圖2中展示為背側鈍化層。
在熱能柱130藉由作用表面鈍化層154電隔離於記憶體晶粒108b之情況下，傳導襯墊148t及一些實施例中如以虛線展示之一障壁材料158(例如，SiNx、SiOx之至少一者)亦可直接安置於背側152上。障壁材料158可包括藉由化學氣相沈積所沈積的氮化矽上之氧化矽。在背側鈍化層156缺失之情況下，障壁材料158可安置於背側152上之傳導襯墊148t下面的背側152上，以防止傳導襯墊148之材料至相關 聯記憶體晶粒108之半導體材料中的非所要遷移。其他障壁材料158可包括(但不限制於)氮化鎢及氮化鈦。在障壁材料158之沈積之前，諸如鈦或鉭之一額外黏合材料可安置於背側152上方，以促進該障壁材料158至相關聯晶粒108之半導體材料的結合。
一介電底填充材料160延伸在邏輯晶粒102與最下記憶體晶粒108a之間、並且在記憶體晶粒108a至108d之每一者與一或多個鄰近記憶體晶粒108a至108d之間，繞傳導元件120及熱能柱130側向延伸。例如，可運用一毛細管型底填充、一預施加非傳導膏、一非傳導膜、一晶圓層級底填充、或一模製底填充作為該介電底填充160。
進一步，已諸如藉由實例而非限制之方式將熱能柱130圖解說明並且描述為傳導元件120之一類似結構及材料內容物。例如，熱能柱130可包括一單件式銅柱、或具有一焊料材料帽蓋但不具有居間障壁材料的一銅柱、或甚至包括僅一焊料凸塊。另外，諸如銦基焊料之低溫焊料材料可用於具有低熱能預算並且需要低操作溫度的組態，並且用於增強效能。若藉由一半導體晶粒攜載之一熱能柱130僅接觸一鄰近半導體晶粒但無需結合至其，則可省略傳導襯墊148，並且熱能柱130之末端可直接接觸鄰近半導體晶粒上的一障壁材料158，例如SiNx及SiOx之至少一者。
預期以例如熱能柱130之形式之導熱結構可如圖1中圖解說明實質上均勻分佈橫跨記憶體晶粒108a至108d之主要(即，作用及背側)表面，以實質上實現一致熱量傳送。然 而，此等熱能柱130亦可非均勻分佈，使更多熱能柱放置於在操作期間展現更大熱量產生之區域中，此等區域在產業中特徵為「過熱部位」。熱能柱之此非均勻分佈可包括單獨或組合的一或多項實施方案。例如，如圖3A中描繪，在一過熱部位155附近處(例如，在其上方)穿插有傳導元件120的熱能柱130(為清楚之目的亦用一「T」標示)可包括較大按每表面面積單位數目，並且具有較一記憶體晶粒108之其他區中之熱能柱130的一較小間距。在圖3B中，在過熱部位155之附近處中穿插有傳導元件120的熱能柱130a的按每表面面積單位數目可相同於一記憶體晶粒108之其他區中之熱能柱130的按每表面面積單位數目，但是可係較大橫向橫截表面面積，其包括例如較大圓柱狀熱能柱130a1、橢圓形熱能柱130a2、或矩形熱能柱130a3。在圖3C中，導熱結構130b可本身不組態為柱，但反而組態為線性或非線性壁結構。相應地，本文使用之術語「柱」應以一廣泛意義而非以一限制意義解譯以涵蓋多種導熱結構。 而且，因為為清楚之目的已經減小相關特徵大小，並且增加間距，所以一般技術者將體會傳導元件120及熱能柱130、130a及130b之尺寸及間距非按比例。
因此，延伸於至少兩個鄰近記憶體晶粒之間的導熱結構可經定大小及配置之至少一者以使在該堆疊之一周邊內之至少一區域中的一熱量傳送能力大於在該堆疊之一周邊內之至少一其他區域中之一熱量傳送能力。
進一步，複數個導熱結構可延伸於該堆疊中之一最下記 憶體晶粒與該邏輯晶粒之間，該複數個導熱結構經定大小及經配置之至少一者以使在該邏輯晶粒與該最下記憶體晶粒之間提供的一熱量傳送能力小於藉由該堆疊中之鄰近記憶體晶粒之間之該複數個導熱結構提供的一熱量傳送能力。
亦預期延伸於一堆疊中之各種記憶體晶粒108之間的熱能柱130無須垂直對率。例如，如圖4中描繪，自記憶體晶粒108b延伸至記憶體晶粒108c之一熱能柱130-1可側向偏移於自記憶體晶粒108a延伸至記憶體晶粒108b的一熱能柱130-2。進一步，如以虛線展示之一導熱材料之一熱量傳送線138可自熱能柱130-1之一位置側向延伸至熱能柱130-2上方之一位置，以促進在該兩個熱能柱130-1與130-2之間的熱量傳送。
在一實施例中，一種半導體晶粒封裝包括：一堆疊之記憶體晶粒，其等在具有一周邊延伸區的一邏輯晶粒上方；導熱結構，其等延伸於該堆疊中之鄰近記憶體晶粒之間，並且電隔離於該等記憶體晶粒之積體電路；及一熱量耗散結構，其與該堆疊中之一最上記憶體晶粒熱能接觸，並且與該邏輯晶粒之周邊延伸區熱能接觸。
在一些實施例中，對熱能管理之進一步增強可包含針對蓋134(圖1)之材料的選擇性使用，其特徵亦可為與一適合TIM 132及一蓋密封材料136組合的一散熱器(圖1)。例如，蓋134可包括一金屬材料(諸如鎳塗覆銅、鋁、或陽極氧化鋁)、一低熱膨脹係數(CTE)高熱傳導率之陶瓷或複合 材料(諸如AlSiC、AlN、dialloy(金剛石/金屬合金))、或矽。蓋134可包括一單件或多件，為了易於製作及組裝，並且以選擇性地定製蓋134之一或多個部分的熱量傳送特性。另外，蓋134中可運用微散熱管，但是此等結構增加複雜性，並且因此增加成本。
TIM 132可包括一聚合物TIM，例如聚矽氧基之凝膠或黏合劑、或一環氧樹脂。TIM 132亦可包括一金屬TIM，諸如一銦或其他(Sn、Ag等)焊料，或可包括一較複雜材料，諸如類金剛石碳(DLC)或碳奈米管。已提到因為蓋134藉由一蓋密封材料136固定至中介層106，所以TIM 132可但無需在最上記憶體晶粒108d與蓋134之間提供一黏合劑或其他結合效應。針對一TIM 132之一適合選擇係一聚合物基、金屬填充的TIM。
再次參考圖1，應注意在一些實施例中，蓋134可關於至記憶體晶粒堆疊110及邏輯晶粒102之周邊延伸區112的經選擇靠近度而組態，其中蓋134之一第一部分134a通過TIM 132之一區段而與該最上記憶體晶粒108d熱能接觸，另一蓋部分134b通過TIM 132之另一區段而與邏輯晶粒102之周邊延伸區112均勻熱能接觸，並且一進一步蓋部分134c通過一蓋密封材料136而與中介層106熱能接觸。蓋134經組態具有一空腔170，在該空腔170內收納記憶體晶粒108a至108d及邏輯晶粒102，蓋部分134a之空腔底板172提供一熱能接觸區給記憶體晶粒108d，另一蓋部分134b之蓋階174提供用於邏輯晶粒102之延伸周邊區112的一熱能接觸區， 進一步蓋部分134c之蓋階176提供與中介層106的一熱能接觸區。因此，提供兩個分離之熱量傳送路徑。
在此一實施例中，一種半導體裝置包括：一堆疊中之複數個記憶體晶粒；導熱結構，其等在該堆疊中之鄰近記憶體晶粒之間；一介電材料，其在該等鄰近記憶體晶粒之間並且繞該等導熱元件；一邏輯晶粒，其在該堆疊之一基底處並且包括一相對較高功率密度區域及一相對較低功率密度區域，其中該相對較高功率密度區域之至少一部分周邊延伸越出在該堆疊之至少一側；一基板，其該邏輯晶粒下面，該基板該邏輯晶粒之較大周邊側向廣度；及一蓋，其安置於該堆疊之記憶體晶粒及該邏輯晶粒上方，並且該與該基板熱能接觸、且與該堆疊之一最上記憶體晶粒熱能接觸、且與該邏輯晶粒之該相對較高功率密度區域熱能接觸。
蓋密封材料136可採取數種不同形式，舉例而言諸如一聚矽氧基或環氧樹脂基黏合劑或一焊料。可採取另一途徑，諸如在蓋134與中介層106之間使用Si-Si或Cu-Cu直接蓋密封。一蓋密封材料136之一適合選擇係一聚矽氧基黏合劑，作為藉由密歇根米德蘭之Dow Corning Corporation之EA-6700微電子黏合劑給予。
關於邏輯晶粒102及記憶體晶粒108a至108d之結構，在一些實施例中，鈍化層材料之適合選擇可經運用以如需要阻礙或增強熱量傳送。例如，於面對最下記憶體晶粒108a之邏輯晶粒102之主要表面上(並且視情況地運用於記憶體 晶粒108a之面對主要表面上)可運用一習知聚合物基鈍化層材料。例如聚醯亞胺、聚苯并噁唑(PBO)、或雙馬來醯亞胺三嗪(BT)樹脂之此等材料展現大約0.2 W/mK的一低熱能傳導率。此一材料之使用有利地阻礙熱量自邏輯晶粒102至記憶體晶粒108a的傳送。另一方面，可運用充當有效擴散障壁並且展現大約2.0 W/mK之較高熱能傳導率之鈍化層材料作為記憶體晶粒108a至108d上之一作用表面鈍化層154並且作為一背側鈍化層156以促進至蓋134的熱量傳送。適合材料包含例如且不限制於SiNx、SiOx或旋塗式玻璃(SOG)。雖然結晶Si3N4通常稱為具有30 W/mK之一熱能傳導率，然而使用諸如在晶圓處理中運用之低溫度沈積條件，可得到2.0 W/mK的一較低k。k值可藉由添加例如Al2O3、Y2O3、NdOx而大幅度增加至超過100 W/mK。當然，使用一相對薄鈍化層促進一記憶體晶粒108與一接觸熱能柱130之間的熱量傳送。
如上文提到，底填充材料160可包括任何適合之介電材料或多種材料。然而，可期望在邏輯晶粒102與DRAM晶粒108a之間運用展現一相對低熱能傳導率(例如，低k)的一底填充以抑制熱量傳送，但是在DRAM晶粒108a至108d之間運用展現一相對高熱能傳導率(例如，高k)的另一不同底填充材料以增強熱量傳送。已經提出例如氮化硼、氧化矽塗覆之氮化鋁、及氧化鋁填充物以增強底填充材料的熱能傳導率。用於在邏輯晶粒102與記憶體晶粒108a之間安置的一適合底填充可係一習知毛細管型底填充，其可展現約 0.2 W/mK至約0.5 W/mK之一熱能傳導率。展現約0.5 W/mK之一熱能傳導率的一習知非傳導性、非流動環氧樹脂膏可安置於互相鄰近之記憶體晶粒108a至108d之間。然而，可於邏輯晶粒102與記憶體晶粒108a之間以及記憶體晶粒108a至108d之每一者之間運用相同或不同底填充材料160。
自一更廣泛觀點，可於一堆疊中之不同半導體晶粒之間運用展現不同熱能傳導率之不同介電材料，以各自增強或抑制在該堆疊中之鄰近晶粒之間的熱量傳送。類似地，展現不同熱能傳導率之介電材料可放置於垂直鄰近半導體晶粒之不同側向分隔區域之間，以選擇性地增強或阻礙垂直熱量傳送。例如，一堆疊中之疊置之半導體晶粒之相對較高功率密度區域可垂直對準，並且可於與該相對較高功率密度區域對準之該等半導體晶粒之間運用一高熱能傳導率介電材料，以提供一增強型熱量傳送導管，同時可用一較低熱能傳導率介電材料填充該等鄰近半導體晶粒之間的側向鄰近或圍繞區以抑制熱量傳送。
例如，具有在銅與一焊料帽蓋之間之一鎳障壁之銅的熱能柱130可展現在鈍化層上方之大約30 W/mK的一熱能傳導率。因此，足夠橫向橫截面積及足夠數目之熱能柱130的存在可補償一底填充材料160的相對有限熱能傳導率。當然，可運用邏輯晶粒102與最下記憶體晶粒108a之間之熱能柱130的缺失結合運用一低k底填充材料160，以根據需要抑制在邏輯晶粒102與最下記憶體晶粒108a之間的熱 量傳送。
為正確看待本發明之實施例，可運用結構及材料之選擇性使用以選擇性地實質上熱耦合或解耦合一個多晶粒總成之不同區域，以為該總成之每一晶粒將其等所有組件維持於低於Tmax的一操作溫度。自另一觀點看待，本發明之實施例可經運用以選擇性地並且有利地重新分散藉由一個多晶粒總成之各種晶粒產生的熱量。
因此，本發明之一實施例包括一種分散一半導體晶粒總成內產生之熱量的方法，該半導體晶粒總成包括具有與具有一第二更大Tmax規格之另一半導體晶粒電連接之具有一第一Tmax規格之一堆疊半導體晶粒，該方法包括：除了該堆疊之半導體晶粒之間的導電元件之外，用導熱結構增強自該堆疊之直接鄰近其他半導體晶粒之一半導體晶粒、通過距該另一半導體晶粒之該堆疊之一最遠半導體晶粒、至一熱量耗散結構的熱量傳送；抑制自該另一半導體晶粒至該堆疊之該直接鄰近半導體晶粒的熱量傳送；並且自該另一半導體晶粒直接傳送熱量至一熱量耗散結構。
為提供觀點，可採取運用一邏輯晶粒102及其上堆疊之四個DRAM晶粒108a至108d的一HMC 100的案例。如圖1中描繪，可包括一較高功率密度區域114之邏輯晶粒102之延伸周邊區112周邊延伸越出晶粒堆疊110之一或多個側。在運用習知熱量管理技術時，甚至在使用銅TSV時，在運用於一邏輯晶粒上方之一DRAM晶粒堆疊110的習知封裝中，在該晶粒總成中產生一局域化過熱部位之邏輯晶粒 102之高功率密度區域114可引起該習知封裝中之該總成晶粒之間的30℃的一Tmax增加。
例如，並且再次參考圖1，亦稱為一散熱器之一習知蓋通過TIM 132僅與晶粒堆疊110之頂部熱能接觸，此一蓋之內部輪廓藉由虛線L展示，使得可包括一較高功率密度區域114之延伸周邊區112不與該蓋接觸。因此，自邏輯晶粒102之周邊延伸區112至具有內部輪廓L之該蓋的可用主要熱量傳送路徑通過記憶體晶粒堆疊110。特定而言，底部DRAM晶粒108a經歷來自邏輯晶粒102之一顯著增加之熱量流動。此導致較規格要求之一高得多的接面溫度Tj及Tmax。相比而言，本發明之一或多項實施例透過TIM 132及蓋134之蓋階174提供一第一熱量傳送路徑(箭頭HT1)給邏輯晶粒102之周邊延伸區112，以實質上繞過DRAM晶粒108a至108d。藉由熱能柱130通過記憶體晶粒108b至108d及TIM 132至蓋134而提供用於來自最下記憶體晶粒108之熱量及來自邏輯晶粒102之任何剩餘熱量的另一第二熱量傳送路徑HT2。因此，本發明之實施例提供兩個解耦合之熱量傳送路徑HT1及HT2以增強針對HMC 100的熱能管理，達到針對底部DRAM晶粒108a的一較低操作溫度，並且使邏輯晶粒102及DRAM晶粒108a至108d符合其等各自溫度規格。
在討論之具體實例中，針對邏輯晶粒之Tmax<105℃，並且針對DRAM晶粒之Tmax<95℃。針對一堆疊之四個DRAM晶粒108a至108d加上一邏輯晶粒102，使用來自美國賓夕 法尼亞州Canonsburg市之ANSYS,Inc.，的市售之有限元素分析ANSYS® MECHANICAL電腦輔助工程(CAE)軟體執行一數學熱能模擬。下文列出針對執行之模擬的參數值。運用對邏輯晶粒102為11.2 W功率及每一DRAM晶粒108為1.6 W的界線條件，無經由該總成之基板(例如，中介層106)側的熱量通量耗散。指定邏輯晶粒102及DRAM晶粒108a至108d之每一者為約50 μm厚且具有在周圍溫度時為140 W/mK、並且在操作溫度時為110 W/mK的一熱能傳導率(k)的矽。晶粒之間的底填充係k=0.5 W/mK，並且每一晶粒之作用表面上的鈍化層指定為4 μm之具有k=0.2 W/mK的聚醯亞胺。指定每一晶粒之背側鈍化層為1.5 μm至2 μm之具有另一0.5 μm之具有k=2.0 W/mK之氮化矽的聚醯亞胺，並且每一晶粒內之TSV 122係具有k=1.5 W/mK之一介電襯裡的k=398 W/mK。指定TIM 132為3.8 W/mK的熱能傳導率。如所模製，傳導元件120包括與TSV連通的含鎳障壁層及SnAg焊料、並且具有98 W/mK之一熱能傳導率的一個30 μm直徑銅柱，但是不具有在任何晶粒之間的熱能柱130，並且運用不與邏輯晶粒102之周邊延伸區112(如圖1中藉由虛線L描繪)接觸的一習知組態蓋，Tmax邏輯晶粒係127.7℃，同時底部DRAM晶粒之Tmax係108.9℃。根據本發明且如關於圖1描述，使用一蓋134連同具3.8 W/mK之一熱能傳導率之50 μm厚的TIM、及在該邏輯晶粒102之周邊延伸區112上的該蓋134之一400 μm重疊，Tmax邏輯晶粒減少至105.9℃，同時Tmax底部DRAM晶粒減少至98.9℃。以該 總成之全部晶粒之間之100 μm的一間距在鈍化層上方添加30 μm直徑且熱能傳導率為30 W/mK之電隔離熱能柱130得到Tmax為99.0℃一邏輯晶粒，同時底部DRAM晶粒之Tmax減少至95.5℃，其在針對該邏輯晶粒102之規格內，但仍在針對該底部DRAM晶粒108a的規格之外。然而，自該底部DRAM晶粒108a與該邏輯晶粒102之間去除熱能柱130得到在規格內的102.8℃ Tmax之邏輯晶粒及93.0℃ Tmax之DRAM晶粒。預期可在邏輯晶粒102與DRAM晶粒108a之間運用一些熱能柱，以進一步減少邏輯晶粒溫度，而不將DRAM晶粒108a加熱至規格範圍外。
如上文描述，一種管理包括複數個半導體晶粒之一總成中之熱量傳送的方法包括：阻礙自一較高功率晶粒至一鄰近較低功率晶粒的熱量傳送；增強自該鄰近較低功率晶粒至至少一其他較低功率晶粒的熱量傳送；並且自該較高功率晶粒傳送熱量至一鄰近熱量耗散結構。
亦如上文描述，本發明之一實施例之特徵可為一種多晶粒總成，其包括：在另一半導體晶粒上方堆疊之一半導體晶粒；及在該半導體晶粒與該另一半導體晶粒之間、並且電隔離於該半導體晶粒及該另一半導體晶粒之至少一者的複數個側向分隔導熱結構。
雖然在內容中圖解說明個別記憶體晶粒108a至108d的一堆疊，但是本發明亦預期使用較多或較少記憶體晶粒，及使用多個堆疊之記憶體晶粒，一邏輯晶粒上之各堆疊，及各包括一個以上記憶體晶粒之堆疊之部分晶圓區段疊置於 包括一個以上邏輯晶粒的一晶圓區段上。
除了藉由本發明之實施例提供之上文列舉的優點之外，應注意藉由電鍍或無電極電鍍形成熱能柱130與傳導元件120(諸如可對晶圓級實現)得到兩種類型結構之增強型電鍍一致性。
本發明亦預期多晶粒總成之一或多項實施例的實施方案，該等多晶粒總成除了記憶體及邏輯晶粒之外併入半導體晶粒，該等多晶粒總成具有在該總成之部分內、並且關於至用於外部耗散熱量之熱量耗散結構的熱量傳送的用於以選擇性熱能傳送阻礙、選擇性熱能傳送增強、及選擇性熱能傳送重新分散之形式之熱能管理的結構及材料。此等熱量耗散結構及其等組合包含(但不限制於)蓋、散熱片、散熱器、微型散熱管等。
在如上文描述之各種實施例中，一種半導體晶粒總成包括：一堆疊中之複數個半導體晶粒；另一半導體晶粒，其鄰近該堆疊、包括一相對較低功率密度區域及一相對較高功率密度；傳導元件，其等在該堆疊中之半導體晶粒與該另一半導體晶粒之間、並且電互連該堆疊中之該等半導體晶粒與該另一半導體晶粒的積體電路；插入於該堆疊之半導體晶粒之間的熱能柱；及一熱量耗散結構，其與該堆疊之一最上晶粒、及該另一半導體晶粒之相對較高功率密度區域熱能接觸。
雖然本發明可有各種修改及替代形式，但是已經在圖式中藉由實例之方式展示、並且已經在本文中詳細描述具體 實施例。然而，本發明非意謂限於揭示之特定形式。反而，本發明涵蓋落入如藉由下列隨附申請專利範圍定義之本發明的範疇及其等合法等效物內的所有修改、等效物、及替代。
100‧‧‧混合記憶體立方體(HMC)
102‧‧‧邏輯晶粒
104a‧‧‧外部導電元件
104b‧‧‧外部導電元件
105‧‧‧介電封裝材料
106‧‧‧中介層
108‧‧‧記憶體晶粒
108a‧‧‧記憶體晶粒
108b‧‧‧記憶體晶粒
108c‧‧‧記憶體晶粒
108d‧‧‧記憶體晶粒
110‧‧‧記憶體晶粒堆疊
112‧‧‧邏輯晶粒之周邊延伸區
114‧‧‧較高功率密度區域
116‧‧‧邏輯晶粒之內部區
118‧‧‧較低功率密度區域
120‧‧‧導電元件/傳導元件
122‧‧‧傳導穿孔/TSV
130‧‧‧導熱結構/熱能柱
130-1‧‧‧熱能柱
130-2‧‧‧熱能柱
130a1‧‧‧較大管狀熱能柱
130a2‧‧‧橢圓形熱能柱
130a3‧‧‧矩形熱能柱
130b‧‧‧導熱結構/熱能柱
132‧‧‧熱能介面材料(TIM)
134‧‧‧蓋
134a‧‧‧蓋之第一部分
134b‧‧‧另一蓋部分
134c‧‧‧蓋部分
136‧‧‧蓋密封材料
138‧‧‧熱量傳送線
140‧‧‧銅柱
142‧‧‧結合襯墊
144‧‧‧鎳障壁材料
146‧‧‧焊料材料
148‧‧‧傳導襯墊
150‧‧‧作用表面
152‧‧‧背側
154‧‧‧作用表面鈍化層
155‧‧‧過熱部位
156‧‧‧背側鈍化層
158‧‧‧障壁材料
160‧‧‧底填充材料
170‧‧‧空腔
172‧‧‧空腔底板
174‧‧‧蓋階
176‧‧‧蓋階
圖1係組態為混合記憶體立方體之半導體裝置封裝之一部分的示意橫剖面圖；圖2係圖1之該半導體裝置封裝之一部分的放大示意橫剖面圖；圖3A至圖3C係具有傳導元件及在其一表面上之熱能柱之半導體晶粒之一部分的示意垂直俯視圖；及圖4係具有側向偏移熱能柱之兩個堆疊半導體晶粒的放大示意橫剖面圖。
100‧‧‧混合記憶體立方體(HMC)
102‧‧‧邏輯晶粒
104a‧‧‧外部導電元件
104b‧‧‧外部導電元件
105‧‧‧介電封裝材料
106‧‧‧中介層
108a‧‧‧記憶體晶粒
108b‧‧‧記憶體晶粒
108c‧‧‧記憶體晶粒
108d‧‧‧記憶體晶粒
110‧‧‧記憶體晶粒堆疊
112‧‧‧邏輯晶粒之周邊延伸區
114‧‧‧較高功率密度區域
116‧‧‧邏輯晶粒之內部區
118‧‧‧較低功率密度區域
120‧‧‧導電元件/傳導元件
122‧‧‧傳導穿孔/TSV
130‧‧‧導熱結構/熱能柱
132‧‧‧熱能介面材料(TIM)
134‧‧‧蓋
134a‧‧‧蓋之第一部分
134b‧‧‧另一蓋部分
134c‧‧‧蓋部分
136‧‧‧蓋密封材料
170‧‧‧空腔
172‧‧‧空腔底板
174‧‧‧蓋階
176‧‧‧蓋階

Claims (39)

  1. 一種半導體晶粒總成，其包括：一堆疊中之複數個半導體晶粒；傳導元件，其等在該堆疊中之半導體晶粒之間、並且互連該堆疊中之半導體晶粒的積體電路；導熱結構，其等在該堆疊中之半導體晶粒之間、並且電隔離於該等積體電路；及介電材料，其定位於該堆疊中之半導體晶粒之間、並且繞該等傳導元件及該等導熱元件。
  2. 如請求項1之半導體晶粒總成，其進一步包含包括一相對較高功率密度區域的另一半導體晶粒。
  3. 如請求項2之半導體晶粒總成，其中該另一半導體晶粒定位於該堆疊中之該複數個半導體晶粒下面，該另一半導體晶粒包括包含該相對高功率密度區域的一周邊延伸區。
  4. 如請求項3之半導體晶粒總成，其進一步包括：傳導元件，其等在該另一半導體晶粒與該堆疊中之一最下半導體晶粒之間；及介電材料，其定位於該另一半導體晶粒與該堆疊中之該最下半導體晶粒之間、並且繞該等傳導元件。
  5. 如請求項4之半導體晶粒總成，其中在該另一半導體晶粒與該堆疊中之該最下半導體晶粒之間無電隔離的導熱結構。
  6. 如請求項2之半導體晶粒總成，其進一步包括： 一基板，其具有大於該另一半導體晶粒之一側向廣度；及一熱量耗散結構，其安置於該堆疊中之該等半導體晶粒及該另一半導體晶粒上方，其與該堆疊中之一最上晶粒熱能接觸，並且與該基板之一表面熱能接觸。
  7. 如請求項6之半導體晶粒總成，其中熱量耗散結構亦與該另一半導體晶粒之該相對較高功率密度區域熱能接觸。
  8. 如請求項6之半導體晶粒總成，其中該熱量耗散結構透過一熱能介面材料與該堆疊中之該最上晶粒、並且與該另一半導體晶粒之該相對較高功率密度區域熱能接觸，並且透過一密封材料與該基板熱能接觸。
  9. 如請求項4之半導體晶粒總成，其中在該另一半導體晶粒與該堆疊中之該最下半導體晶粒之間的電隔離導熱結構提供的一熱量傳送能力小於藉由在該堆疊中之半導體晶粒之間的導熱結構提供之一熱量傳送能力。
  10. 如請求項1之半導體晶粒總成，其中該等電隔離導熱結構包括熱能柱及壁結構之至少一者。
  11. 如請求項10之半導體晶粒總成，其中該等電隔離導熱結構包括熱能柱，並且該等熱能柱實質上均勻分佈橫跨該堆疊之該等半導體晶粒之主要表面。
  12. 如請求項10之半導體晶粒總成，其中該等電隔離導熱結構包括熱能柱，並且該等熱能柱非均勻分佈橫跨該堆疊之該等半導體晶粒之該等主要表面。
  13. 如請求項10之半導體晶粒總成，其中該等電隔離導熱結構包括熱能柱，並且在該堆疊中之兩個鄰近半導體晶粒之間的熱能柱與在該堆疊之該兩個鄰近半導體晶粒之至少一者與該堆疊中之至少一其他半導體晶粒之間的熱能柱垂直地對準。
  14. 如請求項10之半導體晶粒總成，其中該等電隔離導熱結構包括熱能柱，並且在該堆疊中之兩個鄰近半導體晶粒之間的至少一熱能柱自在該堆疊中之該兩個鄰近半導體晶粒之至少一者與該堆疊中之至少一其他半導體晶粒之間的至少一其他熱能柱側向地偏移。
  15. 如請求項1之半導體晶粒總成，其中該等電隔離導熱結構穿插有該堆疊之該等半導體晶粒之間的該等傳導元件。
  16. 如請求項2之半導體晶粒總成，其中該堆疊中之該等半導體晶粒包括記憶體晶粒，並且該另一半導體晶粒包括一邏輯晶粒。
  17. 如請求項2之半導體晶粒總成，其中該另一半導體晶粒包括一周邊延伸區，並且該另一半導體晶粒之該周邊延伸區及一內部區之一者包括該相對較高功率密度區域。
  18. 一種半導體裝置，其包括：一堆疊中之複數個記憶體晶粒；在該堆疊中之鄰近記憶體晶粒之間的複數個導熱結構，除了電連接該堆疊中之鄰近記憶體晶粒之積體電路的傳導元件之外； 一介電材料，其在該等鄰近記憶體晶粒之間、並且繞該複數個導熱結構；一邏輯晶粒，其在該堆疊之一基底處、並且包括一相對較高功率密度區域及一相對較低功率密度區域，其中該相對較高功率密度區域之至少一部分周邊延伸越出該堆疊之至少一側；一基板，其在該邏輯晶粒下面且具有大於該邏輯晶粒的周邊側向廣度；及一蓋，其安置於該堆疊之記憶體晶粒及該邏輯晶粒上方，並且該蓋與該基板熱能接觸、且與該堆疊之一最上記憶體晶粒熱能接觸、且與該邏輯晶粒之該相對較高功率密度區域熱能接觸。
  19. 如請求項18之半導體裝置，其中該等其他導熱結構包括柱及壁之至少一者。
  20. 如請求項19之半導體裝置，其中該等其他導熱結構包括柱，並且該等熱能柱實質上均勻分佈橫跨該堆疊之該等半導體晶粒之該等主要表面。
  21. 如請求項19之半導體裝置，其中該等其他導熱結構包括柱，並且該等柱非均勻分佈橫跨該堆疊之該等半導體晶粒之該等主要表面。
  22. 如請求項19之半導體裝置，其中該等其他導熱結構包括柱，並且在該堆疊中之兩個鄰近半導體晶粒之間的柱與該堆疊中之該兩個鄰近半導體晶粒之至少一者與該堆疊中之至少一其他半導體晶粒之間的柱垂直地對準。
  23. 如請求項19之半導體裝置，其中該等其他導熱結構包括柱，並且該堆疊中之兩個鄰近半導體晶粒之間的至少一柱自該堆疊中之該兩個鄰近半導體晶粒之至少一者與該堆疊中之至少一其他半導體晶粒之間的至少一其他柱側向地偏移。
  24. 如請求項18之半導體裝置，其中該等其他導熱結構穿插有該堆疊之該等半導體晶粒之間的傳導元件。
  25. 如請求項18之半導體裝置，其中在至少兩個鄰近記憶體晶粒之間之該等其他導熱結構之一型樣至少部分不同於在該至少兩個鄰近記憶體晶粒之至少一者與另一記憶體晶粒之間之其他導熱結構的一型樣。
  26. 如請求項18之半導體裝置，其中在至少兩個鄰近記憶體晶粒之間的該等其他導熱結構經定大小及配置之至少一者以提供在該堆疊之一周邊內之至少一區域中的一熱量傳送能力大於在該堆疊之一周邊內之至少一其他區域中之一熱量傳送能力。
  27. 如請求項18之半導體裝置，其進一步包括在該堆疊中之一最下記憶體晶粒與該邏輯晶粒之間的另外複數個導熱結構，該另外複數個導熱結構經定大小及配置之至少一者以使在該邏輯晶粒與該最下記憶體晶粒之間提供的一熱量傳送能力小於藉由該堆疊中之鄰近記憶體晶粒之間之該複數個導熱結構提供的一熱量傳送能力。
  28. 一種分散在一半導體晶粒總成內產生之熱量的方法，該半導體晶粒總成包括與具有一第二較大Tmax規格之另一 半導體晶粒電連接的具有一第一Tmax規格之一堆疊之半導體晶粒，該方法包括：除了該堆疊之半導體晶粒之間之導電元件之外，用導熱結構增強自該堆疊之直接鄰近該另一半導體晶粒之一個半導體晶粒、通過距該另一半導體晶粒之該堆疊之一最遠半導體晶粒、至一熱量耗散結構的熱量傳送；抑制自該另一半導體晶粒至該堆疊之該直接鄰近半導體晶粒的熱量傳送；及自該另一半導體晶粒直接傳送熱量至一熱量耗散結構。
  29. 如請求項28之方法，其中該另一半導體晶粒包括側向延伸越出該堆疊之半導體晶粒上方、在其至少一側上的一區域，並且自該另一半導體晶粒直接傳送熱量至一熱量耗散結構包括使該側向延伸區域與該熱量耗散結構接觸。
  30. 如請求項28之方法，其進一步包括藉由使該堆疊中距該另一半導體晶粒最遙遠之一個半導體晶粒與該熱量耗散結構接觸而促進自該堆疊之半導體晶粒至該熱量耗散結構的熱量傳送。
  31. 如請求項28之方法，其進一步包括藉由在該堆疊之鄰近半導體晶粒之間除了插入傳導元件之外亦插入導熱結構，而促進在該堆疊之半導體晶粒內自該堆疊中直接鄰近該另一半導體晶粒的該半導體晶粒、通過該堆疊、至距該另一半導體晶粒之該堆疊中最遙遠的一個半導體晶 粒的熱量傳送。
  32. 一種半導體晶粒封裝，其包括：一堆疊之記憶體晶粒，其等在具有一周邊延伸區之一邏輯晶粒上方；導熱結構，其等在該堆疊中之鄰近記憶體晶粒之間、並且電隔離於該等記憶體晶粒之積體電路；及一熱量耗散結構，其與該堆疊中之一最上記憶體晶粒熱能接觸，並且與該邏輯晶粒之該周邊延伸區熱能接觸。
  33. 如請求項32之半導體晶粒封裝，其進一步包括：在該邏輯晶粒下面之一基板，並且其中該熱量耗散結構與該基板熱能接觸。
  34. 如請求項33之半導體晶粒封裝，其中該熱量耗散結構包括一蓋，該蓋具有接收該堆疊之記憶體晶粒及該邏輯晶粒的一空腔。
  35. 如請求項34之半導體晶粒封裝，其進一步包括在該蓋與該堆疊中之該最上記憶體晶粒之間且在該蓋與該邏輯晶粒之該周邊延伸區之間的一熱能介面材料。
  36. 如請求項35之半導體晶粒封裝，其進一步包括該蓋與該基板之間的一蓋密封材料。
  37. 一種半導體晶粒總成，其包括：一堆疊中之複數個半導體晶粒；鄰近該堆疊之另一半導體晶粒，其包括一相對較低功率密度區域及一相對較高功率密度區域； 傳導元件，其等在該堆疊中之該等半導體晶粒與該另一半導體晶粒之間，並且電互連該堆疊中之該等半導體晶粒與該另一半導體晶粒的積體電路；電隔離之熱能柱，其等插入於該堆疊之半導體晶粒之間；及一熱量耗散結構，其與該堆疊之一最上晶粒及該另一半導體晶粒之該相對較高功率密度區域熱能接觸。
  38. 一種管理包括複數個半導體晶粒之一總成中之熱量傳送的方法，該方法包括：阻礙熱量自一較高功率晶粒之一部分至一鄰近較低功率晶粒的傳送；增強熱量自該鄰近較低功率晶粒至至少一其他較低功率晶粒的傳送；及將熱量自該較高功率晶粒之另一部分至一鄰近熱量耗散結構傳送。
  39. 一種多晶粒總成，其包括：在另一半導體晶粒上方堆疊之一個半導體晶粒；及複數個側向分隔之導熱結構，其等在該半導體晶粒與該另一半導體晶粒之間，並且電隔離於該半導體晶粒及該另一半導體晶粒之至少一者。
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