KR20230120966A - 패키지 구조 및 그 제조 방법 - Google Patents

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KR20230120966A
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substrate
heat
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Abstract

본 개시의 예시적 실시예에 따른 패키지 구조는, 기판(substrate), 회로 층(circuit layer)을 포함하고, 플립-칩(flip-chip) 방식으로 기판 상에 있는 칩 및 열전도 물질(heat conduction material)을 포함하고, 칩의 측부에 있는 측부 방열기(side heat dissipator)를 포함하고, 측부 방열기는, 회로 층과 전기적으로 연결된 것을 특징으로 할 수 있다.

Description

패키지 구조 및 그 제조 방법{PACKAGE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 반도체 패키지 분야에 관한 것이며, 보다 상세하게는 측부 방열성 강화(side-heat-dissipation-enhanced) 패키지 구조 및 그 제조 방법에 관한 것이다.
본 개시는 2022년 2월 10일에 출원된 중국 출원 제 202210123951.2호 및 2022년 10월 4일에 출원된 미국 출원 제 17/959,580호의 이익을 주장하며, 전문이 참조로 통합된다.
칩의 전력 소모에 의해 발생되는 열은 칩의 온도를 상승시켜 칩의 성능에 영향을 미치고, 심지어 칩에 돌이킬 수 없는 손상을 입힐 수 있다. 소비 전력에 대한 연구는 칩 생산의 모든 측면과 관련이 있으며, 칩의 에너지 소모 비율은 설계 및 공정의 개선으로 향상되고 있다. 그러나, 칩의 성능에 대한 요구 사항은 여전히 증가하고 있으며, 소비 전력 비율의 개선으로는 칩의 소비 전력으로 인한 방열 문제를 해결할 수 없다. 방열 문제는 CPU(Central Processing Unit), GPU(Graphics Processing Unit) 등과 같은 첨단 칩에서 더 중요하다. 제조 공정이 발전함에 따라, 칩에는 점점 더 많은 트랜지스터가 있고, 칩의 전력 소비는 점점 더 높아지고 있다.
본 개시의 기술적 사상은, 측부 방열성 강화(side-heat-dissipation-enhanced) 패키지 구조 및 그 제조 방법을 제공한다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 기판(substrate), 회로 층(circuit layer)을 포함하고, 플립-칩(flip-chip) 방식으로 기판 상에 있는 칩 및 열전도 물질(heat conduction material)을 포함하고, 칩의 측부에 있는 측부 방열기(side heat dissipator)를 포함하고, 측부 방열기는, 회로 층과 전기적으로 연결된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 열 인터페이스 물질(thermal interface material)을 포함하고, 칩의 측부 및 측부 방열기 사이에 있는 측부 열전도 층(side heat conduction layer)을 더 포함하고, 측부 열전도 층은, 칩 및 측부 방열기 중 적어도 하나와 직접적으로 접하고 있고, 측부 열전도 층의 상부 면, 칩의 상부 면 및 사이 측부 방열기의 상부 면은 동일 평면상에 있는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 칩의 상부 면과 접하는 상부 열전도 층(upper heat conduction layer) 및 상부 열전도 층의 상부 면과 접하는 방열 커버(heat dissipation cover)를 더 포함하고, 상부 열전도 층은, 열 인터페이스 물질을 포함하고, 방열 커버는, 열전도 물질을 포함하고, 상부 열전도 층 및 방열 커버 중 적어도 하나는, 평판 형상(flat plate shape)을 갖는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 방열 커버는, 평판 형상을 갖는 커버 부분(cover portion)과 커버 부분의 주변으로부터 하방(downward)으로 연장되는 벽 부분(wall portion)을 포함하고, 커버 부분의 중앙 부분은 상부 열전도 층의 상부 면과 직접적으로 접하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 칩 및 기판 사이에 있고, 칩 및 기판에 포함된 회로 층과 전기적으로 연결되도록 구성된 복수의 커넥터들(connectors) 및 기판과 마주하는 칩의 하부 면에 있고, 복수의 커넥터들 중 적어도 하나를 측부 방열기와 연결하는 연결 부분(connection portion)을 더 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 복수의 커넥터들 각각은, 칩으로부터 기판을 향해 순차적으로 배치된 언더 범프 금속(under bump metal), 범프(bump) 및 솔더 볼(solder ball)을 포함하고, 측부 방열기는, 범프의 물질과 동일한 물질을 포함하고, 연결 부분은, 언더 범프 금속의 물질과 동일한 물질을 포함하고, 언더 범프 금속의 층과 동일한 층에 있는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 측부 방열기는, 제1 신호에 연결되고, 제1 신호는, 칩 신호 또는 더미 신호인 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 제1 신호는, 칩 신호들 중 전류가 가장 큰 칩 신호, 전류가 가장 큰 상위 3개의 칩 신호 중 적어도 하나, 전류가 가장 큰 상위 5개의 칩 신호 중 적어도 하나 또는 상위 전류가 가장 큰 상위 10개의 칩 신호 중 적어도 하나인 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 언더필(underfill), 비전도성 페이스트(non-conductive paste) 및 비전도성 필름(non-conductive film) 중 적어도 하나를 포함하고, 칩과 기판 사이의 공간을 채우는 필러(filler)를 더 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 칩의 측부에 열전도 물질을 포함하는 측부 방열기을 형성하는 단계 및 플립-칩(flip-chip) 방식으로 기판 상에 칩을 실장(mount)하는 단계를 포함하고, 측부 방열기는, 칩의 회로 층과 전기적으로 연결된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 열 인터페이스 물질(thermal interface material)을 포함하고, 칩의 측부와 측부 방열기 사이에 있고, 칩과 측부 방열기 중 적어도 하나와 직접적으로 접하는 측부 열전도 층을 형성하는 단계를 더 포함하고, 측부 열전도 층의 상부 면은, 칩의 상부 면 및 측부 방열기의 상부 면은 동일 평면상에 있는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 칩의 상부 면에 상부 열전도 층을 형성하는 단계 및 상부 열전도 층의 상부 면에 방열 커버(heat dissipation cover)를 형성하는 단계를 더 포함하고, 상부 열전도 층은, 열 인터페이스 물질를 포함하고, 방열 커버는, 열전도 물질을 포함하고, 상부 열전도 층 및 방열 커버 중 적어도 하나는, 평판 형상(flat plate shape)을 갖는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 방열 커버를 형성하는 단계는, 평판 형상을 갖는 커버 부분(cover portion)과 커버 부분의 주변 부분에서 하방으로 연장되는 벽 부분(wall portion)를 형성하고, 커버 부분의 중앙 부분이 상부 열전도 층의 상부 면과 직접적으로 접하도록 하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 칩 및 기판 사이에 있고, 칩 및 기판에 포함된 회로 층과 전기적으로 연결되도록 구성된 복수의 커넥터들(connectors)을 형성하는 단계 및 기판과 마주하는 칩의 하부 면에 있고, 복수의 커넥터들 중 적어도 하나를 측부 방열기와 연결하는 연결 부분(connection portion)을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 복수의 커넥터들을 형성하는 단계는, 칩으로부터 기판을 향해 순차적으로 언더 범프 금속(under bump metal), 범프(bump) 및 솔더 볼(solder ball)을 형성하는 단계를 포함하고, 측부 방열기는, 범프의 물질과 동일한 물질을 포함하고, 연결 부분은, 언더 범프 금속의 물질과 동일한 물질을 포함하고, 언더 범프 금속의 층과 동일한 층에 있는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 측부 방열기는, 제1 신호에 연결되고, 제1 신호는, 칩 신호 또는 더미 신호인 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 제1 신호는, 칩 신호들 중 전류가 가장 큰 칩 신호, 전류가 가장 큰 상위 3개의 칩 신호 중 적어도 하나, 전류가 가장 큰 상위 5개의 칩 신호 중 적어도 하나 또는 상위 전류가 가장 큰 상위 10개의 칩 신호 중 적어도 하나인 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조를 제조하는 방법은, 언더필(underfill), 비전도성 페이스트(non-conductive paste) 및 비전도성 필름(non-conductive film) 중 적어도 하나를 포함하고, 칩과 기판 사이의 공간을 채우는 필러(filler)를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 기판, 회로 층(circuit layer)을 포함하고, 플립-칩(flip-chip) 방식으로 기판 상에 있는 칩, 열전도 물질(heat conduction material)을 포함하고, 칩의 측부에 있는 측부 방열기(side heat dissipator), 열 인터페이스 물질(thermal interface material)을 포함하고, 칩의 측부 및 측부 방열기 사이에 있는 측부 열전도 층(side heat conduction layer), 칩의 상부 면과 접하는 상부 열전도 층 및 상부 열전도 층의 상부 면과 접하는 방열 커버(heat dissipation cover)를 포함하고, 측부 방열기는, 회로 층과 전기적으로 연결된 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 패키지 구조는, 측부 열전도 층은, 칩 및 측부 방열기 중 적어도 하나와 접하는 것을 특징으로 할 수 있다.
도 1은 예시적인 패키지 구조를 나타낸 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 패키지 구조를 나타내는 단면도이다.
도 3은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 4은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 5은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 9은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 10은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 12은 본 개시의 예시적 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 개시의 예시적 실시예에 따른 패키지 구조를 나타낸 단면도이다.
도 14은 본 개시의 예시적 실시예에 따른 패키지 구조를 나타낸 단면도이다.
도 15은 본 개시의 예시적 실시예에 따른 패키지 구조를 나타낸 단면도이다.
도 16은 본 개시의 예시적 실시예에 따른 패키지 구조를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시의 실시예를 상세히 설명한다.
통상의 기술자는 예시적인 실시예가 모두 본 개시의 사상 또는 범위를 벗어나지 않으면서 다양하고 상이한 방식으로 변경될 수 있음을 이해할 것이다. 본 발명을 명확하게 설명하기 위하여 관계없는 부분은 생략한다.
요소(element) 또는 층(layer)이 다른 요소 또는 다른 층에 "위", "상에", "아래에" 있다거나, 다른 요소 또는 다른 층과 "연결된" 또는 "결합된" 등으로 언급되는 경우, 요소 또는 층이 다른 요소 또는 다른 층에 직접적으로 위, 아래에 직접적으로 있거나 요소 또는 층이 다른 요소 또는 다른 층과 직접적으로 연결 또는 결합될 수 있음을 의미할 수 있으며, 또는, 요소 및 층과 다른 요소 및 다른 층 사이에 또 다른 요소 및 다른 층이 존재할 수 있다.
반도체 패키지는 칩을 물리적으로 보호할 뿐만 아니라, 칩이 열을 발산하는 데에도 도움이 될 수 있다. 도 1은 패키지 구조(9)를 나타낸다. 도 1에 도시된 바와 같이, 패키지 구조(9)는 기판(910), 기판(910) 상에 순차적으로 배치된 칩(920), 열전도 층(heat conduction layer)(930) 및 방열 커버(heat dissipation cover)(940)를 포함한다. 패키지 구조(9)는 언더필(underfill)(950)을 더 포함한다. 칩(920)은 플립-칩 방식으로 솔더 볼들(solder ball)(925)에 의해 기판(910)에 연결된다. 열전도 층(930)은 칩(920)의 상부 면과 직접 접촉한다. 방열 커버(940)는 커버 부분(cover portion)(941)과 벽 부분(wall portion)(942)을 포함한다. 커버 부분(941)의 중앙 부분은 열전도 층(930)의 상부 면과 직접 접촉한다. 벽 부분(942)은 커버 부분(941)의 주변부로부터 하방으로 연장되어 접착제(adhesive)(945)에 의해 기판(910)에 접착된다. 언더필(950)은 칩(920)과 기판(910) 사이에 배치된다. 패키지 구조(9)는 기판(910) 아래에 배치된 솔더 볼들(915)에 의해 외부적으로 연결된다.
전력 소모는 칩의 회로 층(circuit layer)(또는 기능 영역)에 집중된다. 도 1을 참조하면, 칩(920)의 하부에 전력 소모가 집중되어 칩(920)의 하부가 열원으로 작용한다. 패키지 구조(9)는 열원이 수직 상향 방향으로 열을 발산하는 것을 돕는다. 방열 과정에서 칩(920)의 하부로부터의 열은 칩(920)의 상부(실리콘), 열전도 층(930), 방열 커버(940)를 차례로 거쳐 외부 환경(공기)으로 유입된다.
그러나, 실리콘은 0.21W/m·K에 불과한 매우 낮은 열전도 계수를 갖는다. 칩의 기본 물질로서 실리콘을 다른 물질로 대체하는 것은 매우 어렵기 때문에 방열 효율이 크게 제한된다. 칩을 형성한 후 칩을 얇게 할 수 있으며 실리콘의 두께를 줄이면 방열 효율을 높일 수 있다. 다만, 소비 전력이 높은 칩은 일반적으로 칩 크기가 크다. 칩은 얇아지면 더 가벼워지므로 칩의 더 심각한 뒤틀림 문제가 발생하고 의사 솔더링(pseudo soldering) 문제가 발생할 수도 있다.
도 2는 예시적인 실시예에 따른 패키지 구조(1)를 도시하는 단면도이다.
패키지 구조(1)는 기판(110) 및 플립-칩 방식으로 기판(110) 상에 배치된 칩(120)을 포함할 수 있다. 기판(110)은 세라믹, 유리, 플라스틱 및/또는 다른 기판 물질을 포함할 수 있다. 예를 들어, 기판(110)은 BT(Bismaleimide Triazine) 수지를 포함할 수 있다. 외부와 전기적으로 연결된 칩의 측부는 전면부일 수 있다. 도 2에서, 칩(120)의 전면부는 칩(120)의 하부 면에 해당한다. 칩(120)은 칩(120)의 전면부에 배치될 수 있는 회로 층(circuit layer)을 가질 수 있고, 예를 들어, 칩(120)의 회로 층은 칩(120)의 하부 부분에 배치될 수 있다. 칩(120)의 하부 면에는 칩 패드(121)가 배치될 수 있다. 칩(120)(또는 칩 패드(121))은, 커넥터들(connectors)을 통해 기판(100)의 상부 면 및/또는 기판(100) 내부에 배치된 연결 패드들(connection pads), 배선들(wirings), 비아들(vias), 회로들 등과 전기적으로 연결될 수 있고, 또는, 칩(120)(또는 칩 패드(121))은, 외부적으로 기판(100) 아래에 배치된 솔더 볼(solder balls)(115)을 통해 전기적으로 연결될 수 있다.
커넥터들은 UBM(Under Bump Metal)(122), 범프(123) 및 솔더 볼(124)을 포함할 수 있으며, 이들은 하향 방향으로 순차적으로 배열된다. UBM(122)은 연결을 강화시킬 수 있다. UBM(122)은 금속의 단층 구조 또는 다층 구조를 포함할 수 있다. 예를 들어, UBM(122)은 티타늄/구리(Ti/Cu)의 이중-층(double-layer) 구조를 포함할 수 있다. 범프(123)는 커넥터의 바디(body) 역할을 할 수 있다. 범프(123)는 금속 또는 이들의 합금을 포함할 수 있다. 예를 들어, 범프(123)는 구리와 같은 금속을 포함할 수 있다. 솔더 볼(124)은 공통 솔더(common solder)를 포함할 수 있다. 예를 들어, 솔더 볼(124)은 금(Au), 은(Ag), 구리(Cu), 주석(Sn) 등 및/또는 이들의 합금을 포함할 수 있다. 일 실시예에서, 커넥터는 제어된 접힌 칩 연결(Controlled Collapsed Chip Connection, C4) 및/또는 패드 아래 회로(Circuit under Pad, CuP)를 채택할 수 있다. 그러나, 커넥터는 칩(120)이 기판(110)과 전기적으로 연결되거나 커넥터를 통해 외부적으로 연결될 수 있는 한 이에 제한되지 않는다.
패키지 구조(1)는 칩(120)의 측부에 배치된 측부 방열기(side heat dissipator)(126)를 더 포함할 수 있다. 측부 방열기(126)는 칩(120)의 측부와 직접 접촉할 수 있다. 측부 방열기(126)는 칩(120)의 상부 면과 실질적으로 동일 평면에 있을 수 있다. 측부 방열기(126)는 열전도 물질을 포함할 수 있다. 측부 방열기(126)는 금속 또는 이들의 합금을 포함할 수 있다. 예를 들어, 측부 방열기(126)는 금(Au), 은(Ag), 구리(Cu), 철(Fe), 알루미늄(Al) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 다만, 측부 방열기(126)의 물질은 칩(120)의 방열을 도울 수 있는 것이라면 상술한 바에 한정되지 않는다. 측부 방열기(126)는 커넥터의 적어도 일부와 동일한 물질을 포함할 수 있다. 예를 들어, 커넥터가 범프(123)를 포함하는 경우, 측부 방열기(126)는 범프(123)와 동일한 물질을 포함할 수 있다. 그러나, 본 개시의 예시적 실시예는 이에 한정되지 않으며, 측부 방열기(126)는 커넥터의 일부와 다른 물질을 포함할 수 있다.
측부 방열기(126)는 닫힌 직사각형 링 형태로 칩(120) 주위에 배치될 수 있다. 예를 들어, 측부 방열기(126)는 칩(120)과 인접하게 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 측부 방열기(126)는 개방형 직사각형 링 형태로 배치될 수 있으며, 측부 방열기(126)는 칩(120)의 1 면, 2면 또는 3 면에 배치될 수도 있다.
측부 방열기(126)는 칩(120)의 강도 및 중량을 증가시킬 수 있다. 따라서, 칩(120)을 얇게 하여도 칩(120)의 뒤틀림(warpage)을 감소시켜 리플로우 프로세스(reflow process) 동안 칩(120)의 의사 솔더링 위험을 감소시킬 수 있다. 이와 같이, 칩(120)의 두께가 감소되어 수직 방향의 방열 거리가 짧아질 수 있다.
또한, 칩(120)의 얇아짐/뒤틀림 정도에 따라 측부 방열기(126)의 형상 및 두께가 조절될 수 있다. 예를 들어, 칩(120)의 얇아짐/뒤틀림 정도가 증가하면 측부 방열기(126)의 측면 두께가 증가할 수 있고 및/또는 측부 방열기(126)는 닫힌 직사각형 링 형태를 가질 수 있다. 칩(120)의 얇아짐/뒤틀림 정도가 감소되면 측부 방열기(126)는 감소된 측면 두께 및/또는 폐쇄된 직사각형 링이 아닌 형상을 가질 수 있다.
연결 부분(connection portion)(127)은 측부 방열기(126)와 칩(120)의 회로층을 연결할 수 있다. 예를 들어, 연결 부분(127)은 칩(120)의 하부 면에 제공되어 측부 방열기와 커넥터를 연결할 수 있다. 연결 부분(127)은 금속과 같은 전도성 물질을 포함할 수 있다. 연결 부분(127)은 커넥터의 적어도 일부와 동일한 물질을 포함할 수 있다. 예를 들어, 커넥터가 UBM(122)을 포함하는 경우, 연결 부분(127)은 UBM(122)과 동일한 물질을 포함하고 동일한 층에 있을 수 있다. 그러나, 본 개시의 예시적 실시예는 이에 한정되지 않으며, 연결 부분(127)은 커넥터의 어떤 부분과도 다른 물질을 포함할 수 있다. 연결 부분(127)은 연결 배선의 역할을 할 수 있다.
열원(즉, 칩(120)의 회로 층)의 열은 연결 부분(127) 없이 측부 방열기(126)로 전달될 수 있다. 그러나, 이때 열 전달 경로에는 칩의 실리콘 베이스와 같이 열전도 효율이 상대적으로 낮을 수 있는 비금속이 포함된다. 연결 부분(127)이 측부 방열기(126)와 칩(120)의 회로 층을 연결하는 경우, 열원의 열은 열전도(예를 들어, 금속 열전도)를 통해 칩(120) 측면으로 전달될 수 있고, 열 전달 효율이 크게 향상될 수 있다. 따라서, 패키지 구조(1)의 방열 효과가 더욱 향상될 수 있다.
측부 방열기(126)는 기판(110)과 직접 접촉할 수 있으며, 다만, 본 개시의 예시적 실시예는 이에 한정되지 않는다. 솔더 볼(124)은 측부 방열기(126)와 기판(110) 사이에 형성될 수 있다. 측부 방열기(126)는 기판(110)과 전기적으로 절연될 수 있다. 다만, 실시예가 이에 한정되는 것은 아니다. 측부 방열기(126)은 솔더 볼(124) 또는 연결 부분(127) 및 이에 연결된 커넥터, 연결 패드들, 배선들, 비아들, 회로들 및/또는 기판(11)의 상부 면에 배치되거나 기판(110)의 내부에 배치된 것들 등에 직접적 전기적으로 연결되거나 전기적으로 연결될 수 있고, 기판(110) 아래에 배치된 솔더 볼(115)과 외부적 전기적으로 연결될 수 있다.
측부 방열기(126)는 신호에 연결되거나 신호를 전송할 수 있다. 측부 방열기(126)는 기판(110)에 신호를 연결하거나 기판(110)을 통해 신호를 전달할 수 있다.
측부 방열기(126)는 칩의 동작과 관련된 신호인 칩 신호를 연결하거나 전달할 수 있다. 일반적으로, 신호 전류가 클수록 열원의 관련 부분에서 더 많은 열이 발생한다. 따라서, 측부 방열기(126)는 더 큰(예를 들어, 가장 큰) 전류로 칩 신호에 연결하거나 전송할 수 있다. 예를 들어, 측부 방열기(126)는 칩 신호들 중 전류가 가장 큰 칩 신호, 전류가 가장 큰 상위 3개의 칩 신호 중 적어도 하나, 전류가 가장 큰 상위 5개의 칩 신호 중 적어도 하나 또는 상위 전류가 가장 큰 상위 10개의 칩 신호 중 적어도 하나를 연결하거나 송신할 수 있다. 다만, 실시예가 이에 한정되는 것은 아니다.
측부 방열기(126)는 신호에 연결하거나 신호를 전송하지 않을 수도 있다. 측부 방열기(126)은 더미 신호를 연결하거나 전달할 수 있다. 이 경우, 측부 방열기(126)는 전자파 차폐(electromagnetic shield) 역할을 할 수 있다.
패키지 구조(1)는 기판(110)과 칩(120) 사이에 배치된 필러(filler)(150)를 더 포함할 수 있다. 필러(150)는 언더필(UnerFill, UF), 비전도성 페이스트(Non-Conductive Paste, NCP) 및/또는 비전도성 필름(Non-Condutive Film, NCF)를 포함할 수 있다. 언더필은 에폭시 수지를 포함할 수 있다. 예를 들어, 필러(150)는 칩(120)과 기판(110) 사이의 빈 공간을 채울 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 패키지 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 먼저 웨이퍼 재구성이 수행될 수 있다. 재구성 기판(reconstitution substrate)(200) 상에 칩(120)이 배치될 수 있다. 칩 패드(121)가 배치되는 칩(120)의 전면은 재구성 기판(200)으로부터 멀어지는 상방을 향할 수 있다.
도 4를 참조하면, 재구성 기판(200) 및 칩(120) 상부 면에 범프 하부 금속층(Under Bump Metal Layer, UBM 층)(122')을 형성할 수 있다. UBM 층(122')은 또한, 칩(120)의 측부 및 재구성 기판(200)의 노출된 상부 면 중 적어도 하나에 형성되어 덮을 수 있다. UBM 층(122')은, 예를 들어, 스퍼터링과 같은 증착 방법 등의 다양한 방법으로 형성될 수 있다. UBM층(122')은 금속의 단층 구조 또는 다층 구조를 포함할 수 있다. 예를 들어, UBM층(122')은 Ti/Cu의 이중 층 구조를 포함할 수 있다.
도 5 및 도 6을 참조하면, UBM층(122') 상에 포토레지스트(photoresist)(210)를 형성하고, 포토레지스트(210)를 패터닝(예를 들어, 노광 및 현상)할 수 있다. 패터닝된 포토레지스트(210)에는 칩 패드(121)와 중첩하는 제1 홀이 형성될 수 있다. 패터닝된 포토레지스트(210)에는 칩(120)의 측부 또는 칩(120) 측부에 측부 방향으로 형성된 UBM 층(122')의 일부를 노출시키는 제2 홀이 형성될 수 있다.
도 7을 참조하면, 제1 홀에 범프(123)가 형성되고, 제2 홀에 측부 방열기(126)가 형성될 수 있다. 그리고, 제1 홀 및 제2 홀의 나머지 부분에 솔더(124')가 형성될 수 있다. 범프(123), 측부 방열기(126) 및 솔더(124')는 도금 등의 다양한 방법으로 형성될 수 있다. 그러나, 실시예가 이에 한정되는 것은 아니다. 솔더(124')는 형성되지 않을 수 있다. 범프(123) 및 측부 방열기(126)는 솔더(124') 없이 제1 홀 및 제2 홀을 부분적으로 또는 완전히 채울 수 있다.
도 8을 참조하면, 패터닝된 포토레지스트(210)가 제거될 수 있다(예를 들어, 박리됨).
도 9를 참조하면, 솔더(124')가 만곡된 상부 표면을 갖는 솔더 볼(124)로 형성되도록 솔더(124')가 리플로우(reflow)를 위해 가열될 수 있다. 또한, UBM 층(122')은 패터닝될 수 있다. 예를 들어, UBM 층(122')은 식각될 수 있다. 패터닝된 UBM 층(122')은 칩(120)(예를 들어, 칩 패드(121))과 범프(123) 사이에 UBM(122)을 포함할 수 있다. 패터닝된 UBM 층(122')은 커넥터(UBM(122), 범프(123), 솔더 볼(124)) 및 측부 방열기(126) 사이에 있는 연결 부분(127)을 더 포함할 수 있다. UBM 층(122')이 칩(120)의 측부 및/또는 노출된 재구성 기판(200)의 상부 면을 덮는 경우, 패터닝된 UBM 층(122)은 칩(120)의 측부와 측부 방열기(126) 사이의 부분 및/또는 측부 방열판(126)과 재구성 기판(200) 사이의 부분을 더 포함할 수 있다.
도 10을 참조하면, 박형 지지체(thinning support)(220)가 칩(120) 상에 배치될 수 있다. 예를 들어, 박형 지지체(220)는 적층 또는 다른 적절한 공정을 사용하여 배치될 수 있다. 박형 지지체(220)는 커넥터(UBM(122), 범프(123), 솔더볼(124)) 사이의 간극과 커넥터(UBM(122), 범프(123), 솔더볼(124))와 측부 방열기(126) 사이의 간극을 채운다.
도 11을 참조하면, 재구성 기판(200)이 제거될 수 있다. 그러면, 칩(120)이 얇아질 수 있다. 박형 지지체(220)는 재구성 기판(200)을 제거하고 칩(120)을 박형화하는 과정을 지원할 수 있다. 예를 들어, 칩(120)은 백 그라인딩(back grinding)에 의해 박형화될(thinned) 수 있으며, 이 경우 박형 지지체(220)는 백 그라인딩 테이프일 수 있다. 칩(120)의 후면과 측부 방열기(126)는 동시에 박형화될 수 있다. 박형화된 후, 측부 방열기(126)의 박형화된 표면(하면)은 칩(120)의 박형화된 표면(하면)과 실질적으로 동일 평면일 수 있다. 패터닝된 UBM 층(122')이 칩(120)의 측부의 일부를 포함하는 경우, 패터닝된 UBM 층(122')의 일부의 박형화된 표면은 또한, 칩(120)의 박형화된 표면과 실질적으로 정렬될 수 있다. 패터닝된 UBM 층(122')이 측부 방열기(126)과 재구성 기판(200) 사이의 부분을 포함하는 경우, 패터닝된 UBM 층(122') 의 일부는 박형화된 후 제거될 수 있다. 측부 방열기(126)의 존재는, 칩(120)의 강도를 증가시킬 수 있으므로, 측부 방열기(126)가 제공되지 않는 경우보다 칩(120)은 더 많이 얇아질 수 있다.
도 12를 참조하면, 칩(120) 및 측부 방열기(126)의 박형된 면에 다이싱 테이프(dicing tape)(230)가 배치된 후, 박형 지지체(220)가 제거될 수 있다.
도 2 및 도 12를 참조하면, 다이싱 공정(dicing process)을 수행하여 단일 칩(120)을 형성할 수 있다. 그 다음, 칩(120)을 플립-칩(flip-chip) 방식으로 기판(110) 상에 실장하고, 다이싱 테이프를(230)은 제거되어, 도 2의 패키지 구조(1)를 형성할 수 있다. 도 2에서, 측부 방열기(126)는 칩(120)의 측부와 직접 접촉한다. 예를 들어, 도 2는 칩(120)을 덮지 않는 도 4의 UBM 층(122')이 형성된 실시예에 대응한다. 그러나, 실시예는 이에 제한되지 않으며, 패키지 구조는 칩(120)의 측부와 측부 방열기(126) 사이에 배치된 패터닝된 UBM 층(122')의 일부를 포함할 수 있다.
그러나, 실시예는 이에 제한되지 않는다. 도 3 내지 도 12의 상기 방법은 칩의 측부에 열전도 물질을 포함하는 측부 방열기를 형성하는 것을 예로 설명하며, 상기 방법을 적절히 조정하거나 다른 적절한 방법을 이용하여 칩의 측부에 있는 측부 방열기를 형성할 수 있다.
도 13은 예시적인 실시예에 따른 패키지 구조(2)를 도시하는 단면도이다.
도 13의 패키지 구조(2)와 도 2의 패키지 구조(1)의 차이점은 패키지 구조(2)는 상부 열전도 층(upper heat conduction layer)(130) 및 방열 커버(heat dissipation cover)(140)가 칩(120)에 순차적으로 배치될 수 있다는 점이다. 상부 열전도 층(130)은 열 인터페이스 물질(Thermal Interface Material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 열전도 실리콘, (상변화형) 열전도 접착제, 열전도 젤(gel), 금속 열전도 물질 등을 포함할 수 있다. 금속 열 인터페이스 물질은 인듐(indium)을 포함할 수 있다. 방열 커버(140)는 열전도성 물질을 포함할 수 있으며, 금(Au), 은(Ag), 구리(Cu), 철(Fe), 알루미늄(Al) 등과 같은 금속 또는 그것들의 합금을 포함할 수 있다. 상부 열전도 층(130) 및 방열 커버(140)는 주로 대략 평판 형상(flat plate shape)을 가질 수 있다. 상부 열전도 층(130) 및 방열 커버(140)의 측부는 측부 방열기(126)의 측부와 실질적으로 정렬될 수 있으나, 이에 한정되는 것은 아니다. 상부 열전도 층(130) 및 방열 커버(140) 중 적어도 하나의 측부는 측부 방열기(126)의 측부의 외부 또는 내부일 수 있다. 상부 열전도 층(130) 및 방열 커버(140) 중 적어도 하나의 측부는 실질적으로 칩(120)의 측부와 정렬될 수 있다. 상부 열전도 층(130) 및 방열 커버(140) 중 적어도 하나의 측면은 칩(120)의 측부의 외부 또는 내부에 있을 수 있다.
패키지 구조(2)에서, 열원으로부터의 열은 칩(120)의 상부(예를 들어, 실리콘), 상부 열전도 층(130) 및 방열 커버를 통해 외부 환경(공기)으로 들어갈 수 있다. 또한, 상부 열전도 층(130)이 측부 방열기(126)와 직접 접촉하는 경우, 예를 들어, 상부 열전도 층의 측부가 칩(120)의 측부의 외부에 있고, 칩(120)에서 측부 방열기(126)로 전달된 열은, 외부 환경(공기)으로 유입되도록 상부 열전도 층(130) 및 방열 커버(140)로도 전달될 수 있다.
따라서, 패키지 구조(1, 2)와 관련하여, 패키지 구조(1)는 더 가볍고 더 얇을 수 있는 반면, 패키지 구조(2)는 더 나은 방열 효과를 가질 수 있다.
도 14는 예시적인 실시예에 따른 패키지 구조(3)를 도시하는 단면도이다.
패키지 구조(3)와 패키지 구조(1)의 차이점은 패키지 구조(3)가 칩(120)의 측부와 측부 방열기(126) 사이에 배치된 측부 열전도 층(160)을 더 포함할 수 있다는 것이다. 측부 열전도 층(160)의 표면은 칩(120)의 상부 면 및 측부 방열기(126)의 상부 면과 실질적으로 동일 평면일 수 있다.
측부 열전도 층(160)은 열 인터페이스 물질을 포함할 수 있다. 열전도 물질은 열전도 실리콘, (상변화형) 열전도 접착제, 열전도 젤, 금속 열전도 물질 등을 포함할 수 있다. 금속 열 인터페이스 물질은 인듐을 포함할 수 있다.
측면 열전도 층(160)은 칩(120)의 측부으로부터 측부 방열기(126)로 열을 전달하는 것을 용이하게 할 수 있다.
도 15는 예시적인 실시예에 따른 패키지 구조(4)를 도시하는 단면도이다.
패키지 구조(4)와 패키지 구조(3)의 차이점은 패키지 구조(4)가 칩(120) 상에 순차적으로 배치되는 상부 열전도 층(130) 및 방열 커버(140)를 더 포함할 수 있다는 것이다. 패키지 구조(4)의 열전도 층(130) 및 방열 커버(140)는 각각 패키지 구조(2)의 상부 열전도 층(130) 및 방열 커버(140)와 실질적으로 동일할 수 있다.
도 16은 예시적인 실시예에 따른 패키지 구조(5)을 도시하는 단면도이다.
패키지 구조(5)와 패키지 구조(4)의 차이점은 패키지 구조(5)의 방열 커버(140)가 커버 부분(cover portion)(141)과 벽 부분(wall portion)(142)을 포함할 수 있다는 것이다. 커버 부분(141)은 실질적으로 평판 모양을 가질 수 있다. 커버 부분(141)의 중앙 부분은 상부 열전도 층(130)의 상면과 직접 접한다. 벽 부분(142)은 커버 부분(141)의 주변부로부터 하방으로 연장된다. 벽 부분(142)은 접착제에 의해 기판(110)에 접착될 수 있다.
본 명세서에 사용된 바와 같이, 어떤 것의 "일부"는 물건의 "적어도 일부"를 의미하고, 그 자체로 물건의 전부 또는 전부 미만을 의미할 수 있다. 이와 같이, "일부"는 특수한 경우로서 전체를 포함한다. 즉, 전체는 사물의 일부의 예이다. 본 명세서에 사용된 바와 같이, 용어 "또는"은 "및/또는"으로 해석되어야 하며, 예를 들어 "A 또는 B"는 "A" 또는 "B" 또는 "A 및 B" 중 어느 하나를 의미한다.
본 개시에서 사용된 바와 같이, 방법(예를 들어, 조정) 또는 제1 양(quantity)(예를 들어, 제1 변수)이 제2 양(예를 들어, 제2 변수)에 "기초하는(기반으로 하는)(based on)" 것으로 언급되는 경우, 이는 제2 양은 방법에 대한 입력 또는 제1 양에 영향을 미친다는 것을 의미할 수 있다.
예를 들어, 제2 양은 제1 양을 계산하는 함수에 대한 입력(예를 들어, 유일한 입력 또는 여러 입력 중 하나)이거나, 제1 양은 제2 양과 동일할 수 있다(예를 들어, 메모리 내의 동일한 위치 또는 위치들에 저장됨). 본 개시에 사용된 바와 같이, "~에 기초하여(based on)"는 "~에 적어도 부분적으로 기초하여"를 의미하며, 즉, 제2 양에 기초하는 것으로 기술된 제1 양은 또한 제3 양에 기초할 수 있다.
용어 "제1", "제2", "제3" 등은 다양한 요소들(elements), 컴포넌트들, 영역들(regions), 레이어들(layers) 및/또는 섹션들(sections)을 설명하기 위해 본 개시에서 사용될 수 있지만, 이러한 요소들, 컴포넌트들, 영역들, 레이어들 및/또는 섹션들은 이러한 용어로 제한되어서는 안 된다. 이러한 용어는 하나의 요소, 컴포넌트, 영역, 레이어 또는 섹션을 다른 요소, 컴포넌트, 영역, 레이어 또는 섹션과 구별하는 데만 사용된다.
따라서, 본 개시에서 논의되는 제1 요소, 컴포넌트, 영역, 레이어 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않으면서 제2 요소, 컴포넌트, 영역, 레이어 또는 섹션으로 명명될 수 있다.
본 개시에서 사용된 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 여기에서 사용된 용어 "실질적으로(substantially)", "약(about)" 및 유사한 용어는 정도가 아닌 근사치의 용어로 사용되며, 당해 분야의 통상의 기술의 측정 또는 계산된 값의 고유 편차를 설명하기 위한 것이다.
본 개신에 사용된 용어 "주요 구성(major component)"은 조성물 또는 제품 내의 임의의 다른 단일 성분의 양보다 많은 양으로 조성물, 중합체 또는 제품에 존재하는 성분을 지칭한다. 대조적으로, 용어 "프라이머리 구성(primary component)"은 조성물, 중합체 또는 제품의 적어도 50 중량% 이상을 구성하는 성분을 지칭한다. 본 개시에 사용된 바와 같이, "주요 부분(major portion)"이라는 용어는 복수의 항목에 적용될 때, 항목의 적어도 절반을 의미한다. 본 명세서에 사용된 바와 같이, 물질로 "만들어진" 또는 "구성된" 것으로 기술된 임의의 구조 또는 층은 (i) 일부 실시예에서 그 물질을 주요 구성요소로 함유하거나 (ii) 일부 실시예서, 그 물질을 주성분으로 하는 것일 수 있다.
본 명세서에 사용된 바와 같이, 단수 형태는 문맥이 명백하게 달리 나타내지 않는 한, 복수 형태도 포함하는 것으로 의도된다. 본 개시에서 "포함하다" 또는 "가지다"라는 용어는 특징, 숫자, 단계, 동작, 구조적 요소, 부분 또는 이들의 조합의 존재를 의미하는 것으로 이해되어야 하며, 하나 이상의 다른 특징, 숫자, 단계, 작업, 구조적 요소, 부품 또는 이들의 조합의 존재나 추가될 가능성을 배제하지 아니하는 것으로 이해되어야 한다.
본 개시에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 나열된 항목 중 하나 이상의 임의의 모든 조합을 포함한다. 본 개시에 사용된 바와 같이, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C 중 적어도 하나" 그리고 "A, B, 또는 C 중 적어도 하나"와 같은 문구 각각은, 해당 문구에 함께 열거된 항목들의 가능한 모든 조합을 포함할 수 있다.
또한, 본 발명의 실시예를 설명할 때 "~할 수 있다"의 사용은 "본 발명의 하나 이상의 실시 예"를 의미한다. 또한, "예시적인"이라는 용어는 예시 또는 실시예를 지칭하기 위한 것이다. 본 개시에서 사용된 바와 같이, 용어 "사용하다", "사용하는" 및 "사용된"은 각각 용어 "활용하다", "이용하다" 및 "이용하다"와 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 층에 "연결된(connected to)", "결합된(coupled to)", 또는 "인접한(adjacent to)"인 것으로 언급될 때, 다른 요소 또는 층에 직접 결합되거나, 연결되거나, 인접하거나, 하나 이상의 중간 요소 또는 층이 존재할 수 있다.
이상, 본 발명의 실시예를 참조하여 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게는 다음과 같은 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 수정이 가능함은 자명할 것이다. 또한, 다음의 청구범위 및 그 균등물에 기재된 본 개시의 스피릿(spirit) 및 범위를 벗어나지 않고 수정이 이루어질 수 있다.

Claims (10)

  1. 기판(substrate);
    회로 층(circuit layer)을 포함하고, 플립-칩(flip-chip) 방식으로 상기 기판 상에 있는 칩; 및
    열전도 물질(heat conduction material)을 포함하고, 상기 칩의 측부에 있는 측부 방열기(side heat dissipator)를 포함하고,
    상기 측부 방열기는,
    상기 회로 층과 전기적으로 연결된 것을 특징으로 하는 패키지 구조(package structure).
  2. 제1항에 있어서,
    열 인터페이스 물질(thermal interface material)을 포함하고, 상기 칩의 측부 및 상기 측부 방열기 사이에 있는 측부 열전도 층(side heat conduction layer)을 더 포함하고,
    상기 측부 열전도 층은,
    상기 칩 및 상기 측부 방열기 중 적어도 하나와 직접적으로 접하고,
    상기 측부 열전도 층의 상부 면, 상기 칩의 상부 면 및 사이 측부 방열기의 상부 면은 동일 평면상에 있는 것을 특징으로 하는 패키지 구조.
  3. 제1항에 있어서,
    상기 칩의 상부 면과 접하는 상부 열전도 층(upper heat conduction layer); 및
    상기 상부 열전도 층의 상부 면과 접하는 방열 커버(heat dissipation cover)를 더 포함하고,
    상기 상부 열전도 층은,
    열 인터페이스 물질을 포함하고,
    상기 방열 커버는,
    열전도 물질을 포함하고,
    상기 상부 열전도 층 및 상기 방열 커버 중 적어도 하나는,
    평판 형상(flat plate shape)을 갖는 것을 특징으로 하는 패키지 구조.
  4. 제3항에 있어서,
    상기 방열 커버는,
    평판 형상을 갖는 커버 부분(cover portion)과 상기 커버 부분의 주변으로부터 하방(downward)으로 연장되는 벽 부분(wall portion)을 포함하고,
    상기 커버 부분의 중앙 부분은 상기 상부 열전도 층의 상부 면과 직접적으로 접하는 것을 특징으로 하는 패키지 구조.
  5. 제1항에 있어서,
    상기 칩 및 상기 기판 사이에 있고, 상기 칩 및 상기 기판에 포함된 상기 회로 층과 전기적으로 연결되도록 구성된 복수의 커넥터들(connectors); 및
    상기 기판과 마주하는 상기 칩의 하부 면에 있고, 상기 복수의 커넥터들 중 적어도 하나를 상기 측부 방열기와 연결하는 연결 부분(connection portion)을 더 포함하는 것을 특징으로 하는 패키지 구조.
  6. 제1항에 있어서,
    상기 복수의 커넥터들 각각은,
    상기 칩으로부터 상기 기판을 향해 순차적으로 배치된 언더 범프 금속(under bump metal), 범프(bump) 및 솔더 볼(solder ball)을 포함하고,
    상기 측부 방열기는,
    상기 범프의 물질과 동일한 물질을 포함하고,
    상기 연결 부분은,
    상기 언더 범프 금속의 물질과 동일한 물질을 포함하고, 상기 언더 범프 금속의 층과 동일한 층에 있는 것을 특징으로 하는 패키지 구조.
  7. 제1항에 있어서,
    상기 측부 방열기는,
    제1 신호에 연결되고,
    상기 제1 신호는,
    칩 신호 또는 더미 신호인 것을 특징으로 하는 패키지 구조.
  8. 제7항에 있어서,
    상기 제1 신호는,
    칩 신호들 중 전류가 가장 큰 칩 신호, 전류가 가장 큰 상위 3개의 칩 신호 중 적어도 하나, 전류가 가장 큰 상위 5개의 칩 신호 중 적어도 하나 또는 상위 전류가 가장 큰 상위 10개의 칩 신호 중 적어도 하나인 것을 특징으로 하는 패키지 구조.
  9. 제1항에 있어서,
    언더필(underfill), 비전도성 페이스트(non-conductive paste) 및 비전도성 필름(non-conductive film) 중 적어도 하나를 더 포함하고, 상기 칩과 상기 기판 사이의 공간을 채우는 필러(filler)를 더 포함하는 것을 특징으로 하는 패키지 구조.
  10. 패키지 구조를 제조하는 방법으로서,
    칩의 측부에 열전도 물질을 포함하는 측부 방열기을 형성하는 단계; 및
    플립-칩(flip-chip) 방식으로 기판 상에 칩을 실장(mount)하는 단계를 포함하고,
    상기 측부 방열기는,
    상기 칩의 회로 층과 전기적으로 연결된 것을 특징으로 하는 방법.
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