JP2023507050A - 積層ボトムダイの冷却を改善する熱伝導スラグ/アクティブダイ - Google Patents
積層ボトムダイの冷却を改善する熱伝導スラグ/アクティブダイ Download PDFInfo
- Publication number
- JP2023507050A JP2023507050A JP2022519691A JP2022519691A JP2023507050A JP 2023507050 A JP2023507050 A JP 2023507050A JP 2022519691 A JP2022519691 A JP 2022519691A JP 2022519691 A JP2022519691 A JP 2022519691A JP 2023507050 A JP2023507050 A JP 2023507050A
- Authority
- JP
- Japan
- Prior art keywords
- dies
- thermally conductive
- die
- bottom die
- slugs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29109—Indium [In] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29199—Material of the matrix
- H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/32237—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3731—Ceramic materials or glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3738—Semiconductor materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Abstract
実施形態は半導体パッケージを含む。半導体パッケージは、パッケージ基板上の第1及び第2のボトムダイと、第1のボトムダイ上の複数の第1のトップダイと、第2のボトムダイ上の複数の第2のトップダイとを含む。半導体パッケージは、第1のボトムダイ及び第2のボトムダイ上に複数の熱伝導スラグを含む。熱伝導スラグは高熱伝導材料を有する。上記複数の熱伝導スラグは、第1及び第2のボトムダイの頂面の外側端部、第1及び第2のボトムダイの頂面の内側端部、及び/又はパッケージ基板の頂面上に直接配置される。熱伝導スラグの高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有する。上記複数の熱伝導スラグは、2つの異なる厚さを持ち得る。半導体パッケージは、アクティブダイ、及び/又はペデスタルを有するインテグレーテッドヒートスプレッダを含んでいてもよい。
Description
実施形態は、半導体デバイスをパッケージングすることに関する。より具体的には、実施形態は、積層ボトムダイの冷却を改善するための、積層ダイ、熱伝導スラグ、及び/又はアクティブダイを有する半導体デバイスに関する。
過去数十年間、集積回路(IC)におけるフィーチャのスケーリングが、絶えず成長する半導体産業の原動力となってきた。ますます小さいフィーチャへのスケーリングは、半導体デバイスの限られたリアルエステート上の機能ユニットの密度を高めることを可能にする。しかし、各デバイスの性能を最適化しながら例えばマイクロエレクトロニクスパッケージなどのIC内のフィーチャを縮小する動きは、問題がないわけではない。
1つの主な問題は、そのようなパッケージの熱管理に関わる。例えば、マイクロエレクトロニクスパッケージの熱管理は、マイクロエレクトロニクスパッケージの電力要求及びダイ数が着実に増加するにつれて極めて重要になってきている。これらのマイクロエレクトロニクスパッケージは、典型的に、高出力で高密度のボトムダイを含む複数の積層されたダイを含む。典型的に、これらのマイクロエレクトロニクスパッケージの性能は、ボトムダイのエッジのホットスポットによって制限される。これは、高い電力密度のボトムダイエッジが低い熱伝導率のモールド材料で覆われるときに他の問題につながる。
従って、既存のパッケージングソリューションは、システム冷却ソリューションの性能を高めようとして、ボトムダイエッジを覆って高熱伝導率モールド材料を施したり、トップダイ及び/又はモールド層の厚さを減らしたりすることがある。しかしながら、そのような既存のパッケージングソリューションは、パッケージコスト、時間、及び例えば他の予期せぬ問題につながるなどの不確実性を実質的に増大させてしまい得る。また、トップダイ厚さを減少させることは、ホットスポット温度を僅かに低下させ得るが、トップダイ厚さの減少は、ボトムダイのエッジによって生成される実際のホットスポットを除去(又は軽減)するものではない。
ここに記載される実施形態を、限定ではなく例として添付図面の図に示す。図面において、同様の機構は似通った参照符号で指し示す。また、ここに記載される発明概念を不明瞭にしないよう、一部の従来からの詳細事項は省略している。
一実施形態に従った、インテグレーテッドヒートスプレッダ(IHS)、熱界面材料(TIM)、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
一実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、アクティブダイ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
一実施形態に従った、複数のペデスタルを備えたIHS、TIM、複数のトップダイ、複数のボトムダイ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
図2A-2Cは、一部の実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
図2A-2Cは、一部の実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
図2A-2Cは、一部の実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を有する半導体パッケージの断面図を例示する図である。
一実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を有する半導体パッケージを利用するコンピュータシステムを示す概略ブロック図を例示する図である。
熱伝導スラグ及び/又はアクティブシリコンダイを有する半導体パッケージ、及びそのような半導体パッケージを形成する方法がここに記載される。以下に記載される半導体パッケージ及びそのような半導体パッケージを形成する方法は、インテグレーテッドヒートスプレッダ(integrated heat spreader;IHS)、熱界面材料(thermal interface material;TIM)、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、及びパッケージ基板を含み得る。さらに、これらの実施形態において、ここに記載される半導体パッケージは、複数のペデスタルを有するIHS及び/又はアクティブダイ(例えば、ブリッジダイ、アクティブシリコンダイなど)を含み得る。
これらの実施形態において、半導体パッケージは、ボトムダイを取り囲む(又は埋め込む)封入層の中に複数のトレンチを穴開け/レーザ加工し得る。それらトレンチは、ボトムダイのエッジの上に位置付けられ(又は置かれ)得る。従って、一部の実施形態において、トレンチは、ボトムダイの上端部の頂面を露出させることができ、続いて、穴開けされたトレンチの中に、ボトムダイの露出された頂面を直接覆って、熱伝導スラグを配置することができ、それにより、熱伝導スラグを、ボトムダイの上端部及びパッケージ基板の頂面上に直接位置付けることができる。さらに、これらの実施形態において、トレンチのうちの1つに熱伝導スラグとともにアクティブダイを配置してもよく、アクティブダイを、両方のボトムダイの露出された頂面上に直接位置付けることができる。アクティブダイは、ボトムダイ及びトップダイのスタック同士を互いに通信可能に結合し得るブリッジ(又はブリッジダイ)とし得る。代わりの一部の実施形態において、穴開けされたトレンチの中に、ボトムダイの露出された頂面上に直接的に、IHSのペデスタルを配置してもよく、それにより、IHSのペデスタルを、ボトムダイの上端部の頂面上に直接位置付けることができる。
ここに記載される実施形態は、ここに記載される半導体パッケージの熱設計電力(thermal design power;TDP)能力を実質的に増加させることによって、既存のパッケージングソリューションに対する改善を提供する。さらに、これらの実施形態はまた、高出力で高密度のボトムダイによって生成されるホットスポットを除去することを可能にし、それにより、トップダイの厚さ(又はz高さ)を減少させる必要なしに、半導体パッケージの全体温度を有意に下げることを可能にする。ここに記載される実施形態はまた、追加コストなしで、単一の穿孔プロセス(又はそれに類するもの)で、トレンチを実装することによって、パッケージングソリューションを改良し、トレンチは、熱伝導スラグ(又はそれに類するもの)と共に配置(又はそれで充填)され得る。従って、これらの実施形態では、熱伝導スラグ、アクティブダイ、及び/又はIHSのペデスタルの高熱伝導材料(例えば、銅、シリコン、及びこれらに類するもの)により、ボトムダイの上端部からIHSまでの熱抵抗が大幅に低減される。
ここに記載される技術は、1つ以上のエレクトロニクス装置に実装され得る。ここに記載される技術を利用し得るエレクトロニクス装置の非限定的な例は、例えば微小電気機械システム(MEMS)ベースの電機システム、ジャイロスコープ、先進運転支援システム(ADAS)、5G通信システム、カメラ、携帯電話、コンピュータ端末、デスクトップコンピュータ、電子リーダ、ファクシミリ、キオスク端末、ネットブックコンピュータ、ノートブックコンピュータ、インターネット機器、決済端末、携帯情報端末、メディアプレーヤ及び/又はレコーダ、サーバ(例えば、ブレードサーバ、ラックマウントサーバ、それらの組み合わせなど)、セットトップボックス、スマートフォン、タブレットパーソナルコンピュータ、ウルトラモバイルパーソナルコンピュータ、有線電話、これらの組み合わせ、及びこれらに類するものなどの、あらゆる種類のモバイル装置及び/又は据え置き装置を含む。このような装置は、可搬式であってもよいし、固定式であってもよい。一部の実施形態において、ここに記載される技術は、デスクトップコンピュータ、ラップトップコンピュータ、スマートフォン、タブレットコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、携帯情報端末、サーバ、これらの組み合わせ、及びこれらに類するものにおいて使用され得る。より一般的には、ここに記載される技術は、IHS、ペデスタルを備えたIHS、トップダイ、ボトムダイ、熱伝導スラグ、アクティブダイ(又はブリッジダイ)、及び埋め込みブリッジダイを備えたパッケージ基板、を有する半導体パッケージを含め、多様なエレクトロニクス装置のいずれで使用されてもよい。
以下の説明では、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示的な実装の様々な態様が説明される。しかしながら、当業者に明らかなことには、本実施形態は、記載される態様のうちの一部のみを用いて実施されてもよい。例示的な実装の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなことには、本実施形態はそのような具体的な詳細事項を用いずに実施されてもよい。また、例示的な実装を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
様々な処理を、本実施形態を理解する上で最も有用なやり方で、複数の個別処理として順に説明するが、説明の順序は、それらの処理が必然的に順序依存であることを意味するように解釈されるべきでない。特に、それらの処理は提示順に行われる必要はない。
ここで使用されるとき、用語“トップ(頂部)”、“ボトム(底部)”、“上側”、“下側”、“最も下”及び“最も上”は、1つ以上の要素との関係で使用される場合、絶対的な物理構成ではなく相対的な物理構成を伝えることを意図するものである。従って、デバイス内の“最も上の要素”又は“頂部要素”として説明される要素は、そのデバイスがひっくり返されたときには、代わりにデバイス内の“最も下の要素”又は“底部要素”を形成し得る。同様に、デバイス内の“最も下の要素”又は“底部要素”として説明される要素は、そのデバイスがひっくり返されたときには、代わりにデバイス内の“最も上の要素”又は“頂部要素”を形成し得る。
次に、図1Aを参照するに、一実施形態に従った半導体パッケージ100の断面図が示されている。一部の実施形態で、半導体パッケージ100は、一実施形態に従って、IHS120、複数のトップダイ110a-110b、複数のボトムダイ121a-121b、TIM140、複数の熱伝導スラグ141a-141b、封入層180、及びパッケージ基板103を含み得る。一実施形態において、ボトムダイ121a-121b(又は第1のダイ)は、接着層123(又はそれに類するもの)を用いてパッケージ基板103の頂面に配置及び結合され得る。一実施形態で、トップダイ110a-110b(又は第2のダイ)は、それぞれ、ボトムダイ121a-121b上に配置及び結合され得る。
一部の実施形態において、ボトムダイ121a-121bは、パッケージ基板103をそれぞれのトップダイ110a-110bに結合する複数のインターコネクト131を含み得る。これらの実施形態において、インターコネクト131は、シリコン貫通ビア(TSV)、ガラス貫通ビア(TGV)、及び/又はこれらに類するものとし得る。一部の実施形態において、上述のように、半導体パッケージ100は、熱伝導スラグ141a-141bを取り囲んで封入層180の中に配置された複数のトレンチ138(又はキャビティ)を含み得る。一実施形態において、熱伝導スラグ141a-141bは、ボトムダイ121a-121bの頂面上に直接位置付けられ得る。同様に、これらの実施形態において、熱伝導スラグ141a-141bは、トップダイ110a-110bに隣接して位置付けられ、互いに封入層180によって隔てられ得る。
特に、図1Aに示すように、熱伝導スラグ141a-bは、ボトムダイ121a-bの外側の上端部の頂面上に直接位置付けられて、ボトムダイ121a-bのこれらの外側上端部上のホットスポットの形成を除去し得る。一部の実施形態で、熱伝導スラグ141a-141bは、ボトムダイ121a-121bの外側上端部、TIM140、及びIHS120に直接的且つ熱的に結合され得る。一実施形態において、IHS120は、トップダイ110a-110bの上に配置されることができ、IHS120は、TIM140を用いてトップダイ110a-110bに結合され得る。一実施形態で、IHS120は、ヒートシンク又はそれに類するものとすることができ、ヒートシンクは、単一の共有ヒートシンクであってもよいし、2つの別々のヒートシンクであってもよい。
一実施形態において、パッケージ基板103内にブリッジ150を配置してもよく、ブリッジ150は、ボトムダイ121aをボトムダイ121bに通信可能に結合し得る。一実施形態において、ブリッジ150は、ボトムダイ121aをボトムダイ121bに通信可能に結合し得る電気ルーティング(又はインターコネクト構造)を有し得る。一実施形態において、ブリッジ150は、シリコンブリッジ、ガラスブリッジ、又はブリッジ形成に好適な他の基板材料で作製されたブリッジとし得る。一部の実施形態において、ブリッジ150は、埋め込みマルチダイインターコネクトブリッジ(embedded multi-die interconnect bridge;EMIB)と称され得る。更なる実施形態で、ブリッジ150は、ボトムダイ121a-121b同士を通信可能に結合するのに使用され得る複数のTSVを含み得る。
一実施形態で、封入層180は、ボトムダイ121a-121bを覆って配置されることができ、封入層180はまた、トップダイ110a-110b及び熱伝導スラグ141a-141bを取り囲む。さらに、図1Aに示すように、封入層180は、トップダイ110a-110b同士の間に配置されることができ、封入層180は、ボトムダイ121a-121bの頂面とTIM140の底面との間に配置され得る。一実施形態で、封入層180は、封入層180の頂面が、トップダイ110a-110bの頂面と実質的に同一平面にあり得るように平坦化され得る。
なお、一部の実施形態によれば、半導体パッケージ100は、半導体パッケージシステムの一実施形態の一例に過ぎない。すなわち、半導体パッケージ100は、図示した半導体パッケージシステムに限定されず、従って、より少ない、代わりの、又は追加のパッケージングコンポーネント、及び/又は異なる相互接続構造を用いて設計/形成され得る。例えば、1つのIHS120、1つのTIM140、2つの熱伝導スラグ141a、1つの熱伝導スラグ141b、2つのボトムダイ121a-121b、二組のトップダイ110a-110b、及び1つのブリッジ150を備えた1つのパッケージ基板103が図示されているが理解されるべきことには、半導体パッケージ100は、如何なる数の、IHS120、TIM140、熱伝導スラグ141a-141b、ボトムダイ121a-121b、トップダイ110a-110bのセット、及びブリッジ150を備えたパッケージ基板103を含んでいてもよい。
一実施形態で、半導体パッケージ100は、ボールグリッドアレイ(BGA)パッケージ、ランドグリッドアレイ(LGA)パッケージ、及び/又はピングリッドアレイ(PGA)パッケージを含み得る。他の実施形態において、ボトムダイ121a-121b、トップダイ110a-110b、及び/又はパッケージ基板103のうちの1つ以上が、それぞれのマイクロバンプから形成されたはんだバンプ/ジョイントとして実装され得るはんだボール(又はそれに類するもの)を介して結合され得る。一実施形態に従ったマイクロバンプのはんだ付けによって形成されるはんだボール(又はジョイント)それ自体が、“バンプ”及び/又は“マイクロバンプ”と称されることもある。さらに、他の実施形態で、トップダイ110a-110b、ボトムダイ121a-121b、及びパッケージ基板103のうちの1つ以上は、異方性導電フィルム(anisotropic conductive film;ACF)又はそれに類するものを用いて結合されてもよい。
パッケージ基板103は、その上又は中に形成された多様なエレクトロニクス構造を含み得る。特定の実施形態において、パッケージ基板103は、信号を伝送するための導電領域を備えた、ポリマー系材料又はセラミック系材料の1つ以上の層で構成された有機基板とし得る。一部の実施形態で、パッケージ基板103は、以下に限られないが、パッケージ、基板、プリント回路基板(PCB)、及びマザーボードを含み得る。一実施形態において、パッケージ基板103はPCBである。一実施形態で、PCBは、両面に薄い銅箔がラミネートされたFR-4ガラスエポキシ基体で作製される。特定の実施形態で、プリプレグ及び銅箔を用いて追加の層を作製した多層PCBを使用することができる。例えば、多層PCBは、1つ以上の誘電体層を含むことができ、それら誘電体層は感光性誘電体層とし得る。一実施形態で、PCBはまた、1つ以上の導電層を含むことができ、該導電層は更に、銅(又は金属)トレース、ライン、パッド、ビア、穴、及び/又はプレーンを含み得る。
一実施形態で、ボトムダイ121a-b及びトップダイ110a-bは、以下に限られないが、半導体ダイ、電子デバイス(例えば、無線デバイス)、集積回路(IC)、中央演算処理ユニット(CPU)、グラフィック処理ユニット(GPU)、マイクロプロセッサ、プラットフォームコントローラハブ(PCH)、メモリ(例えば、高帯域幅メモリ(HBM)))、及び/又はフィールドプログラマブルゲートアレイ(FPGA)を有し得る。さらに、他の実施形態において、ボトムダイ121a-121bは、ガラス、水晶、ダイヤモンド、低熱伝導材料、高熱伝導材料(例えば、窒化ガリウム(GaN)など)、シリコン、ガラス系材料、及び/又はシリコン系材料(例えば、炭化シリコン(SiC)など)を含む1つ以上の材料で構成され得る。上述のように、一部の実施形態において、トップダイ110a-110bは、複数のチップレットダイであってもよい。一方、他の一実施形態では、トップダイ110a及び/又はトップダイ110bは、複数のチップレットダイの代わりに、単一のモノリシックダイであってもよい。ボトムダイ121a-121b及びトップダイ110a-110bは、例えばシリコンなどの材料から形成され得るとともに、パッケージ基板103に及び/又は互いに結合されることになる回路を有し得る。これに関して一部の実施形態は限定されないが、パッケージ基板103は、次いで、例えばコンピュータマザーボード(又はそれに類するもの)といった、別の機構に結合され得る。
一実施形態で、ボトムダイ121aは、ボトムダイ121bの厚さに実質的に等しい厚さを持ち得る。一実施形態で、ボトムダイ121a-121bは、約100μm以下の厚さを持ち得る。一部の実施形態において、トップダイ110aは、トップダイ110bの厚さに実質的に等しい厚さを持ち得る。一実施形態において、トップダイ110a-110bは、約200μm-600μmの厚さを持ち得る。一部の実施形態において、トップダイ110a-110bは、ボトムダイ121a-121bの厚さに実質的に等しい厚さを有してもよいし、それとは異なる厚さを有してもよい。一実施形態で、トップダイ110a-110bは、封入層180の頂面に対して実質的に同一平面にある頂面を持ち得る。なお、一部の実施形態において、トップダイ110aを覆って配置されるTIM140の厚さは、トップダイ110bを覆って配置されるTIM140の厚さに実質的に等しいこともあれば、それとは異なることもある。一実施形態で、TIM140は、約25μm-400μmの厚さを持ち得る。
パッケージ基板103、トップダイ110a-110b、及びボトムダイ121a-121bの間の1つ以上の接続は、1つ以上のインターコネクト構造及び望まれる場合のアンダーフィル層を含み得る。一部の実施形態において、これらのインターコネクト構造(又は接続)は、ニッケル、パラジウム、及び錫(及び、一部の実施形態において、銅)の合金を様々に有し得る。一実施形態で、アンダーフィル層は、それぞれのコンポーネントの間に注入される1つ以上のポリマー材料とし得る。代わりに、アンダーフィル層は、成形されたアンダーフィル(molded underfill;MUF)又はそれに類するものであってもよい。
一実施形態において、封入層180は、トップダイ110a-110b及び/又は熱伝導スラグ141a-141bの外側壁を完全に及び/又は部分的に取り囲み得る。例えば、一実施形態において、封入層180は、熱伝導スラグ141bを完全に取り囲んでもよいが、封入層180は、トップダイ110の外側壁と熱伝導スラグ141aとの間に配置されてもよい。なお、代わりの実施形態において、封入層180は、ボトムダイ121a-121bを部分的又は完全に取り囲むように実装されてもよい。一部の実施形態において、封入層180は、例えば成形材料、アンダーフィル材料、充填材料、任意の同様の材料、及び/又はこれらの何らかの組み合わせなどの、1つ以上の封入材料を含み得る。
さらに、上述のように、熱伝導スラグ141a-141bは、ボトムダイ121a-121bの外側の上端部上に直接配置され得る。また、これらの実施形態において、熱伝導スラグ141aのうちの1つは、ボトムダイ121a-121bのうちの1つとパッケージ基板103との上に配置されることができ(例えば、左右2つの熱伝導スラグ141aで示すように)、熱伝導スラグ141bは、ボトムダイ121a-121bの両方上に直接位置付けられることができる(例えば、中央の1つの熱伝導スラグ141bで示すように)。従って、これらの実施形態では、図1Aに示すように、熱伝導スラグ141a-141bは、所望のパッケージング設計に基づいて同じ幅又は異なる幅を持ち得る。
一部の実施形態によれば、熱伝導スラグ141a-141bは、銅又はそれに類するものを有し得る。同様に、一部の実施形態において、熱伝導スラグ141a-141bは、以下に限られないが例えば銅、銀、窒化ホウ素、グラフェン、及び/又はこれらに類するものなどの、1つ以上の高熱伝導材料を有し得る。例えば、これらの実施形態において、熱伝導スラグ141a-141bは、約400W/mK以上の高い熱伝導率を持ち得る。
一部の実施形態において、熱伝導スラグ141a-141bは、1つ以上の厚さを持つことができ、熱伝導スラグ141aが第1の厚さを持つとともに熱伝導スラグ141bが第2の厚さを持つとし得る。例えば、熱伝導スラグ141aの第1の厚さは、熱伝導スラグ141bの第2の厚さより大きいことができ、ここで、熱伝導スラグ141aの第1の厚さは、パッケージ基板103の頂面からTIM140の底面までで規定されることができ、熱伝導スラグ141bの第2の厚さは、ボトムダイ121a-bの頂面からTIM140の底面までで規定されることができる。
これらの実施形態において、熱伝導スラグ141aの第1の厚さは約400μm-1000μmとし得る。他の一実施形態において、熱伝導スラグ141aの第1の厚さは約1000μm以下とし得る。一部の実施形態において、熱伝導スラグ141bの第2の厚さは約200μm-600μmとし得る。他の一実施形態において、熱伝導スラグ141bの第2の厚さは約600μm以下とし得る。
また、図1Aに示すように、熱伝導スラグ141aは、ペデスタル(又は脚部)を備えた熱伝導ブロック領域として整形され得る。これらの実施形態において、熱伝導スラグ141aは、2つの異なる厚さを持つことができ、熱伝導スラグ141aの熱伝導ブロック領域は、ボトムダイ121a-121bの外側の上端部上に直接配置及び結合されることができ、熱伝導スラグ141aのペデスタルは、パッケージ基板103の頂面上に直接配置及び結合されることができる。すなわち、これらの実施形態において、熱伝導スラグ141aの熱伝導ブロック領域は、熱伝導スラグ141bの第2の厚さに実質的に等しい厚さ(例えば、約200μm-600μmの厚さ)を持つことができ、熱伝導スラグ141aの熱伝導ペデスタルは、熱伝導スラグ141aの第1の厚さに実質的に等しい厚さ(例えば、約400μm-1000μmの厚さ)を持つことができる。なお、図1Aに示すように、熱伝導スラグ141aのペデスタルとボトムダイ121a-121bの外側壁との間に僅かなギャップが設けられてもよい。さらに、一部の実施形態において、熱伝導スラグ141aの熱伝導ブロック領域、熱伝導スラグ141b、及び/又はトレンチ138は、テーパ状の側壁及び/又は実質的に垂直な側壁として整形された1つ以上の側壁を持ち得る。
さらに、TIM140を、トップダイ110a-110b、封入層180、及び/又は熱伝導スラグ141a-141bの頂面上に直接配置及び結合することができ、TIM140は、トップダイ110a-110bの頂面とIHS120の底面との間に位置付けられ得る。一実施形態において、TIM140は、例えばインジウムSTIM又はそれに類するものなどの、はんだTIM(STIM)とし得る。他の実施形態において、TIM140は、例えば金属TIM、STIM、ポリマーTIM(PTIM)、及び/又は同様の高度に熱伝導性の(1つ以上の)材料などの、1つ以上の高熱伝導率の材料を含み得る。TIM140は、所望のパッケージング設計に基づいて、2つの分割/分離TIM又は1つの単一/共有TIMとすることができる。
一実施形態において、IHS120は、TIM140、トップダイ110a-110b、ボトムダイ121a-121b、及びパッケージ基板103を配置され得る。IHS120は、蓋部及び/又は複数の脚部(又はペデスタル)を含むように製造(又は整形)されることができ、IHS120の蓋部は、TIM140の頂面上に直接配置されることができ、IHS120の脚部は、パッケージ基板103の頂面上に直接配置されることができる。一部の実施形態において、IHS120は、ヒートシンク、ヒートスプレッダ、熱交換器、マニホールド、コールドプレート、及び/又は、半導体パッケージ100の電気コンポーネントからの熱を周囲環境(又は更なるヒートスプレッダ)に伝達するのを助けるために使用され得る任意の同様の熱ソリューション(又は装置)とし得る。一部の実施形態において、IHS120は、トップダイ110a-110bの両方の上に配置される共有ヒートシンクとすることができ、あるいは、IHS120は、トップダイ110aのみの上及びトップダイ110bのみの上に個別に配置される2つの別々のヒートシンクに分離されたスプリットヒートシンクであってもよい。
なお、図1Aの半導体パッケージ100は、所望のパッケージング設計に基づいて、より少ない又は追加のパッケージングコンポーネントを含み得る。
次に、図1Bを参照するに、一実施形態に従った半導体パッケージ101の断面図が示されている。一部の実施形態で、半導体パッケージ101は、以下を除いて、図1Aにて上述した半導体パッケージ100と実質的に同様とすることができ、すなわち、ボトムダイ121a-121bの両方の内側の上端部上にアクティブダイ151が配置され得ること、及びそれ故にアクティブダイ151が図1Aの熱伝導スラグ141b及びブリッジ150を置き換え得ることを除いて、図1Aにて上述した半導体パッケージ100と実質的に同様とすることができる。すなわち、図1Aのパッケージ基板103にはブリッジ150が埋め込まれているのに対し、アクティブダイ151を、ボトムダイ121a-121bの両方の内側の上端部上に配置及び結合することができ、一部の実施形態によれば、パッケージ基板103内の埋め込みブリッジを必要とせずに、トップダイ110a及びボトムダイ121aのスタックをトップダイ110b及びボトムダイ121bのスタックに通信可能に結合するようにアクティブダイ151を実装することができる。
これらの実施形態において、アクティブダイ151は、アクティブシリコンダイ又はそれに類するものとし得る。図1Bに示すように、アクティブダイ151は、封入層180、TIM140、及びボトムダイ121a-121bで囲まれる(又は埋め込まれる)ことができ、アクティブダイ151は、トップダイ110aとトップダイ110bとの間に直接的に位置付けられ得る。一実施形態において、アクティブダイ151は、トップダイ110a-110bの頂面と実質的に同一平面にある頂面を持つことができ、アクティブダイ151は、トップダイ110a-110bの厚さに実質的に等しい厚さを持ち得る(例えば、厚さは、約200μm-600μmとし得る)。また、一部の実施形態において、アクティブダイ151は約1mmから4mmの幅を持ち得る。他の一実施形態において、アクティブダイ151は約4mm以下の幅を持ち得る。
特に、これらの実施形態で、アクティブダイ151はブリッジ(又はブリッジダイ)とし得る。一実施形態で、アクティブダイ151は、ボトムダイ121aをボトムダイ121bに通信可能に結合し得る電気ルーティング(又はインターコネクト構造)を有し得る。一実施形態において、アクティブダイ151は、シリコンブリッジ、ガラスブリッジ、又はブリッジ形成に好適な他の基板材料で作製されたブリッジとし得る。一部の実施形態において、アクティブダイ151はEMIBと称され得る。更なる実施形態で、アクティブダイ151は、ボトムダイ121a-121b及び/又はトップダイ110a-110bを通信可能に結合するのに使用され得る複数のTSVを含み得る。
なお、図1Bの半導体パッケージ101は、所望のパッケージング設計に基づいて、より少ない又は追加のパッケージングコンポーネントを含み得る。
次に、図1Cを参照するに、一実施形態に従った半導体パッケージ102の断面図が示されている。一部の実施形態で、半導体パッケージ102は、以下を除いて、図1Aにて上述した半導体パッケージ100と実質的に同様とすることができ、すなわち、IHS120が複数のペデスタル120a-120bを含み得ること、及びIHS120のペデスタル120a-120bが図1Aの熱伝導スラグ140a-140bを置き換え得ることを除いて、図1Aにて上述した半導体パッケージ100と実質的に同様とすることができる。すなわち、図1Aでは、ボトムダイ121a-121bの頂面上に熱伝導スラグ141a-141bが配置及び結合されているが、一部の実施形態によれば、IHS120のペデスタル120a-120bがボトムダイ121a-121bの頂面上に配置されて直接的に結合されてもよく、ペデスタル120a-120bは、IHS120の一部である及び/又はIHS120の底面に直接結合されるとし得る。
これらの実施形態において、ペデスタル120a-120bは、IHS120上の複数の脚部として実装されることができ、ペデスタル120a-120bは、IHS120と同じ熱伝導材料を有し得る。図1Cに示すように、ペデスタル120a-120bは、封入層180、TIM140、及びボトムダイ121a-121bで囲まれる(又は埋め込まれる)ことができ、ペデスタル120a-120bは、ボトムダイ121a-121bの頂面とIHS120の底面との間に直接位置付けられることができる。一実施形態において、IHS120のペデスタル120a-bは約300μm-900μmの厚さを持ち得る。他の一実施形態において、IHS120のペデスタル120a-bは約900μm以下の厚さを持ち得る。これらの実施形態において、IHS120のペデスタル120a-120bは、トップダイ110a-110bの厚さよりも大きい(又はそれ以上の)厚さを持ち得る。
また、一部の実施形態において、ペデスタル120b(又は第2のペデスタル)は約1mmから4mmの幅を持ち得る。他の一実施形態において、ペデスタル120bは約4mm以下の幅を持ち得る。これらの実施形態において、ペデスタル120bは、ペデスタル120a(又は複数の第1のペデスタル)の幅よりも大きい幅を持ち得る。一部の実施形態において、ペデスタル120a-120bは、テーパ状の側壁及び/又は実質的に垂直な側壁として整形された1つ以上の側壁を持ち得る。代わりの一実施形態において、ペデスタル120bは、図1Bにて上述したアクティブダイ151と同様のアクティブダイで置き換えられてもよい。
なお、図1Cの半導体パッケージ102は、所望のパッケージング設計に基づいて、より少ない又は追加のパッケージングコンポーネントを含み得る。
図2A-2Cは、一部の実施形態に従った半導体パッケージ200の断面図である。一部の実施形態で、図2A-2Cに示すように、半導体パッケージ200は、IHS220、TIM240、封入層280、複数のトレンチ238、複数の熱伝導スラグ241a-241b、複数のトップダイ210a-210b、複数のボトムダイ221a-221b、複数のインターコネクト231、接着層223、ブリッジ250、及びパッケージ基板203を含み得る。これらの実施形態において、熱伝導スラグ241a-bを有する図2A-2Cの半導体パッケージ200は、図1Aにて上述した熱伝導スラグ141a-141bを有する半導体パッケージ100と実質的に同様とし得る。
同様に、半導体パッケージ200のコンポーネントは、図1Aにて上述した半導体パッケージ100のコンポーネントと実質的に同様とし得る。従って、IHS220、TIM240、封入層280、トレンチ238、トップダイ210a-210b、ボトムダイ221a-221b、インターコネクト231、接着層223、ブリッジ250、及びパッケージ基板203は、図1Aにて上述したIHS120、TIM140、封入層180、トレンチ138、トップダイ110a-110b、ボトムダイ121a-121b、インターコネクト131、接着層123、ブリッジ150、及びパッケージ基板103と実質的に同様とし得る。
次に、図2Aを参照するに、一実施形態に従った半導体パッケージ200の断面図が示されている。一部の実施形態で、半導体パッケージ200は、パッケージ基板203上にそれぞれ積み重ねられたトップダイ210a-210b及びボトムダイ221a-221bを含むことができ、ボトムダイ221a-221bは、接着層223でパッケージ基板203に結合され得る。封入層280が、ボトムダイ221a-221bの頂面の上に配置されるとともにトップダイ210a-210bを取り囲むことができ、封入層280は特に、ボトムダイ221a-221bの外側の上端部上に配置されることができる。一部の実施形態において、封入層280の頂面は、研磨/研削プロセス(又はそれに類するもの)で平坦化されることができ、従って、トップダイ210a-210bの頂面に対して実質的に同一平面にあることができる。
次に、図2Bを参照するに、一実施形態に従った半導体パッケージ200の断面図が示されている。一部の実施形態で、半導体パッケージ200は、封入層280の中にトレンチ238を実装することができ、トレンチ238は、ボトムダイ221a-221bの頂面を露出させることができる。一実施形態において、トレンチ238は、ドリル加工プロセス、レーザプロセス、又はこれらに類するもので実装されることができ、ドリル/レーザ加工されたトレンチは、テーパ状の側壁又は実質的に垂直な側壁を持ち得る。上述のように、トレンチ238は、ボトムダイ221a-221bの上端部の上に開口を提供し得る。
次に、図2Cを参照するに、一実施形態に従った半導体パッケージ200の断面図が示されている。一部の実施形態で、それぞれのボトムダイ221a-221bの上端部上に直接的に熱伝導スラグ241a-241bを実装するよう、めっきプロセス(又はそれに類するもの)を用いて、トレンチ238内に熱伝導スラグ241a-241bが配置(又は堆積/めっき)され得る。これらの実施形態において、次いで、熱伝導スラグ241a-241b、封入層280、及びトップダイ210a-210bを覆って、TIM240が配置され得る。最後に、図2Cに示すように、TIM240及びパッケージ基板203の上にIHS220を配置することができ、斯くして、熱伝導スラグ241a-241bが、ボトムダイ221a-221bの上端部からTIM240及びIHS220への低熱抵抗経路を作り出し、従って、半導体パッケージ200のTDPを実質的に改善し得る。また、代わりの実施形態において、半導体パッケージ200は、アクティブダイ(例えば、図1Bのアクティブダイ151)及び/又はIHS220の1つ以上のペデスタル(例えば、図1Cのペデスタル120a-120b)を備えて実装されてもよい。
なお、図2A-2Cの半導体パッケージ200は、所望のパッケージング設計に基づいて、より少ない又は追加のパッケージングコンポーネントを含み得る。
図3は、一実施形態に従った、IHS、TIM、複数のトップダイ、複数のボトムダイ、複数の熱伝導スラグ、IHSの複数のペデスタル、アクティブダイ、及び/又はパッケージ基板を有するデバイスパッケージ310(又は半導体パッケージ)を利用するコンピュータシステム300を示す概略ブロック図を示すものである。図3は、コンピューティング装置300の一例を示している。コンピューティング装置300はマザーボード302を収容する。マザーボード302は、以下に限られないが、プロセッサ304、デバイスパッケージ310(又は半導体パッケージ)、及び少なくとも1つの通信チップ306を含む多数のコンポーネントを含むことができる。プロセッサ304は、マザーボード302に物理的且つ電気的に結合される。一部の実施形態で、少なくとも1つの通信チップ306も、マザーボード302に物理的且つ電気的に結合される。他の実施形態では、少なくとも1つの通信チップ306はプロセッサ304の一部である。
コンピューティング装置300は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、マザーボード302に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器、グローバル・ポジショニング・システム(GPS)デバイス、方位計、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置(例えば、ハードディスクドライブ)、コンパクトディスク(CD)、デジタル多用途ディスク(DVD)、等々を含む。
少なくとも1つの通信チップ306が、コンピューティング装置300への、及びそれからのデータの伝送のための無線通信を可能にし得る。用語“無線(ワイヤレス)”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない(一部の実施形態では、如何なるワイヤをも含まないことがあり得る)。少なくとも1つの通信チップ306は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。それらの規格又はプロトコルは、以下に限られないが、Wi-Fi(IEEE802.11ファミリ)、WiMAX(IEEE802.112ファミリ)、IEEE802.20、ロングタームエボリューション(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth(登録商標)、これらの派生形、並びに、3G、4G、5G及びそれ以降として指定されるその他の無線プロトコルを含む。コンピューティング装置300は複数の通信チップ306を含み得る。例えば、第1の通信チップ306は、例えばWi-Fi及び/又はBluetooth(登録商標)など、より短距離の無線通信用にされ、第2の通信チップ306は、例えばGPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及び/又はその他など、より長距離の無線通信用にされ得る。
コンピューティング装置300のプロセッサ304は、プロセッサ304内にパッケージングされた集積回路ダイを含む。デバイスパッケージ310は、以下に限られないが、基板、パッケージ基板、及び/又はPCBを含み得る半導体パッケージとし得る。一実施形態において、デバイスパッケージ310は、ここに記載された図1A-1C及び2A-2Cの半導体パッケージ100-102及び200と実質的に同様とし得る。デバイスパッケージ310は、ここに記載されたように(例えば、図1A-1C及び2A-2Cの熱伝導スラグ、アクティブダイ、及び/又はIHSのペデスタルに関して図示して説明したように)、ボトムダイ及び/又はパッケージ基板の頂面上に直接配置及び結合された熱伝導スラグ(及び/又はアクティブダイ、IHSのペデスタルなど)、又はここに記載された図からの任意の他のコンポーネントを含み得る。
なお、材料、機構、及びコンポーネントが、デバイスパッケージ310、及び/又はここに記載された熱伝導スラグ(及び/又は、アクティブダイ、IHSのペデスタルなど)を必要とし得るコンピューティング装置300の任意の他のコンポーネント(例えば、ここに記載された半導体パッケージの実施形態を必要とし得るコンピューティング装置300のマザーボード302、プロセッサ304、及び/又は任意の他のコンポーネント)に限られ得るとき、デバイスパッケージ310は、単一のコンポーネント/デバイス、複数のコンポーネントのサブセット、及び/又はシステム全体であってもよい。
特定の実施形態において、集積回路ダイは、コンピューティング装置のz高さを低減させるべく、ここに記載されたように、無線通信と共に使用される熱的に安定なRFIC及びアンテナ並びにデバイスパッケージを含むパッケージ基板上の1つ以上のデバイスとともにパッケージングされ得る。用語“プロセッサ”は、レジスタ及び/又はメモリからの電子データを処理して、該電子データをレジスタ及び/又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
少なくとも1つの通信チップ306も、通信チップ306内にパッケージングされた集積回路ダイを含む。一部の実施形態で、通信チップ306の集積回路ダイは、ここに記載されたように、1つ以上のデバイスパッケージを含むパッケージ基板上の1つ以上のデバイスとともにパッケージングされ得る。
以上の明細書では、実施形態を、その特定の例示的実施形態を参照して説明してきた。しかしながら、留意すべきことには、これら及び同様の用語は全て、適当な物理量に関連付けられるものであり、それらの量に付された簡便なラベルに過ぎない。明らかになることには、それらには、より広い精神及び範囲から逸脱することなく様々な変更が為され得る。従って、明細書及び図面は、限定的な意味ではなく例示的な意味で見られるべきである。
以下の例は、更なる実施形態に関する。複数の異なる実施形態の様々な機構が、多様な異なる用途に適するように、一部の機構を含め且つ他の一部を排除して、様々に組み合わされ得る。
以下の例は、更なる実施形態に関する。
例1は、半導体パッケージであり、当該半導体パッケージは、パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接している、第1のボトムダイ及び第2のボトムダイと、前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、前記第1のボトムダイ及び前記第2のボトムダイ上の複数の熱伝導スラグであり、当該複数の熱伝導スラグは高熱伝導材料を有し、当該複数の熱伝導スラグは、複数の第1の熱伝導スラグと、第2の熱伝導スラグとを含む、複数の熱伝導スラグと、前記第1及び第2のボトムダイの上の封入層であり、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記第2の熱伝導スラグとを取り囲む封入層と、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記複数の熱伝導スラグと、前記封入層とを覆うTIMと、を有する。
例2において、例1に係る事項は、オプションで、前記複数の第1の熱伝導スラグは、前記パッケージ基板の頂面上に直接配置され、前記複数の第1の熱伝導スラグはまた、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上にも直接配置され、前記第2の熱伝導スラグは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、ことを含むことができる。
例1に記載の半導体パッケージ。
例1に記載の半導体パッケージ。
例3において、例1-2に係る事項は、オプションで、前記複数の熱伝導スラグは、前記封入層の頂面並びに前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持つ、ことを含むことができる。
例4において、例1-3に係る事項は、オプションで、前記複数の熱伝導スラグの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有する、ことを含むことができる。
例5において、例1-4に係る事項は、オプションで、前記複数の第1の熱伝導スラグは、前記第2の熱伝導スラグの第2の厚さよりも大きい第1の厚さを持つ、ことを含むことができる。
例6において、例1-5に係る事項は、オプションで、前記第2の熱伝導スラグの前記第2の厚さは、前記複数の第1及び第2のトップダイの厚さに実質的に等しい、ことを含むことができる。
例7において、例1-6に係る事項は、オプションで、前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記複数の第1の熱伝導スラグは、複数のペデスタルを備えた複数の熱伝導ブロック領域として整形され、前記複数の第1の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第2の熱伝導スラグの前記第2の厚さに実質的に等しい第3の厚さを持ち、前記複数の第1の熱伝導スラグの前記第1の厚さは、前記複数の第1の熱伝導スラグの前記第3の厚さよりも大きく、前記複数の第1の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第1及び第2のボトムダイの前記頂面の前記外側端部上に直接結合され、前記複数の第1の熱伝導スラグの前記複数のペデスタルは、前記パッケージ基板の前記頂面上に直接結合され、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記複数の第1の熱伝導スラグは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、ことができる。
例8において、例1-7に係る事項は、オプションで、前記パッケージ基板内のブリッジであり、当該ブリッジは、前記第1のボトムダイを前記第2のボトムダイに通信可能に結合し、前記第1及び第2のボトムダイは複数のインターコネクトを含み、前記第1及び第2のボトムダイの前記複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合する、ブリッジと、前記パッケージ基板を前記第1及び第2のボトムダイに結合する接着層と、前記TIM、前記複数の熱伝導スラグ、及び前記パッケージ基板の上のインテグレーテッドヒートスプレッダ(IHS)であり、前記複数の熱伝導スラグが、前記第1及び第2のボトムダイの前記頂面を当該IHSに熱的に結合し、前記TIMが、当該IHSの底面と、前記第1及び第2のトップダイ、前記複数の熱伝導スラグ、及び前記封入層の頂面との間に位置する、IHSと、を含むことができる。
例9において、例1-8に係る事項は、オプションで、前記複数の第1の熱伝導スラグの前記複数のペデスタルは、前記第1及び第2のボトムダイから僅かなギャップだけ離隔され、前記複数の熱伝導スラグは、テーパ状の側壁又は実質的に垂直な側壁を持つ、ことを含むことができる。
ことができる。例8に記載の半導体パッケージ。
ことができる。例8に記載の半導体パッケージ。
例10は、半導体パッケージであり、当該半導体パッケージは、パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接している、第1のボトムダイ及び第2のボトムダイと、前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、前記第1のボトムダイ及び前記第2のボトムダイ上の複数の熱伝導スラグであり、当該複数の熱伝導スラグは高熱伝導材料を有する、複数の熱伝導スラグと、前記第1のボトムダイ及び前記第2のボトムダイ上のアクティブダイであり、前記第1のボトムダイを前記第2のボトムダイに通信可能に結合するアクティブダイと、前記第1及び第2のボトムダイの上の封入層であり、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記アクティブダイとを取り囲む封入層と、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記複数の熱伝導スラグと、前記アクティブダイと、前記封入層とを覆うTIMと、を有する。
例11において、例10に係る事項は、オプションで、前記複数の熱伝導スラグは、前記パッケージ基板の頂面上に直接配置され、前記複数の熱伝導スラグはまた、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上にも直接配置され、前記アクティブダイは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、ことを含むことができる。
例12において、例10-11に係る事項は、オプションで、前記複数の熱伝導スラグは、前記封入層の頂面並びに前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持ち、前記アクティブダイは、前記複数の熱伝導スラグ、前記複数の第1及び第2のトップダイ、及び前記封入層の頂面と実質的に同一平面にある頂面を持つ、ことを含むことができる。
例13において、例10-12に係る事項は、オプションで、前記複数の熱伝導スラグの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有し、前記アクティブダイは、アクティブシリコンダイ又はEMIBダイである、ことを含むことができる。
例14において、例10-13に係る事項は、オプションで、前記複数の熱伝導スラグは、前記アクティブダイの第2の厚さよりも大きい第1の厚さを持つ、ことを含むことができる。
例15において、例10-14に係る事項は、オプションで、前記アクティブダイの前記第2の厚さは、前記複数の第1及び第2のトップダイの厚さに実質的に等しい、ことを含むことができる。
例16において、例10-15に係る事項は、オプションで、前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記複数の熱伝導スラグは、複数のペデスタルを備えた複数の熱伝導ブロック領域として整形され、前記複数の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記アクティブダイの前記第2の厚さに実質的に等しい第3の厚さを持ち、前記複数の熱伝導スラグの前記第1の厚さは、前記複数の熱伝導スラグの前記第3の厚さよりも大きく、前記複数の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第1及び第2のボトムダイの前記頂面の前記外側端部上に直接結合され、前記複数の熱伝導スラグの前記複数のペデスタルは、前記パッケージ基板の前記頂面上に直接結合され、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記複数の熱伝導スラグは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、ことを含むことができる。
例17において、例10-16に係る事項は、オプションで、前記第1及び第2のボトムダイ内の複数のインターコネクトであり、前記第1及び第2のボトムダイの当該複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合する、複数のインターコネクトと、前記パッケージ基板を前記第1及び第2のボトムダイに結合する接着層と、前記TIM、前記複数の熱伝導スラグ、前記アクティブダイ、及び前記パッケージ基板の上のインテグレーテッドヒートスプレッダ(IHS)であり、前記複数の熱伝導スラグが、前記第1及び第2のボトムダイの前記頂面を当該IHSに熱的に結合し、前記TIMが、当該IHSの底面と、前記第1及び第2のトップダイ、前記複数の熱伝導スラグ、前記アクティブダイ、及び前記封入層の頂面との間に位置する、IHSと、を含むことができる。
例18において、例10-17に係る事項は、オプションで、前記複数の熱伝導スラグの前記複数のペデスタルは、前記第1及び第2のボトムダイから僅かなギャップだけ離隔され、前記複数の熱伝導スラグは、テーパ状の側壁又は実質的に垂直な側壁を持つ、ことを含むことができる。
例17に記載の半導体パッケージ。
例17に記載の半導体パッケージ。
例19は、半導体パッケージであり、当該半導体パッケージは、パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接し、前記パッケージ基板は、当該第1のボトムダイを当該第2のボトムダイに通信可能に結合するブリッジを含む、第1のボトムダイ及び第2のボトムダイと、前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、前記第1及び第2のボトムダイの上の封入層と、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記封入層とを覆うTIMと、
前記TIM、前記第1及び第2のボトムダイ、及び前記パッケージ基板の上の、複数のペデスタルを有するIHSであり、当該IHSの前記複数のペデスタルは、前記第1のボトムダイ及び前記第2のボトムダイ上にあり、当該IHSの前記複数のペデスタルは高熱伝導材料を有し、当該IHSの前記ペデスタルは、複数の第1のペデスタルと、前記第2のペデスタルとを含み、前記封入層が、前記複数の第1のトップダイと、前記複数の第2のトップダイと、当該IHSの前記ペデスタルとを取り囲んでいる、IHSと、を有する。
前記TIM、前記第1及び第2のボトムダイ、及び前記パッケージ基板の上の、複数のペデスタルを有するIHSであり、当該IHSの前記複数のペデスタルは、前記第1のボトムダイ及び前記第2のボトムダイ上にあり、当該IHSの前記複数のペデスタルは高熱伝導材料を有し、当該IHSの前記ペデスタルは、複数の第1のペデスタルと、前記第2のペデスタルとを含み、前記封入層が、前記複数の第1のトップダイと、前記複数の第2のトップダイと、当該IHSの前記ペデスタルとを取り囲んでいる、IHSと、を有する。
例20において、例19に係る事項は、オプションで、前記複数の第1のペデスタルは、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上に直接配置され、前記第2のペデスタルは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、ことを含むことができる。
例21において、例19-20に係る事項は、オプションで、前記封入層は、前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持ち、前記IHSの前記ペデスタルは、前記複数の第1及び第2のトップダイの厚さよりも大きい厚さを持ち、前記複数の第1のペデスタルは、前記第2のペデスタルの第2の幅よりも大きい第1の幅を持つ、ことを含むことができる。
例22において、例19-21に係る事項は、オプションで、前記IHSの前記ペデスタルの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有し、前記第1及び第2のボトムダイは複数のインターコネクトを含み、前記第1及び第2のボトムダイの前記複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合し、前記パッケージ基板は、前記第1及び第2のボトムダイに接着層で結合され、前記IHSの前記複数のペデスタルは、前記第1及び第2のボトムダイの前記頂面に熱的に結合され、前記TIMは、前記IHSの底面と前記第1及び第2のトップダイと前記封入層の頂面との間に位置する、ことを含むことができる。
例23において、例19-22に係る事項は、オプションで、 前記IHSの前記第2のペデスタルは、前記封入層及び前記TIMによって囲まれている、ことを含むことができる。
例24において、例19-23に係る事項は、オプションで、前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記IHSの前記複数の第1のペデスタルは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、ことを含むことができる。
例25において、例19-24に係る事項は、オプションで、前記IHSの前記ペデスタルは、テーパ状の側壁又は実質的に垂直な側壁を持つ、ことを含むことができる。
以上の明細書では、方法及び装置を、それらの特定の例示的実施形態を参照して説明してきた。明らかになることには、それらには、より広い精神及び範囲から逸脱することなく様々な変更が為され得る。従って、明細書及び図面は、限定的な意味ではなく例示的な意味で見られるべきである。
Claims (25)
- パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接している、第1のボトムダイ及び第2のボトムダイと、
前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、
前記第1のボトムダイ及び前記第2のボトムダイ上の複数の熱伝導スラグであり、当該複数の熱伝導スラグは高熱伝導材料を有し、当該複数の熱伝導スラグは、複数の第1の熱伝導スラグと、第2の熱伝導スラグとを含む、複数の熱伝導スラグと、
前記第1及び第2のボトムダイの上の封入層であり、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記第2の熱伝導スラグとを取り囲む封入層と、
前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記複数の熱伝導スラグと、前記封入層とを覆う熱界面材料(TIM)と、
を有する半導体パッケージ。 - 前記複数の第1の熱伝導スラグは、前記パッケージ基板の頂面上に直接配置され、前記複数の第1の熱伝導スラグはまた、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上にも直接配置され、前記第2の熱伝導スラグは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、請求項1に記載の半導体パッケージ。
- 前記複数の熱伝導スラグは、前記封入層の頂面並びに前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持つ、請求項1又は2に記載の半導体パッケージ。
- 前記複数の熱伝導スラグの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有する、請求項1乃至3のいずれか一項に記載の半導体パッケージ。
- 前記複数の第1の熱伝導スラグは、前記第2の熱伝導スラグの第2の厚さよりも大きい第1の厚さを持つ、請求項1乃至4のいずれか一項に記載の半導体パッケージ。
- 前記第2の熱伝導スラグの前記第2の厚さは、前記複数の第1及び第2のトップダイの厚さに実質的に等しい、請求項1乃至5のいずれか一項に記載の半導体パッケージ。
- 前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記複数の第1の熱伝導スラグは、複数のペデスタルを備えた複数の熱伝導ブロック領域として整形され、前記複数の第1の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第2の熱伝導スラグの前記第2の厚さに実質的に等しい第3の厚さを持ち、前記複数の第1の熱伝導スラグの前記第1の厚さは、前記複数の第1の熱伝導スラグの前記第3の厚さよりも大きく、前記複数の第1の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第1及び第2のボトムダイの前記頂面の前記外側端部上に直接結合され、前記複数の第1の熱伝導スラグの前記複数のペデスタルは、前記パッケージ基板の前記頂面上に直接結合され、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記複数の第1の熱伝導スラグは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、請求項1乃至6のいずれか一項に記載の半導体パッケージ。
- 前記パッケージ基板内のブリッジであり、当該ブリッジは、前記第1のボトムダイを前記第2のボトムダイに通信可能に結合し、前記第1及び第2のボトムダイは複数のインターコネクトを含み、前記第1及び第2のボトムダイの前記複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合する、ブリッジと、
前記パッケージ基板を前記第1及び第2のボトムダイに結合する接着層と、
前記TIM、前記複数の熱伝導スラグ、及び前記パッケージ基板の上のインテグレーテッドヒートスプレッダ(IHS)であり、前記複数の熱伝導スラグが、前記第1及び第2のボトムダイの前記頂面を当該IHSに熱的に結合し、前記TIMが、当該IHSの底面と、前記第1及び第2のトップダイ、前記複数の熱伝導スラグ、及び前記封入層の頂面との間に位置する、IHSと、
を更に有する請求項1乃至7のいずれか一項に記載の半導体パッケージ。 - 前記複数の第1の熱伝導スラグの前記複数のペデスタルは、前記第1及び第2のボトムダイから僅かなギャップだけ離隔され、前記複数の熱伝導スラグは、テーパ状の側壁又は実質的に垂直な側壁を持つ、請求項1乃至8のいずれか一項に記載の半導体パッケージ。
- パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接している、第1のボトムダイ及び第2のボトムダイと、
前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、
前記第1のボトムダイ及び前記第2のボトムダイ上の複数の熱伝導スラグであり、当該複数の熱伝導スラグは高熱伝導材料を有する、複数の熱伝導スラグと、
前記第1のボトムダイ及び前記第2のボトムダイ上のアクティブダイであり、前記第1のボトムダイを前記第2のボトムダイに通信可能に結合するアクティブダイと、
前記第1及び第2のボトムダイの上の封入層であり、前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記アクティブダイとを取り囲む封入層と、
前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記複数の熱伝導スラグと、前記アクティブダイと、前記封入層とを覆う熱界面材料(TIM)と、
を有する半導体パッケージ。 - 前記複数の熱伝導スラグは、前記パッケージ基板の頂面上に直接配置され、前記複数の熱伝導スラグはまた、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上にも直接配置され、前記アクティブダイは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、請求項10に記載の半導体パッケージ。
- 前記複数の熱伝導スラグは、前記封入層の頂面並びに前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持ち、前記アクティブダイは、前記複数の熱伝導スラグ、前記複数の第1及び第2のトップダイ、及び前記封入層の頂面と実質的に同一平面にある頂面を持つ、請求項10又は11に記載の半導体パッケージ。
- 前記複数の熱伝導スラグの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有し、前記アクティブダイは、アクティブシリコンダイ又は埋め込みマルチダイインターコネクトブリッジ(EMIB)ダイである、請求項10乃至12のいずれか一項に記載の半導体パッケージ。
- 前記複数の熱伝導スラグは、前記アクティブダイの第2の厚さよりも大きい第1の厚さを持つ、請求項10乃至13のいずれか一項に記載の半導体パッケージ。
- 前記アクティブダイの前記第2の厚さは、前記複数の第1及び第2のトップダイの厚さに実質的に等しい、請求項10乃至14のいずれか一項に記載の半導体パッケージ。
- 前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記複数の熱伝導スラグは、複数のペデスタルを備えた複数の熱伝導ブロック領域として整形され、前記複数の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記アクティブダイの前記第2の厚さに実質的に等しい第3の厚さを持ち、前記複数の熱伝導スラグの前記第1の厚さは、前記複数の熱伝導スラグの前記第3の厚さよりも大きく、前記複数の熱伝導スラグの前記複数の熱伝導ブロック領域は、前記第1及び第2のボトムダイの前記頂面の前記外側端部上に直接結合され、前記複数の熱伝導スラグの前記複数のペデスタルは、前記パッケージ基板の前記頂面上に直接結合され、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記複数の熱伝導スラグは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、請求項10乃至15のいずれか一項に記載の半導体パッケージ。
- 前記第1及び第2のボトムダイ内の複数のインターコネクトであり、前記第1及び第2のボトムダイの当該複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合する、複数のインターコネクトと、
前記パッケージ基板を前記第1及び第2のボトムダイに結合する接着層と、
前記TIM、前記複数の熱伝導スラグ、前記アクティブダイ、及び前記パッケージ基板の上のインテグレーテッドヒートスプレッダ(IHS)であり、前記複数の熱伝導スラグが、前記第1及び第2のボトムダイの前記頂面を当該IHSに熱的に結合し、前記TIMが、当該IHSの底面と、前記第1及び第2のトップダイ、前記複数の熱伝導スラグ、前記アクティブダイ、及び前記封入層の頂面との間に位置する、IHSと、
を更に有する請求項10乃至16のいずれか一項に記載の半導体パッケージ。 - 前記複数の熱伝導スラグの前記複数のペデスタルは、前記第1及び第2のボトムダイから僅かなギャップだけ離隔され、前記複数の熱伝導スラグは、テーパ状の側壁又は実質的に垂直な側壁を持つ、請求項10乃至17のいずれか一項に記載の半導体パッケージ。
- パッケージ基板上の第1のボトムダイ及び第2のボトムダイであり、当該第1のボトムダイが当該第2のボトムダイに隣接し、前記パッケージ基板は、当該第1のボトムダイを当該第2のボトムダイに通信可能に結合するブリッジを含む、第1のボトムダイ及び第2のボトムダイと、
前記第1のボトムダイ上の複数の第1のトップダイ、及び前記第2のボトムダイ上の複数の第2のトップダイと、
前記第1及び第2のボトムダイの上の封入層と、
前記複数の第1のトップダイと、前記複数の第2のトップダイと、前記封入層とを覆う熱界面材料(TIM)と、
前記TIM、前記第1及び第2のボトムダイ、及び前記パッケージ基板の上の、複数のペデスタルを有するインテグレーテッドヒートスプレッダ(IHS)であり、当該IHSの前記複数のペデスタルは、前記第1のボトムダイ及び前記第2のボトムダイ上にあり、当該IHSの前記複数のペデスタルは高熱伝導材料を有し、当該IHSの前記ペデスタルは、複数の第1のペデスタルと、前記第2のペデスタルとを含み、前記封入層が、前記複数の第1のトップダイと、前記複数の第2のトップダイと、当該IHSの前記ペデスタルとを取り囲んでいる、IHSと、
を有する半導体パッケージ。 - 前記複数の第1のペデスタルは、前記第1のボトムダイの頂面の外側端部及び前記第2のボトムダイの頂面の外側端部上に直接配置され、前記第2のペデスタルは、前記第1のボトムダイの前記頂面の内側端部及び前記第2のボトムダイの前記頂面の内側端部上に直接配置されている、請求項19に記載の半導体パッケージ。
- 前記封入層は、前記複数の第1及び第2のトップダイの頂面と実質的に同一平面にある頂面を持ち、前記IHSの前記ペデスタルは、前記複数の第1及び第2のトップダイの厚さよりも大きい厚さを持ち、前記複数の第1のペデスタルは、前記第2のペデスタルの第2の幅よりも大きい第1の幅を持つ、請求項19又は20に記載の半導体パッケージ。
- 前記IHSの前記ペデスタルの前記高熱伝導材料は、銅、銀、窒化ホウ素、又はグラフェンを有し、前記第1及び第2のボトムダイは複数のインターコネクトを含み、前記第1及び第2のボトムダイの前記複数のインターコネクトは、前記パッケージ基板を前記複数の第1及び第2のトップダイに通信可能に結合し、前記パッケージ基板は、前記第1及び第2のボトムダイに接着層で結合され、前記IHSの前記複数のペデスタルは、前記第1及び第2のボトムダイの前記頂面に熱的に結合され、前記TIMは、前記IHSの底面と前記第1及び第2のトップダイと前記封入層の頂面との間に位置する、請求項19乃至21のいずれか一項に記載の半導体パッケージ。
- 前記IHSの前記第2のペデスタルは、前記封入層及び前記TIMによって囲まれている、請求項19乃至22のいずれか一項に記載の半導体パッケージ。
- 前記第1のボトムダイの前記頂面は、前記第2のボトムダイの前記頂面と実質的に同一平面にあり、前記封入層は、前記第1及び第2のボトムダイの前記頂面上に直接あり、前記IHSの前記複数の第1のペデスタルは、前記封入層によって前記複数の第1及び第2のトップダイから離隔されている、請求項19乃至23のいずれか一項に記載の半導体パッケージ。
- 前記IHSの前記ペデスタルは、テーパ状の側壁又は実質的に垂直な側壁を持つ、請求項19乃至24のいずれか一項に記載の半導体パッケージ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/721,809 | 2019-12-19 | ||
US16/721,809 US20210193552A1 (en) | 2019-12-19 | 2019-12-19 | Thermally conductive slugs/active dies to improve cooling of stacked bottom dies |
PCT/US2020/048433 WO2021126319A1 (en) | 2019-12-19 | 2020-08-28 | Thermally conductive slugs/active dies to improve cooling of stacked bottom dies |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023507050A true JP2023507050A (ja) | 2023-02-21 |
Family
ID=76438750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022519691A Pending JP2023507050A (ja) | 2019-12-19 | 2020-08-28 | 積層ボトムダイの冷却を改善する熱伝導スラグ/アクティブダイ |
Country Status (6)
Country | Link |
---|---|
US (1) | US20210193552A1 (ja) |
EP (1) | EP4078669A4 (ja) |
JP (1) | JP2023507050A (ja) |
KR (1) | KR20220116426A (ja) |
CN (1) | CN114730746A (ja) |
WO (1) | WO2021126319A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20190214328A1 (en) * | 2018-01-10 | 2019-07-11 | Feras Eid | Stacked die architectures with improved thermal management |
US11854931B2 (en) * | 2019-12-19 | 2023-12-26 | Intel Corporation | STIM/liquid metal filled laser drill trench to improve cooling of stacked bottom die |
KR20220075507A (ko) * | 2020-11-30 | 2022-06-08 | 삼성전자주식회사 | 고 전도 층을 갖는 반도체 패키지 |
KR20220166644A (ko) * | 2021-06-10 | 2022-12-19 | 삼성전자주식회사 | 보강 구조물을 가지는 반도체 패키지 |
US20230163041A1 (en) * | 2021-11-23 | 2023-05-25 | Bae Systems Information And Electronic Systems Integration Inc. | Selective heat sink |
US20230163040A1 (en) * | 2021-11-23 | 2023-05-25 | Bae Systems Information And Electronic Systems Integration Inc. | Die level cavity heat sink |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100117209A1 (en) * | 2007-02-28 | 2010-05-13 | Bezama Raschid J | Multiple chips on a semiconductor chip with cooling means |
KR101941995B1 (ko) * | 2012-07-11 | 2019-01-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 갖는 적층 반도체 패키지 |
US9978660B2 (en) * | 2014-03-14 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company | Package with embedded heat dissipation features |
US9379090B1 (en) * | 2015-02-13 | 2016-06-28 | Qualcomm Incorporated | System, apparatus, and method for split die interconnection |
US9831148B2 (en) * | 2016-03-11 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package including voltage regulators and methods forming same |
US10236229B2 (en) * | 2016-06-24 | 2019-03-19 | Xilinx, Inc. | Stacked silicon package assembly having conformal lid |
US20190214328A1 (en) * | 2018-01-10 | 2019-07-11 | Feras Eid | Stacked die architectures with improved thermal management |
US11594463B2 (en) * | 2018-10-11 | 2023-02-28 | Intel Corporation | Substrate thermal layer for heat spreader connection |
-
2019
- 2019-12-19 US US16/721,809 patent/US20210193552A1/en active Pending
-
2020
- 2020-08-28 KR KR1020227010881A patent/KR20220116426A/ko unknown
- 2020-08-28 JP JP2022519691A patent/JP2023507050A/ja active Pending
- 2020-08-28 WO PCT/US2020/048433 patent/WO2021126319A1/en unknown
- 2020-08-28 CN CN202080080776.2A patent/CN114730746A/zh active Pending
- 2020-08-28 EP EP20901581.7A patent/EP4078669A4/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4078669A1 (en) | 2022-10-26 |
CN114730746A (zh) | 2022-07-08 |
US20210193552A1 (en) | 2021-06-24 |
WO2021126319A1 (en) | 2021-06-24 |
KR20220116426A (ko) | 2022-08-23 |
EP4078669A4 (en) | 2023-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11133237B2 (en) | Package with embedded heat dissipation features | |
JP2023507050A (ja) | 積層ボトムダイの冷却を改善する熱伝導スラグ/アクティブダイ | |
US11933555B2 (en) | Heat dissipation device having anisotropic thermally conductive sections and isotropic thermally conductive sections | |
US20230260914A1 (en) | Multi-die ultrafine pitch patch architecture and method of making | |
US11832419B2 (en) | Full package vapor chamber with IHS | |
US11854931B2 (en) | STIM/liquid metal filled laser drill trench to improve cooling of stacked bottom die | |
US20210118756A1 (en) | Hybrid interposer of glass and silicon to reduce thermal crosstalk | |
US11688665B2 (en) | Thermal management solutions for stacked integrated circuit devices | |
US11302599B2 (en) | Heat dissipation device having a thermally conductive structure and a thermal isolation structure in the thermally conductive structure | |
TW202131460A (zh) | 用以切斷熱串擾之散熱片切斷器及絕緣矽穿孔 | |
US11482472B2 (en) | Thermal management solutions for stacked integrated circuit devices | |
US20190385931A1 (en) | Thermal management solutions for stacked integrated circuit devices | |
US11756889B2 (en) | Ultrathin bridge and multi-die ultrafine pitch patch architecture and method of making | |
US20240038729A1 (en) | Double-sided substrate with cavities for direct die-to-die interconnect | |
US11670561B2 (en) | 3D buildup of thermally conductive layers to resolve die height differences | |
TW202203392A (zh) | 積體電路封裝之模具材料層內的高導熱性、高模數結構 | |
US11664293B2 (en) | Solid state thermoelectric cooler in silicon backend layers for fast cooling in turbo scenarios | |
US20210104448A1 (en) | Lateral heat removal for 3d stack thermal management | |
CN114665001A (zh) | 用于冷却底部管芯边缘热点的tec嵌入式虚设管芯 | |
US20200043829A1 (en) | Thermal management solutions for stacked integrated circuit devices | |
US11804470B2 (en) | Wafer level passive heat spreader interposer to enable improved thermal solution for stacked dies in multi-chips package and warpage control | |
KR20230053415A (ko) | 반도체 패키지 및 이의 냉각 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230824 |