CN114665001A - 用于冷却底部管芯边缘热点的tec嵌入式虚设管芯 - Google Patents

用于冷却底部管芯边缘热点的tec嵌入式虚设管芯 Download PDF

Info

Publication number
CN114665001A
CN114665001A CN202111269154.7A CN202111269154A CN114665001A CN 114665001 A CN114665001 A CN 114665001A CN 202111269154 A CN202111269154 A CN 202111269154A CN 114665001 A CN114665001 A CN 114665001A
Authority
CN
China
Prior art keywords
die
tec
glass substrate
type semiconductor
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111269154.7A
Other languages
English (en)
Inventor
C-P·秋
万志敏
李鹏
D·戈亚尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN114665001A publication Critical patent/CN114665001A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/81—Structural details of the junction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/852—Thermoelectric active materials comprising inorganic compositions comprising tellurium, selenium or sulfur
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/80—Constructional details
    • H10N10/85—Thermoelectric active materials
    • H10N10/851—Thermoelectric active materials comprising inorganic compositions
    • H10N10/853—Thermoelectric active materials comprising inorganic compositions comprising arsenic, antimony or bismuth

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文公开的实施例包括用于多芯片封装的热电冷却(TEC)管芯。在实施例中，TEC管芯包括玻璃衬底和穿过玻璃衬底的N型半导体过孔和P型半导体过孔的阵列。在实施例中，导电迹线在玻璃衬底之上，并且导电迹线中的单独的导电迹线将N型半导体过孔中的单独的N型半导体过孔连接到P型半导体过孔中的单独的P型半导体过孔。

Description

用于冷却底部管芯边缘热点的TEC嵌入式虚设管芯
技术领域
本公开的实施例涉及电子封装，并且更具体地涉及具有用于改善热控制的嵌入式热电冷却(TEC)虚设管芯的多管芯封装。
背景技术
随着封装功率和管芯的数量的增大，微电子封装架构的热管理正成为极其重要的设计参数。在一种特别的封装架构中，在封装衬底之上设置基础管芯。在基础管芯之上设置多个计算管芯。在一些情况下，计算管芯嵌入在模制层中。计算管芯热耦合到集成散热器(IHS)。然而，基础管芯的边缘仅被模制材料覆盖。模制材料是低热导率材料，并且提供的与IHS的热耦合差。这样，基础管芯的边缘成为限制封装性能的热点。
降低热点的温度的一种方式是使用高热导率模制材料。然而，这种材料会增加封装的成本，并且因此是不期望的。替代地，可以实施改善的系统冷却，诸如液体冷却。这也增加了封装的成本和复杂性。在又一种解决方案中，可以减小计算管芯的厚度，这也减小了模制材料的厚度。虽然该解决方案可能导致热点的温度降低，但热点仍然存在。
附图说明
图1是根据实施例的具有沿着基础管芯的边缘的热点的电子封装的截面图示。
图2A是根据实施例的具有在基础管芯的边缘之上的热电冷却器(TEC)管芯的电子封装的截面图示。
图2B是根据附加实施例的具有在基础管芯的边缘之上的TEC管芯的电子封装的截面图示。
图2C是根据实施例的具有延伸到集成散热器(IHS)中的凹槽中的TEC管芯的电子封装的截面图示。
图3是根据实施例的具有在光子管芯之上的TEC管芯和光学互连的电子封装的截面图示。
图4A是根据实施例的TEC管芯的透视图图示。
图4B是根据实施例的去除了玻璃衬底以示出P型半导体过孔和N型半导体过孔的TEC管芯的透视图图示。
图4C是根据实施例的具有在玻璃衬底的顶表面和底表面之上的散热器的TEC管芯的透视图图示。
图5A是根据实施例的具有过孔开口的阵列的玻璃衬底的透视图图示。
图5B是根据实施例的在将P型半导体过孔安置在过孔开口中的一些中之后的玻璃衬底的透视图图示。
图5C是根据实施例的在N型半导体过孔安置在过孔开口中的其余部分中之后的玻璃衬底的透视图图示。
图5D是根据实施例的在形成导电迹线以将P型半导体过孔连接到N型半导体过孔之后的玻璃衬底的透视图图示。
图5E是根据实施例的在玻璃衬底上方和下方设置散热器之后的玻璃衬底的透视图图示。
图6是根据实施例的具有在基础管芯的边缘之上的TEC管芯的电子系统的截面图示。
图7是根据实施例构建的计算设备的示意图。
具体实施方式
根据各种实施例，本文描述的是具有用于改善热控制的嵌入式热电冷却(TEC)虚设管芯的多管芯封装。在以下描述中，将使用本领域技术人员常用的术语来描述说明性实施方式的各个方面，以将他们的工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员显而易见的是，可以仅通过所描述的方面中的一些来实践本发明。出于解释的目的，阐述了特定数字、材料和配置以提供对说明性实施方式的透彻理解。然而，对于本领域技术人员来说显而易见的是，可以在没有特定细节的情况下实践本发明。在其他情况下，省略或简化了众所周知的特征，以免混淆说明性实施方式。
将依次以最有助于理解本发明的方式将各种操作描述为多个分离操作，然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别是，不需要按照呈现的顺序执行这些操作。
如上所述，热管理是先进电子封装架构中越来越重要的设计参数。在图1中示出了一种这样的架构。如所示，电子封装100包括封装衬底101。在封装衬底101之上设置有一对基础管芯110A和110B。封装衬底101中的嵌入式桥105可以在第一基础管芯110A和第二基础管芯110B之间提供高密度布线。
在一些情况下，在每个基础管芯110之上设置有多个计算管芯115。计算管芯115可以嵌入模制层117中。计算管芯115的顶表面通过热界面材料(TIM)121热耦合到集成散热器(IHS)120。在这种架构中，基础管芯110A和110B的中心部分通过计算管芯115热耦合到IHS120。然而，基础管芯110A和110B的边缘114通过模制层117热耦合到IHS 120。由于模制层117具有低热导率，所以基础管芯110A和110B的边缘不能受到充分冷却并成为热点。这对电子封装100的性能产生负面影响。
因此，本文公开的实施例包括设置在基础管芯的边缘之上的热电冷却器(TEC)管芯。TEC管芯允许通过将热从TEC管芯的冷侧上的基础管芯传递到TEC管芯的热侧上的IHS来主动冷却热点。以此方式，消除或显著减少了热点。
在一些实施方式中，单个TEC管芯可以跨于两个基础管芯之间。在其他实施例中，每个TEC管芯可以与基础管芯中的单个基础管芯隔离。在实施例中，TEC管芯可以设置在IHS和基础管芯之间。在又一个实施例中，TEC管芯可以填充形成在IHS中的凹槽。此外，虽然TEC管芯被示为集成到类似于图1中的电子封装100的电子封装中，但是应当理解，TEC管芯可以用于许多不同的封装架构中。例如，TEC管芯可以集成到具有光学互连的电子封装中。
在实施例中，TEC管芯可以包括玻璃衬底，该玻璃衬底具有穿过玻璃衬底的半导体过孔的阵列。半导体过孔可以包括成交替图案的P型和N型半导体。半导体过孔可以通过玻璃衬底的顶表面和底表面之上的导电迹线彼此电耦合。在实施例中，可以以蛇形图案进行连接。还可以在玻璃衬底的顶表面和底表面之上设置散热器。
现在参考图2A，根据实施例，示出了电子封装200的截面图示。在实施例中，电子封装200包括封装衬底201。封装衬底201可以包括导电布线(未示出)，诸如迹线、过孔、焊盘等。导电布线可以在电介质层上和/或嵌入电介质层中。
在实施例中，第一基础管芯210A和第二基础管芯210B可以设置在封装衬底201之上。第一基础管芯210A和第二基础管芯210B可以通过互连耦合至封装衬底201，互连是诸如焊球等。在实施例中，第一基础管芯210A通过封装衬底201中的嵌入式桥205通信地耦合到第二基础管芯210B。桥205可以在第一基础管芯210A和第二基础管芯210B之间提供高密度布线。
在实施例中，第一基础管芯210A和第二基础管芯210B可以包括贯穿衬底过孔(TSV)211。TSV 211将基础管芯210A和210B的前侧表面电耦合到基础管芯210A和210B的背侧表面。在实施例中，第一基础管芯210A和第二基础管芯210B可以包括半导体材料，诸如硅。在实施例中，基础管芯210A和210B可以是无源设备。即，在一些实施例中，基础管芯210A和210B可以仅提供导电布线和/或其他无源特征。在其它实施例中，基础管芯210A和210B可以包括有源组件(例如，晶体管等)。
在实施例中，基础管芯210A和210B提供高密度布线以便将多个计算管芯215通信地耦合到一起。在实施例中，计算管芯215可以通过互连耦合到基础管芯210A和210B，互连是诸如第一级互连(FLI)等。如所示，底部填充物可以围绕互连。在实施例中，计算管芯215可以是任何类型的管芯。例如，计算管芯215可以包括处理器、图形处理器、存储器、现场可编程门阵列(FPGA)等。在示出的实施例中，在每个基础管芯210A和210B之上设置三个计算管芯215。然而，应当理解，可以在每个基础管芯210之上设置一个或多个计算管芯215。另外，虽然第一基础管芯210A和第二基础管芯210B均耦合到相同数量的计算管芯215，但是应当理解，不同数量的计算管芯215可以耦合到第一基础管芯210A和第二基础管芯210B。
在实施例中，计算管芯215可以嵌入在模制层217中。模制层217可以是环氧树脂等。在一些情况下，模制层217可以包括低热导率材料。这样，从在下基础管芯210A和210B到上覆IH 220的热能传播受到限制，尤其是朝向基础管芯210A和210B的没有计算管芯215的边缘。
因此，本文公开的实施例包括位于基础管芯210A和210B的边缘之上的TEC管芯230。在示出的实施例中，TEC管芯230被示为通用块。下面提供对TEC管芯230的结构和用于制造TEC管芯230的工艺的更详细描述。在实施例中，TEC管芯230包括在基础管芯210A和210B之上的冷表面(即，图2A中的底表面)和热耦合到IHS 220的热表面(即，图2A中的顶表面)。热表面可以通过TIM 221热耦合到IHS 220。在特别的实施例中，TIM 221可以是基于焊料的TIM(STIM)。
在实施例中，TEC管芯230中的每个TEC管芯可以位于基础管芯210A和210B中的一个基础管芯之上。例如，最左边的TEC管芯230仅在第一基础管芯210A之上，而最右边的TEC管芯230仅在第二基础管芯210B之上。然而，实施例还可以包括在第一基础管芯210A和第二基础管芯210B两者之上的TEC管芯230(例如，中间TEC管芯230)。即，中间TEC管芯230可跨越第一基础管芯210A和第二基础管芯210B之间的间隙，以便提供对基础管芯210A和210B两者的热控制。
在实施例中，TEC管芯230可以穿过模制层217的部分。在一些情况下，TEC管芯230嵌入模制层217中。然而，TEC管芯230也可以插入到穿过模制层217的孔中。即，在一些实施例中，TEC管芯230可以不机械地耦合到模制层217。在又一个实施例中，模制层217在接近计算管芯215的外边缘处终止，并且TEC管芯230可以完全在模制层217之外。
在示出的实施例中，TEC管芯230的顶表面可以与计算管芯215的顶表面基本上共面。在这样的实施例中，单个TIM 221可以从第一基础管芯210A的第一边缘跨到第二基础管芯210B的第二边缘。TIM 221还可以覆盖模制层217的部分。
现在参考图2B，根据附加实施例，示出了电子封装200的截面图示。除中间TEC管芯230之外，图2B中的电子封装200可以与图2A中的电子封装200基本上类似。而图2A中的中间TEC管芯230跨越第一基础管芯210A和第二基础管芯210B之间的间隙，图2B中所示的实施例包括单独的TEC管芯230A和230B。TEC管芯230A设置在第一基础管芯210A的边缘之上，且TEC管芯230B设置在第二基础管芯210B的边缘之上。即，在图2B中，TEC管芯230中的每个TEC管芯仅设置在基础管芯210A或210B中的单个基础管芯之上。
现在参考图2C，根据附加实施例，示出了的电子封装200的截面图示。除了TEC管芯230的厚度之外，图2C中的电子封装200可以与图2A中的电子封装200基本上类似。不是具有与计算管芯215的顶表面基本上共面的顶表面，TEC管芯230可以具有在计算管芯215的顶表面上方的顶表面。当TEC管芯230的形状因数不同于计算管芯215的形状因数时，可以使用这样的实施例。
在实施例中，TEC管芯230的增大的厚度可以由IHS 220中的凹槽222容纳。在一些实施例中，TEC管芯230填充凹槽222的至少部分。在实施例中，TIM 221设置在TEC管芯230的顶表面之上以热耦合到IHS 220中的凹槽222的表面。在实施例中，TIM 221可以是STIM。由于凹槽222，TEC管芯230之上的TIM 221可以与计算管芯215之上的TIM 221脱节。
在图2A-2C中，电子封装200被示为具有类似的架构，但TEC管芯有所变化。即，电子封装200中的每个电子封装包括基础管芯210A和210B，计算管芯215在基础管芯210A和210B之上。然而，应当理解，其他电子封装架构也可以从包含TEC管芯中受益。特别地，TEC管芯可能有益于在管芯上的热点和IHS之间存在高热阻的任何电子封装架构。
现在参考图3，根据实施例，示出了电子封装300的截面图示。在实施例中，电子封装300可以是光学系统。例如，光学互连345可以耦合到光子管芯342。在示出的实施例中，光学互连345可以穿过IHS 320。
在实施例中，电子封装300包括封装衬底301。光子管芯342和第二管芯341通过互连343耦合到封装衬底301。在实施例中，光子管芯342在光学和电学域之间转换信号。光学信号沿着光学互连345传播(或从其接收)，并且电信号被传送到第二管芯341(或从其接收)。光子管芯342和第二管芯341可以通过封装衬底301中的导电布线或通过嵌入封装衬底301中的桥(未示出)在通信上耦合。
如图所示，光子管芯342和第二管芯341可以具有不同的厚度。例如，光子管芯342具有第一厚度T1，并且第二管芯341具有大于第一厚度T1的第二厚度T2。由于不同的厚度，IHS 320仅能够热耦合到第二管芯341。IHS320可以通过诸如STIM的TIM 321热耦合到第二管芯341。
不将光子管芯342耦合到IHS 320是特别成问题的。这是因为光子管芯利用激光器来产生光信号。激光器在升高的温度下特别容易受到效率降低的影响。在没有对光子管芯342的热控制的情况下，电子封装300的效率和可靠性显著降低。
因此，实施例可以包括设置在光子管芯342之上的TEC管芯330。TEC管芯330和TIM321(例如，STIM)可以将光子管芯342热耦合到IHS 320。特别地，TEC管芯330的冷表面设置在光子管芯342上，并且TEC管芯330的热表面通过TIM 321热耦合到IHS 320。
现在参考图4A-4C，根据实施例，示出了以各种视图示出的TEC管芯430的透视图图示。TEC管芯430可以用于上述电子封装200/300中的任何电子封装中。
现在参考图4A，根据实施例，示出了TEC管芯430的透视图图示。在示出的视图中，示出了玻璃衬底450。玻璃衬底的使用允许减少从热侧(例如，顶表面)回到冷侧(例如，底表面)的热泄漏。这归因于许多玻璃材料中通常存在的低热导率。虽然示出和描述了玻璃衬底，但是应当理解，TEC管芯430可以利用具有低热导率的各种其他衬底。在实施例中，玻璃衬底450可具有约0.1mm与约5.0mm之间的厚度。玻璃衬底450的覆盖区可以是任何尺寸以适应电子封装的期望冷却能力和/或尺寸限制。在特别的实施例中，玻璃衬底450的覆盖区可以在约1.0mm2与约100mm2之间。
图4A中还示出了导电迹线451。导电迹线451可以包括铜等。在实施例中，导电迹线451提供半导体过孔(图4A中不可见)之间的电耦合。如下文将更详细地描述的，可以使导电迹线451凹陷到玻璃衬底450的表面中，使得导电迹线451的顶表面与玻璃衬底450的顶表面基本上共面。应当理解，导电迹线451也设置在玻璃衬底450的底表面之上，并且在图4A中不可见。
现在参考图4B，根据实施例，示出了去除了玻璃衬底450的TEC管芯430的透视图图示。如所示，穿过玻璃衬底(未示出)的厚度设置了半导体过孔452/453的阵列。半导体过孔452可以是第一导电类型的，而半导体过孔453可以是第二导电类型的。例如，半导体过孔452可以是P型半导体，而半导体过孔453可以是N型半导体。在特别的实施例中，P型半导体过孔452可以包括锑和碲(例如，Sb2Te3)，而N型半导体过孔453可以包括铋和碲(例如，Bi2Te3)。
半导体过孔452/453布置成交替图案。交替图案允许P型半导体过孔452通过导电迹线451(即，顶表面上的迹线)和导电迹线454(即，底表面上的迹线)连接到相邻的N型半导体过孔453。在实施例中，导电迹线451/454的路径471可以形成穿过阵列的基本上蛇形的图案。但是应当理解，也可以使用其他路径来将半导体过孔452/453彼此串联连接。在实施例中，顶表面上的导电迹线451可以在第一长度方向473和与第一长度方向473基本上正交的第二长度方向474上延伸。在实施例中，底表面上的导电迹线454全都可以在第一方向473上延伸。然而，应当理解，半导体过孔452/453的阵列的布局的变化可能导致导电迹线在与图4B中所示方向不同的方向上延伸。
在实施例中，半导体过孔452/453的阵列可以具有任意数量的半导体过孔452/453。在示出的实施例中，阵列是四乘四阵列以提供总共十六个半导体过孔452/453。然而，该阵列可以具有不相等的列数量和行数量。例如，在一些实施例中，阵列可以是二乘四阵列。此外，虽然在图4B中示为具有类似网格的阵列，但实施例不限于由列和行定义的阵列。在实施例中，单独的半导体过孔452/453可以具有约0.01mm2和约1.0mm2之间的覆盖区。
现在参考图4C，根据实施例，示出了具有散热器455/456的TEC管芯430的透视图图示。在图4C中，为了不遮挡半导体过孔452/453和导电迹线454，玻璃衬底450被示为透明的。顶表面导电迹线451被顶部散热器455遮挡并且在图4C中不可见。
应当理解，由于玻璃衬底450具有低热导率，所以热能的横向散开受到限制。因此，添加散热器455/456以便更均匀地分布热能。在实施例中，散热器455/456可以与玻璃衬底450和导电迹线454/451直接接触。这样，通过半导体过孔452/453传播的热能可以更容易地散开。在实施例中，散热器455/456可以具有在约0.1mm和约1.0mm之间的厚度。应当理解，散热器455和456不是导电材料。如果散热器是导电的，则导电迹线454/451将短接在一起。在特别的实施例中，散热器455和456包括硅。
现在参考图5A-5E，根据实施例，示出了描绘用于制造TEC管芯530的工艺的一系列透视图图示。
现在参考图5A，根据实施例，示出了图案化玻璃衬底550的透视图图示。在实施例中，玻璃衬底550可以被图案化以提供多个过孔开口561。过孔开口561可以穿过玻璃衬底550的整个厚度。过孔开口561设置在期望半导体过孔的位置处。在实施例中，沟槽562也可以被图案化到玻璃衬底550的表面中。沟槽562可以将相邻的过孔开口561连接在一起。沟槽允许随后沉积的导电迹线凹陷，使得导电迹线的顶表面与玻璃衬底的顶表面基本上共面。在实施例中，也可以在玻璃衬底的底表面上设置沟槽562(未示出)。在实施例中，可以通过任何合适的图案化工艺形成过孔开口561和沟槽562。在特别的实施例中，图案化工艺是激光图案化工艺。
现在参考图5B，根据实施例，示出了在将P型半导体过孔552安置到第一组过孔开口561中之后的TEC管芯530的透视图图示。可以利用任何合适的沉积工艺沉积P型半导体过孔552。例如，可以使用印刷工艺、溅射工艺或任何其他合适的沉积工艺。在P型半导体过孔552的沉积期间，沟槽562和用于N型半导体过孔的过孔开口561被阻挡(例如，利用掩模)。P型半导体过孔552可以包括任何合适的P型半导体材料，诸如是但不限于Sb2Te3。
现在参考图5C，根据实施例，示出了在将N型半导体过孔553安置到过孔开口561中的其余部分中之后的TEC管芯530的透视图图示。可以利用任何合适的沉积工艺沉积N型半导体过孔553。例如，可以使用印刷工艺、溅射工艺或任何其他合适的沉积工艺。在N型半导体过孔553的沉积期间，沟槽562和P型半导体过孔552被阻挡(例如，利用掩模)。N型半导体过孔553可以包括任何合适的N型半导体材料，诸如是但不限于Bi2Te3。
现在参考图5D，根据实施例，示出了在沟槽562中和在P型半导体过孔552和N型半导体过孔553之上安置导电迹线551之后的TEC管芯530的透视图图示。可以利用镀覆工艺沉积导电迹线551的导电材料(例如，铜)。在实施例中，可以利用抛光工艺去除任何覆盖层以在沟槽562中提供电隔离的导电迹线551。此外，导电迹线551的顶表面可以与玻璃衬底550的顶表面基本上共面。另外，也可以在玻璃衬底的底表面上的沟槽中形成导电迹线。这样，单独的P型半导体过孔552和N型半导体过孔553可以通过玻璃衬底550上方和下方的导电迹线551串联电连接。如图5D中所示，导电迹线551(顶部和底部)的路径571可以形成穿过阵列的基本上蛇形的图案。
现在参考图5E，根据实施例，示出了在将散热器555和556附接在玻璃衬底550上方和下方之后的TEC管芯530的透视图图示。在实施例中，散热器555和556可以是导热(但不导电)材料，诸如是但不限于硅。散热器555和556允许热能更容易地在TEC管芯530的整个覆盖区上散开。在实施例中，散热器555可以用粘合剂或其他结合机制结合到玻璃衬底550，其他结合机制诸如是阳极键合。
现在参考图6，根据实施例，示出了电子系统690的截面图示。电子系统690可以包括板691，诸如印刷电路板(PCB)。板691可以通过互连692耦合到电子封装600。互连692被示为焊球，但是应当理解，互连692可以是任何互连架构，诸如插座等。
在实施例中，电子封装600可以与上述电子封装200/300中的任何一个电子封装基本上类似。例如，类似于图2A中的电子封装200的电子封装600被示于图6中。在实施例中，电子封装600包括具有嵌入式桥605的封装衬底601。一对基础管芯610A和610B设置在封装衬底之上。计算管芯615设置在基础管芯610A和610B之上。在实施例中，TEC管芯630设置在基础管芯610A和610B的边缘之上以便缓和基础管芯610A和610B上的热点的形成。图6中还提供了热耦合到计算管芯615和TEC管芯630(通过TIM 621)的IHS 620。
图7示出了根据本发明的一个实施方式的计算设备700。计算设备700容纳板702。板702可以包括多个组件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理和电耦合到板702。在另外的实施方式中，通信芯片706是处理器704的部分。
这些其他组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用磁盘(DVD)等)。
通信芯片706使得能够实现无线通信，用于向计算设备700和从计算设备700传输数据。术语“无线”及其派生词可用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用经非固体介质的调制电磁辐射来传送数据。该术语并不暗示相关联的设备不包含任何电线，然而在一些实施例中它们可能不包含电线。通信芯片706可以实现多种无线标准或协议中的任何无线标准或协议，该无线标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙(Bluetooth)、其衍生物，以及任何其他指定为3G、4G、5G及更高版本的无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙的短距离无线通信，而第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的长距离无线通信。
计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯可以是多芯片封装的部分，该多芯片封装包括根据本文描述的实施例的一个或多个TEC管芯以缓和多芯片封装的各个表面上的热点。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转变成可以存储在寄存器和/或存储器中的另外的电子数据的任何设备或设备的部分。
通信芯片706还包括封装在通信芯片706之内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯可以是多芯片封装的部分，该多芯片封装包括根据本文描述的实施例的一个或多个TEC管芯以缓和多芯片封装的各个表面上的热点。
以上对本发明的示出的实施方式的描述，包括摘要中所描述的内容，并非旨在穷举或将本发明限制为所公开的精确形式。尽管本文出于说明目的描述了本发明的特定实施方式和示例，但是如相关领域的技术人员将认识到的，在本发明的范围内可以进行各种等效修改。
可以根据以上具体实施方式对本发明进行这些修改。以下权利要求中使用的术语不应被解释为将本发明限制于说明书和权利要求中公开的特定实施方式。相反，本发明的范围完全由以下权利要求确定，这些权利要求要根据权利要求解释的既定原则来解释。
示例1：一种热电冷却(TEC)管芯，包括：玻璃衬底；穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及所述玻璃衬底之上的导电迹线，其中，所述导电迹线中单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
示例2：如示例1所述的TEC管芯，其中，所述阵列包括交替的所述N型半导体过孔和所述P型半导体过孔。
示例3：如示例2所述的TEC管芯，其中，所述阵列是四乘四阵列，其中，每行中有两个N型半导体过孔，并且其中，每列中有两个N型半导体过孔。
示例4：如示例1-3所述的TEC管芯，其中，所述导电迹线在所述玻璃衬底的第一表面和所述玻璃衬底的与所述第一表面相对的第二表面之上。
示例5：如示例4所述的TEC管芯，其中，所述导电迹线以蛇形图案电耦合所述P型半导体过孔和所述N型半导体过孔。
示例6：如示例5所述的TEC管芯，其中，所述玻璃衬底的所述第一表面之上的所述导电迹线在第一方向或第二方向上延伸，并且其中，所述玻璃衬底的所述第二表面之上的所述导电迹线仅在所述第二方向上延伸.
示例7：如示例1-6所述的TEC管芯，还包括：所述玻璃衬底的第一表面之上的第一散热器；以及所述玻璃衬底的与所述第一表面相对的第二表面之上的第二散热器。
示例8：如示例7所述的TEC管芯，其中，所述第一散热器和所述第二散热器包括硅。
示例9：如示例1-8所述的TEC管芯，其中，所述P型半导体过孔包括锑和碲，并且其中，所述N型半导体过孔包括铋和碲。
示例10：如示例1-9所述的TEC管芯，其中，所述导电迹线凹陷到所述玻璃衬底中，使得所述导电迹线的表面与所述玻璃衬底的表面基本上共面。
示例11：一种电子封装，包括：封装衬底；所述封装衬底之上的第一基础管芯；所述封装衬底之上的第二基础管芯；所述第一基础管芯和所述第二基础管芯之上的多个计算管芯；所述第一基础管芯和所述第二基础管芯之上的热电冷却(TEC)管芯；以及与所述多个计算管芯和所述TEC管芯热耦合的集成散热器(IHS)。
示例12：如示例11所述的电子封装，还包括：嵌入在所述封装衬底中的桥管芯，其中，所述桥管芯将所述第一基础管芯通信地耦合到所述第二基础管芯。
示例13：如示例11-12所述的电子封装，还包括：所述第一基础管芯之上的第二TEC管芯，其中，所述第二TEC管芯与所述第一基础管芯的与所述TEC管芯相对的边缘相邻；以及所述第二基础管芯之上的第三TEC管芯，其中，所述第三TEC管芯与所述第二基础管芯的与所述TEC管芯相对的边缘相邻。
示例14：如示例11-13所述的电子封装，其中，所述IHS包括凹槽，并且其中，所述TEC管芯延伸到所述凹槽中。
示例15：如示例11-14所述的电子封装，其中所述TEC管芯包括：玻璃衬底；穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
示例16：如示例15所述的电子封装，其中，所述TEC管芯还包括：所述玻璃衬底的顶表面之上的第一散热器；以及所述玻璃衬底的底表面之上的第二散热器。
示例17：一种电子封装，包括：封装衬底；所述封装衬底之上的第一管芯，其中，所述第一管芯具有第一厚度；所述封装衬底之上的第二管芯，其中，所述第二管芯具有小于所述第一厚度的第二厚度；以及所述封装衬底之上的集成散热器(IHS)，其中，所述第一管芯通过第一热界面材料(TIM)热耦合到所述IHS，并且其中，所述第二管芯通过第二TIM和热电冷却器(TEC)管芯热耦合到所述IHS。
示例18：如示例17所述的电子封装，其中，所述第一管芯是计算管芯，并且其中，所述第二管芯是光子管芯，并且其中，所述第一管芯通过所述封装衬底通信地耦合到所述第二管芯。
示例19：如示例18所述的电子封装，还包括：穿过所述IHS并耦合到所述第二管芯的光学互连。
示例20：如示例17-19所述的电子封装，其中，所述TEC管芯包括：玻璃衬底；穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
示例21：如示例20所述的电子封装，其中，所述TEC管芯还包括：所述玻璃衬底的第一表面之上的第一散热器；以及所述玻璃衬底的与所述第一表面相对的第二表面之上的第二散热器。
示例22：如示例21所述的电子封装，其中，所述第一散热器和所述第二散热器包括硅。
示例23：如示例20-22所述的电子封装，其中，所述P型半导体过孔包括锑和碲，并且其中，所述N型半导体过孔包括铋和碲。
示例24：一种电子系统，包括：板；耦合到所述板的封装衬底；所述封装衬底之上的基础管芯；所述基础管芯之上的计算管芯；以及所述计算管芯之上的热电冷却器(TEC)管芯，其中，所述TEC管芯包括：玻璃衬底；穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
示例25：如示例24所述的电子系统，其中，所述导电迹线在所述玻璃衬底的第一表面和所述玻璃衬底的与所述第一表面相对的第二表面之上，并且其中，所述导电迹线以蛇形图案电耦合所述P型半导体过孔和所述N型半导体过孔。

Claims (25)

1.一种热电冷却(TEC)管芯，包括：
玻璃衬底；
穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及
所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
2.如权利要求1所述的TEC管芯，其中，所述阵列包括交替的所述N型半导体过孔和所述P型半导体过孔。
3.如权利要求2所述的TEC管芯，其中，所述阵列是四乘四阵列，其中，每行中有两个N型半导体过孔，并且其中，每列中有两个N型半导体过孔。
4.如权利要求1、2或3所述的TEC管芯，其中，所述导电迹线在所述玻璃衬底的第一表面和所述玻璃衬底的与所述第一表面相对的第二表面之上。
5.如权利要求4所述的TEC管芯，其中，所述导电迹线以蛇形图案电耦合所述P型半导体过孔和所述N型半导体过孔。
6.如权利要求5所述的TEC管芯，其中，所述玻璃衬底的所述第一表面之上的所述导电迹线在第一方向或第二方向上延伸，并且其中，所述玻璃衬底的所述第二表面之上的所述导电迹线仅在所述第二方向上延伸.
7.如权利要求1、2或3所述的TEC管芯，还包括：
所述玻璃衬底的第一表面之上的第一散热器；以及
所述玻璃衬底的与所述第一表面相对的第二表面之上的第二散热器。
8.如权利要求7所述的TEC管芯，其中，所述第一散热器和所述第二散热器包括硅。
9.如权利要求1、2或3所述的TEC管芯，其中，所述P型半导体过孔包括锑和碲，并且其中，所述N型半导体过孔包括铋和碲。
10.如权利要求1、2或3所述的TEC管芯，其中，使所述导电迹线凹陷到所述玻璃衬底中，使得所述导电迹线的表面与所述玻璃衬底的表面基本上共面。
11.一种电子封装，包括：
封装衬底；
所述封装衬底之上的第一基础管芯；
所述封装衬底之上的第二基础管芯；
所述第一基础管芯和所述第二基础管芯之上的多个计算管芯；
所述第一基础管芯和所述第二基础管芯之上的热电冷却(TEC)管芯；以及
与所述多个计算管芯和所述TEC管芯热耦合的集成散热器(IHS)。
12.如权利要求11所述的电子封装，还包括：
嵌入在所述封装衬底中的桥管芯，其中，所述桥管芯将所述第一基础管芯通信地耦合到所述第二基础管芯。
13.如权利要求11或12所述的电子封装，还包括：
所述第一基础管芯之上的第二TEC管芯，其中，所述第二TEC管芯与所述第一基础管芯的与所述TEC管芯相对的边缘相邻；以及
所述第二基础管芯之上的第三TEC管芯，其中，所述第三TEC管芯与所述第二基础管芯的与所述TEC管芯相对的边缘相邻。
14.如权利要求11或12所述的电子封装，其中，所述IHS包括凹槽，并且其中，所述TEC管芯延伸到所述凹槽中。
15.如权利要求11或12所述的电子封装，其中所述TEC管芯包括：
玻璃衬底；
穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及
所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
16.如权利要求15所述的电子封装，其中，所述TEC管芯还包括：
所述玻璃衬底的顶表面之上的第一散热器；以及
所述玻璃衬底的底表面之上的第二散热器。
17.一种电子封装，包括：
封装衬底；
所述封装衬底之上的第一管芯，其中，所述第一管芯具有第一厚度；
所述封装衬底之上的第二管芯，其中，所述第二管芯具有小于所述第一厚度的第二厚度；以及
所述封装衬底之上的集成散热器(IHS)，其中，所述第一管芯通过第一热界面材料(TIM)热耦合到所述IHS，并且其中，所述第二管芯通过第二TIM和热电冷却器(TEC)管芯热耦合到所述IHS。
18.如权利要求17所述的电子封装，其中，所述第一管芯是计算管芯，并且其中，所述第二管芯是光子管芯，并且其中，所述第一管芯通过所述封装衬底通信地耦合到所述第二管芯。
19.如权利要求18所述的电子封装，还包括：
穿过所述IHS并耦合到所述第二管芯的光学互连。
20.如权利要求17、18或19所述的电子封装，其中，所述TEC管芯包括：
玻璃衬底；
穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及
所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
21.如权利要求20所述的电子封装，其中，所述TEC管芯还包括：
所述玻璃衬底的第一表面之上的第一散热器；以及
所述玻璃衬底的与所述第一表面相对的第二表面之上的第二散热器。
22.如权利要求21所述的电子封装，其中，所述第一散热器和所述第二散热器包括硅。
23.如权利要求20所述的电子封装，其中，所述P型半导体过孔包括锑和碲，并且其中，所述N型半导体过孔包括铋和碲。
24.一种电子系统，包括：
板；
耦合到所述板的封装衬底；
所述封装衬底之上的基础管芯；
所述基础管芯之上的计算管芯；以及
所述计算管芯之上的热电冷却器(TEC)管芯，其中，所述TEC管芯包括：
玻璃衬底；
穿过所述玻璃衬底的N型半导体过孔和P型半导体过孔的阵列；以及
所述玻璃衬底之上的导电迹线，其中，所述导电迹线中的单独的导电迹线将所述N型半导体过孔中的单独的N型半导体过孔连接到所述P型半导体过孔中的单独的P型半导体过孔。
25.如权利要求24所述的电子系统，其中，所述导电迹线在所述玻璃衬底的第一表面和所述玻璃衬底的与所述第一表面相对的第二表面之上，并且其中，所述导电迹线以蛇形图案电耦合所述P型半导体过孔和所述N型半导体过孔。
CN202111269154.7A 2020-12-22 2021-10-29 用于冷却底部管芯边缘热点的tec嵌入式虚设管芯 Pending CN114665001A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/131,671 2020-12-22
US17/131,671 US20220199482A1 (en) 2020-12-22 2020-12-22 Tec-embedded dummy die to cool the bottom die edge hotspot

Publications (1)

Publication Number Publication Date
CN114665001A true CN114665001A (zh) 2022-06-24

Family

ID=77626982

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111269154.7A Pending CN114665001A (zh) 2020-12-22 2021-10-29 用于冷却底部管芯边缘热点的tec嵌入式虚设管芯

Country Status (3)

Country Link
US (1) US20220199482A1 (zh)
EP (1) EP4020546A1 (zh)
CN (1) CN114665001A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984376B2 (en) * 2021-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177152A (ja) * 1997-12-12 1999-07-02 Kubota Corp 熱電モジュール
US7430870B2 (en) * 2005-06-30 2008-10-07 Intel Corporation Localized microelectronic cooling
JP5831554B2 (ja) * 2011-11-08 2015-12-09 富士通株式会社 熱電変換素子及びその製造方法
KR101928005B1 (ko) * 2011-12-01 2019-03-13 삼성전자주식회사 열전 냉각 패키지 및 이의 열관리 방법
WO2013100995A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Photonic package architecture
US9913405B2 (en) * 2015-03-25 2018-03-06 Globalfoundries Inc. Glass interposer with embedded thermoelectric devices
US10269592B1 (en) * 2017-11-30 2019-04-23 International Business Machines Corporation Conductive heat spreader and heat sink assembly for optical devices
CN108269910A (zh) * 2018-01-19 2018-07-10 深圳大学 一种利用玻璃模板制作热电器件的方法及热电器件

Also Published As

Publication number Publication date
EP4020546A1 (en) 2022-06-29
US20220199482A1 (en) 2022-06-23

Similar Documents

Publication Publication Date Title
US10593636B2 (en) Platform with thermally stable wireless interconnects
EP2808891B1 (en) Direct external interconnect for embedded interconnect bridge package
KR20240007894A (ko) Ic 칩들을 위한 이종 네스티드 인터포저 패키지
US11244936B2 (en) Semiconductor device package and apparatus comprising the same
US11837519B2 (en) Heatsink cutout and insulating through silicon vias to cut thermal cross-talk
JP2023507050A (ja) 積層ボトムダイの冷却を改善する熱伝導スラグ／アクティブダイ
US10943851B1 (en) Reconstituted wafer assembly
US11854931B2 (en) STIM/liquid metal filled laser drill trench to improve cooling of stacked bottom die
US11234343B2 (en) Thermal management solutions for stacked integrated circuit devices using unidirectional heat transfer devices
CN117712067A (zh) 使用高密度互连桥接器的2xd模块的组件
TWI269414B (en) Package substrate with improved structure for thermal dissipation and electronic device using the same
EP4020546A1 (en) Tec-embedded dummy die to cool the bottom die edge hotspot
EP3989375B1 (en) Novel package designs to enable dual-sided cooling on a laser chip
US20220238458A1 (en) Chiplet first architecture for die tiling applications
EP3840037A1 (en) Package wrap-around heat spreader
CN112310031A (zh) 具有用于直接管芯到管芯互连的腔的双侧衬底
US20220399249A1 (en) Liquid cooled interposer for integrated circuit stack
TW202418502A (zh) 用於ｉｃ晶片的異質嵌套中介層封裝
KR20230053415A (ko) 반도체 패키지 및 이의 냉각 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination