CN114730746A - 用于改善堆叠的底部管芯的冷却的导热柱/有源管芯 - Google Patents

用于改善堆叠的底部管芯的冷却的导热柱/有源管芯 Download PDF

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CN114730746A
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die
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万志敏
J·杨
C-P·秋
李鹏
D·戈亚尔
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Abstract

实施例包括半导体封装。一种半导体封装包括位于封装衬底上的第一和第二底部管芯、位于第一底部管芯上的第一顶部管芯以及位于第二底部管芯上的第二顶部管芯。该半导体封装包括位于第一底部管芯和第二底部管芯上的导热柱。所述导热柱包括高导热材料。所述导热柱被直接定位于第一和第二底部管芯的顶表面的外侧边缘上、第一和第二底部管芯的顶表面的内侧边缘上和/或该封装衬底的顶表面上。导热柱的高导热材料包括铜、银、氮化硼或石墨烯。导热柱可以具有两种不同厚度。半导体封装可以包括有源管芯和/或具有基座的集成散热器。

Description

用于改善堆叠的底部管芯的冷却的导热柱/有源管芯
技术领域
实施例涉及对半导体装置的封装。更具体地，实施例涉及半导体装置，所述半导体装置具有堆叠的管芯、用以改善堆叠的底部管芯的冷却的导热柱(slug)和/或有源管芯。
背景技术
对于过去的几十年，集成电路(IC)中的特征的缩放已经成为了持续增长的半导体工业背后的推动力。缩放到越来越小的特征使得半导体装置的有限芯片面积上能够实现增大密度的功能单元。然而，追求IC(例如，微电子封装)中的特征的缩小并且同时优化每一装置的性能并非不存在问题。
一个主要问题涉及此类封装的热管理。例如，随着微电子封装的功率要求和管芯数量稳步提高，微电子封装的热管理变得极为重要。这些微电子封装通常包括堆叠的管芯，这些管芯包括高功率并且高密度的底部管芯。典型地，这些微电子封装的性能受到底部管芯的边缘的热点的限制。这会带来其他问题，因为高功率密度的底部管芯边缘是被低热导率模制材料覆盖的。
照此，现有的封装解决方案可能在底部管芯边缘之上实施高热导率模制材料，尝试提高系统冷却解决方案的性能，或者降低顶部管芯和/或模制层的厚度。然而，这样的现有封装解决方案可能显著增加封装成本、时间和不确定性，例如，带来其他不可预料的问题。此外，降低顶部管芯厚度可能略微降低热点温度，但是顶部管芯厚度的下降不会去除(或者缓解)由底部管芯的边缘产生的实际热点。
附图说明
本文描述的实施例以举例的方式进行说明，并且不受附图中的各图的限制，在附图中类似的附图标记指示类似的特征。此外，省略了一些常规细节，以免使本文描述的发明构思难以理解。
图1A是根据一个实施例的具有集成散热器(IHS)、热界面材料(TIM)、多个顶部管芯、多个底部管芯、多个导热柱和封装衬底的半导体封装的截面图的图示。
图1B是根据一个实施例的具有IHS、TIM、多个顶部管芯、多个底部管芯、多个导热柱、有源管芯和封装衬底的半导体封装的截面图的图示。
图1C是根据一个实施例的具有带多个基座的IHS、TIM、多个顶部管芯、多个底部管芯和封装衬底的半导体封装的截面图的图示。
图2A-2C是根据一些实施例的具有IHS、TIM、多个顶部管芯、多个底部管芯、多个导热柱和封装衬底的半导体封装的截面图的图示。
图3是示出了根据一个实施例的利用半导体封装的计算机系统的示意性块图的图示，该半导体封装具有IHS、TIM、多个顶部管芯、多个底部管芯、多个导热柱和封装衬底。
具体实施方式
本文描述了具有导热柱和/或有源硅管芯的半导体封装以及形成此类半导体封装的方法。下文描述的半导体封装和形成此类半导体封装的方法可以包括集成散热器(IHS)、热界面材料(TIM)、多个顶部管芯、多个底部管芯、多个导热柱以及封装衬底。此外，在这些实施例中，本文描述的半导体封装可以包括具有多个基座的IHS、和/或有源管芯(例如，桥管芯、有源硅管芯等)。
在这些实施例中，半导体封装可以向围绕(或者嵌入)底部管芯的包封层中钻出或者激光处理出多个沟槽。这些沟槽可以被定位于(或者位于)底部管芯的边缘之上。相应地，在一些实施例中，沟槽可以暴露底部管芯的顶部边缘的顶表面，并且接下来导热柱可以被设置到所钻出的沟槽中，并且直接位于底部管芯的暴露的顶表面之上，其中，导热柱可以由此被直接定位于底部管芯的顶部边缘的顶表面上以及封装衬底上。此外，在这些实施例中，有源管芯可以被与导热柱一起设置到所述沟槽中的一个中，并且有源管芯可以直接定位于两个底部管芯的暴露的顶表面之上，其中，有源管芯可以是可以使底部管芯和顶部管芯的堆叠体相互通信耦合的桥(或桥管芯)。在一些替代实施例中，IHS的基座可以被设置到所钻出的沟槽中并且直接位于底部管芯的暴露的顶表面之上，其中，IHS的基座可以由此直接定位于底部管芯的顶部边缘的顶表面上。
本文描述的实施例通过显著提高本文描述的半导体封装的散热设计功率(TDP)能力而提供了对现有封装解决方案的改进。此外，这些实施例还能够去除由高功率且高密度的底部管芯生成的热点，由此允许在不必降低顶部管芯的厚度(或z高度)的情况下显著降低半导体封装的总温度。本文描述的实施例还通过在不需要额外成本的情况下以单一钻孔工艺(或类似工艺)实施沟槽而改进了封装解决方案，其中，所述沟槽可以设置(或填充)有导热柱(或类似物)。相应地，在这些实施例中，由于导热柱的高度导热材料(例如，铜和/或硅等)、有源管芯和/或IHS的基座的原因，显著降低了从底部管芯的顶部边缘到IHS的热阻。
本文描述的技术可以被实施到一种或多种电子装置中。可以利用本文描述的技术的电子装置的非限制性示例包括任何种类的移动装置和/或固定装置，例如基于微机电系统(MEMS)的电系统、陀螺仪、高级驾驶辅助系统(ADAS)、5G通信系统、相机、蜂窝电话、计算机终端、台式计算机、电子阅读器、传真机、资讯站、笔记本计算机、因特网装置、支付终端、个人数字助理、媒体播放器和/或记录仪、服务器(例如，刀片服务器、机架安装服务器、它们的组合等)、机顶盒、智能电话、平板个人计算机、超便携个人计算机、有线电话以及它们的组合等。这样的装置可以是便携式的或者固定式的。在一些实施例中，本文描述的技术可以被用到台式计算机、膝上型计算机、智能电话、平板计算机、笔记本计算机、个人数字助理、服务器以及它们的组合中。更一般地，本文描述的技术可以被用到各种各样的电子装置中的任何电子装置中，所述电子装置包括具有IHS(具有基座的IHS)、顶部管芯、底部管芯、导热柱、有源管芯(或桥管芯)以及具有嵌入式桥管芯的封装衬底的半导体封装。
在下文的描述中，将使用本领域技术人员常用的术语描述例示性实施方式的各个方面，从而将其工作的实质传达给本领域其他技术人员。但是，对于本领域技术人员显而易见的是，可以仅利用所描述的方面中的一些方面来实践所介绍的实施例。出于解释的目的，阐述了具体的数量、材料和构造，以便提供对例示性实施方式的透彻理解。但是，对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践所介绍的实施例。在其他情况下，省略或简化了已知的特征，以免使这些例示性实施方式难以理解。
将按照对理解所介绍的实施例最有帮助的方式将各项操作依次描述为多个分立的操作，但是不应将描述的顺序推断为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。
如文中使用的，术语“顶部”、“底部”、“上部”、“下部”、“最下”和“最上”在用于相对于一个或多个元件的关系中时，旨在传达相对的而非绝对的物理构造。因而，被描述为装置中的“最上元件”或“顶部元件”的元件反而可以在装置被翻转时形成装置中的“最下元件”或“底部元件”。类似地，被描述为装置中的“最下元件”或“底部元件”的元件反而可以在装置被翻转时形成装置中的“最上元件”或“顶部元件”。
现在参考图1A，其示出了根据实施例的半导体封装100的截面图。对于一些实施例，根据一个实施例，半导体封装100可以包括IHS 120、多个顶部管芯110a-b、多个底部管芯121a-b、TIM 140、多个导热柱141a-b、包封层180和封装衬底103。在一个实施例中，底部管芯121a-b(或第一管芯)可以利用粘合剂层123(或类似物)设置并耦合到封装衬底103的顶表面上。对于一个实施例，顶部管芯110a-b(或第二管芯)可以分别设置并耦合到底部管芯121a-b上。
在一些实施例中，底部管芯121a-b可以包括将封装衬底103耦合至相应的顶部管芯110a-b的多个互连131。在这些实施例中，互连131可以是贯穿硅过孔(TSV)和/或贯穿玻璃过孔(TGV)等。在一些实施例中，如上文所述，半导体封装100可以包括被设置到包封层180中并且围绕导热柱141a-b的多个沟槽138(或腔穴)。在实施例中，导热柱141a-b可以被直接定位于底部管芯121a-b的顶表面上。类似地，在这些实施例中，导热柱141a-b可以被定位为与顶部管芯110a-b相邻并且通过包封层180隔开。
具体而言，如图1A中所示，导热柱141a-b可以被直接定位于底部管芯121a-b的顶部外侧边缘的顶表面上，以消除热点在底部管芯121a-b的这些顶部外侧边缘上的形成。对于一些实施例，导热柱141a-b可以直接热耦合至底部管芯121a-b的顶部外侧边缘、TIM 140和IHS 120。在实施例中，IHS 120可以设置于顶部管芯110a-b之上，其中，IHS 120可以利用TIM 140耦合至顶部管芯110a-b。对于一个实施例，IHS 120可以是热沉等，其中，热沉可以是单个共享热沉或者两个分开的热沉。
在实施例中，桥150可以设置在封装衬底103中，并且桥150可以将底部管芯121a通信耦合至底部管芯121b。在实施例中，桥150可以包括可以将底部管芯121a通信耦合至底部管芯121b的电布线(或互连结构)。在实施例中，桥150可以是硅桥、玻璃桥或者由任何其他适于形成桥的衬底材料构成的桥。在一些实施例中，桥150可以被称为嵌入式多管芯互连桥(EMIB)。对于另外的实施例，桥150可以包括可以用于对底部管芯121a-b进行通信耦合的多个TSV。
对于一个实施例，包封层180可以设置在底部管芯121a-b之上，其中，包封层180还围绕顶部管芯110a-b以及导热柱141a-b。此外，如图1A中所示，包封层180可以设置在顶部管芯110a-b之间，其中，包封层180可以设置在底部管芯121a-b的顶表面与TIM 140的底表面之间。对于一个实施例，包封层180可以被平面化，因为包封层180的顶表面可以基本上与顶部管芯110a-b的顶表面共平面。
注意，根据一些实施例，半导体封装100只是半导体封装系统的实施例的一个示例。也就是说，半导体封装100不限于所例示的半导体封装系统，并且因而可以被设计/形成为具有更少的、替代的或者额外的封装部件和/或具有不同的互连结构。例如，尽管例示了一个IHS 120、一个TIM 140、两个导热柱141a、一个导热柱141b、两个底部管芯121a-b、两组顶部管芯110a-b以及具有一个桥150的一个封装衬底103，但是应当认识到半导体封装100可以包括任何数量的IHS 120、TIM 140、导热柱141a-b、底部管芯121a-b、成组的顶部管芯110a-b以及具有桥150的封装衬底103。
对于一个实施例，半导体封装100可以包括球栅阵列(BGA)封装、连接盘栅格阵列(LGA)封装、和/或引脚栅格阵列(PGA)封装。在其他实施例中，可以经由焊料球(或类似物)将底部管芯121a-b、顶部管芯110a-b和/或封装衬底103中的一者或多者耦合，可以将焊料球实施为焊料凸块/由相应的微凸块形成的接头。根据实施例的通过微凸块的焊接形成的焊料球(或接头)本身可以被称为“凸块”和/或微凸块。此外，对于其他实施例，可以使用各向异性导电膜(ACF)等将顶部管芯110a-b、底部管芯121a-b和封装衬底103中的一者或多者耦合。
封装衬底103可以包括形成于其上或其中的各种各样的电子结构。在某些实施例中，封装衬底103可以是由一层或多层聚合物基础材料或陶瓷基础材料构成的有机衬底，其具有用于传输信号的传导区域。对于一些实施例，封装衬底103可以包括但不限于封装、衬底、印刷电路板(PCB)和母板。在一个实施例中，封装衬底103是PCB。对于一个实施例，PCB由具有层压在两侧上的薄铜箔的FR-4玻璃环氧树脂基体构成。对于某些实施例，可以使用多层PCB，并且使用预浸料和铜箔来制作额外的层。例如，多层PCB可以包括一个或多个电介质层，其中，电介质层可以是光敏电介质层。对于一个实施例，PCB还可以包括一个或多个导电层，所述导电层还可以包括铜(或金属)迹线、线、焊盘、过孔、孔和/或平面。
对于一个实施例，底部管芯121a-b和顶部管芯110a-b可以包括但不限于半导体管芯、电子装置(例如，无线装置)、集成电路(IC)、中央处理单元(CPU)、图形处理单元(GPU)、微处理器、平台控制器集线器(PCH)、存储器(例如，高带宽存储器(HBM))和/或现场可编程门阵列(FPGA)。此外，在其他实施例中，底部管芯121a-b可以包括一种或多种材料，所述材料包括玻璃、晶体、金刚石、低导热材料、高导热材料(例如，氮化镓(GaN)等)、硅、基于玻璃的材料、和/或基于硅的材料(例如，碳化硅(SiC)等)。如上文所述，在一些实施例中，顶部管芯110a-b可以是多个小芯片管芯。而在另一实施例中，顶部管芯110a和/或顶部管芯110b可以是单个的单片式管芯，而不是多个小芯片管芯。底部管芯121a-b和顶部管芯110a-b可以是由诸如硅的材料形成的，并且具有位于其上的将耦合至封装衬底103和/或相互耦合的电路系统。尽管一些实施例在这方面不受限制，但是封装衬底103可以进而耦合至另一主体，例如，计算机母板(或类似物)。
对于一个实施例，底部管芯121a可以具有基本上等于底部管芯121b的厚度的厚度。对于一个实施例，底部管芯121a-b可以具有大约100μm或更小的厚度。在一些实施例中，顶部管芯110a可以具有基本上等于顶部管芯110b的厚度的厚度。对于一个实施例，顶部管芯110a-b可以具有大约200μm到600μm的厚度。在一些实施例中，顶部管芯110a-b可以具有基本上等于或者不同于底部管芯121a-b的厚度的厚度。对于一个实施例，顶部管芯110a-b可以具有基本上与包封层180的顶表面共平面的顶表面。注意，在一些实施例中，设置于顶部管芯110a之上的TIM 140的厚度可以基本上等于或者不同于设置在顶部管芯110b之上的TIM 140的厚度。对于一个实施例，TIM 140可以具有大约25μm到400μm的厚度。
封装衬底103、顶部管芯110a-b和底部管芯121a-b之间的一个或多个连接可以包括一个或多个互连结构和底部填充层(如果希望的话)。在一些实施例中，这些互连结构(或连接)可以以各种方式包括镍、钯和锡(在一些实施例中，以及铜)的合金。对于一个实施例，底部填充层可以是注入到相应的部件之间的一种或多种聚合物材料。替代地，底部填充层可以是模制底部填充物(MUF)等。
在一个实施例中，包封层180可以完全和/或部分地围绕顶部管芯110a-b的外侧壁和/或导热柱141a-b。例如，在一个实施例中，包封层180可以完全围绕导热柱141b，然而包封层180可以设置在顶部管芯110的外侧壁与导热柱141a之间。注意，在替代实施例中，包封层180可以被实施为部分地或者完全围绕底部管芯121a-b。在一些实施例中，包封层180可以包括一种或多种包封材料，例如模制材料、底部填充材料、填充物材料、任何类似材料和/或它们的任何组合。
此外，如上文所述，导热柱141a-b可以直接设置在顶部管芯110a-b的顶部外侧边缘上。此外，在这些实施例中，导热柱141a中的一个可以被分别定位于底部管芯121a-b中的一个和封装衬底103上(例如，如关于左侧和右侧的两个导热柱141a所示)，并且导热柱141b可以被直接定位于两个底部管芯121a-b上(例如，如关于中间的一个导热柱141b所示)。照此，在这些实施例中，如图1A中所示，导热柱141a-b基于预期的封装设计可以具有相同宽度或不同宽度。
根据一些实施例，导热柱141a-b可以包括铜或类似材料。类似地，在一些实施例中，导热柱141a-b可以包括一种或多种高导热材料，例如但不限于铜、银、氮化硼、和/或石墨烯等。例如，在这些实施例中，导热柱141a-b可以具有大约400W/mK或更大的高热导率。
在一些实施例中，导热柱141a-b可以具有一个或多个厚度，其中导热柱141a可以具有第一厚度，并且导热柱141b可以具有第二厚度。例如，导热柱141a的第一厚度可以大于导热柱141b的第二厚度，其中可以从封装衬底103的顶表面到TIM 140的底表面来限定导热柱141a的第一厚度，并且其中可以从底部管芯121a-b的顶表面到TIM 140的底表面来限定导热柱141b的第二厚度。
在这些实施例中，导热柱141a的第一厚度可以约为400μm到1000μm。在另一个实施例中，导热柱141a的第一厚度可以约为1000μm或更小。在一些实施例中，导热柱141b的第二厚度可以约为200μm到600μm。在另一个实施例中，导热柱141b的第二厚度可以约为600μm或更小。
此外，如图1A中所示，导热柱141a可以被形状设定成具有基座(或腿)的导热块区域。在这些实施例中，导热柱141a可以具有两种不同厚度，其中导热柱141a的导热块区域可以被直接设置并耦合到底部管芯121a-b的顶部外侧边缘上，并且其中导热柱141a的基座可以被直接设置并耦合到封装衬底103的顶表面上。也就是说，在这些实施例中，导热柱141a的导热块区域可以具有基本上等于导热柱141b的第二厚度的厚度(例如，大约200μm到600μm的厚度)，而导热柱141a的导热基座可以具有基本上等于导热柱141a的第一厚度的厚度(例如，大约400μm到1000μm的厚度)。注意，如图1A中所示，可以在导热柱141a的基座与底部管芯121a-b的外侧壁之间实施微小的间隙。此外，在一些实施例中，导热柱141a的导热块区域、导热柱141b、和/或沟槽138可以具有被形状设定为锥变侧壁和/或基本上垂直的侧壁的一个或多个侧壁。
此外，TIM 140可以直接设置并耦合到顶部管芯110a-b、包封层180和/或导热柱141a-b的顶表面上，其中TIM 140可以被定位于顶部管芯110a-b的顶表面与IHS 120的底表面之间。在一个实施例中，TIM 140可以是焊料TIM(STIM)，例如铟STIM等。在其他实施例中，TIM 140可以包括一种或多种高导热性材料，例如金属TIM、STIM、聚合物TIM(PTIM)和/或任何类似的(多种)高导热材料。基于预期的封装设计，TIM 140可以是两个分离/分开的TIM或者单个/共享的TIM。
在一个实施例中，IHS 120可以设置在TIM 140、顶部管芯110a-b、底部管芯121a-b和封装衬底103之上。IHS 120可以被制造(或者形状设定为)包括盖和/或多个腿(或基座)，其中，IHS 120的盖可以直接设置在TIM 140的顶表面上，并且IHS 120的腿可以直接设置在封装衬底103的顶表面上。在一些实施例中，IHS 120可以是热沉、散热器、热交换器、岐管、冷却板和/或任何类似的热解决方案(或装置)，其可以用于帮助将热量从半导体封装100的电部件传递到周围环境(或者额外的散热器)。在一些实施例中，IHS 120可以是设置在两个顶部管芯110a-b之上的共享热沉，或者IHS120可以是被分开成仅单独设置于顶部管芯110a之上以及仅单独设置于顶部管芯110b之上的两个分开的热沉的分离式热沉。
注意，基于预期的封装设计，图1A的半导体封装100可以包括更少的或者额外的封装部件。
现在参考图1B，示出了根据实施例的半导体封装101的截面图示。对于一些实施例，半导体封装101可以基本上与图1A中的上述半导体封装100类似，只是有源管芯151可以设置在两个底部管芯121a-b的顶部内侧边缘上，并且有源管芯151可以因而替代图1A的导热柱141b和桥150。也就是说，尽管桥150被嵌入在图1A的封装衬底103内，但是根据一些实施例，有源管芯151可以设置并耦合到两个底部管芯121a-b的顶部内侧边缘上，其中有源管芯151可以被实施为将顶部管芯110a和底部管芯121a的堆叠体通信地耦合至顶部管芯110b和底部管芯121b的堆叠体，而不需要封装衬底103中的嵌入式桥。
在这些实施例中，有源管芯151可以是有源硅管芯等。如图1B中所示，有源管芯151可以被包封层180、TIM 140和底部管芯121a-b包围(嵌入其中)，其中有源管芯151可以被直接定位于顶部管芯110a和顶部管芯110b之间。在一个实施例中，有源管芯151可以具有基本上与顶部管芯110a-b的顶表面共平面的顶表面，其中有源管芯151可以具有基本上等于顶部管芯110a-b的厚度的厚度(例如，该厚度可以为大约200μm到600μm)。此外，在一些实施例中，有源管芯151可以具有大约1mm到4mm的宽度。同时，在另一实施例中，有源管芯151可以具有大约4mm或更小的宽度。
具体而言，对于这些实施例，有源管芯151可以是桥(或者桥管芯)。对于一个实施例，有源管芯151可以包括可以将底部管芯121a通信地耦合至底部管芯121b的电布线(或互连结构)。在实施例中，有源管芯151可以是硅桥、玻璃桥、或者由任何其他适于形成桥的衬底材料构成的桥。在一些实施例中，有源管芯151可以被称为EMIB。对于额外的实施例，有源管芯151可以包括可以用于对底部管芯121a-b和/或顶部管芯110a-b进行通信耦合的多个TSV。
注意，基于预期的封装设计，图1B的半导体封装101可以包括更少的或者额外的封装部件。
现在参考图1C，示出了根据实施例的半导体封装102的截面图示。对于一些实施例，半导体封装102可以基本上与图1A中的上述半导体封装100类似，只是IHS 120可以包括多个基座120a-b，并且IHS 120的基座120a-b可以替代图1A的导热柱140a-b。也就是说，尽管导热柱141a-b设置并耦合到图1A的底部管芯121a-b的顶表面上，但是根据一些实施例，IHS 120的基座120a-b可以设置并直接耦合到底部管芯121a-b的顶表面上，其中基座120a-b可以是IHS 120的部分和/或直接耦合到IHS 120的底表面上。
在这些实施例中，基座120a-b可以被实施为IHS 120上的多个腿，其中基座120a-b可以包括与IHS 120相同的导热材料。如图1C中所示，基座120a-b可以被包封层180、TIM140和底部管芯121a-b包围(或嵌入其中)，其中基座120a-b可以被直接定位于底部管芯121a-b的顶表面与IHS 120的底表面之间。在一个实施例中，IHS 120的基座120a-b可以具有大约300μm到900μm的厚度。同时，在另一实施例中，IHS 120的基座120a-b可以具有大约900μm或更小的厚度。在这些实施例中，IHS 120的基座120a-b可以具有大于(或者大于或等于)顶部管芯110a-b的厚度的厚度。
此外，在一些实施例中，基座120b(或第二基座)可以具有大约1mm到4mm的宽度。同时，在另一实施例中，基座120b可以具有大约4mm或更小的宽度。在这些实施例中，基座120b可以具有大于基座120a(或者多个第一基座)的宽度的宽度。在一些实施例中，基座120a-b可以具有被形状设定为锥变侧壁和/或基本上垂直的侧壁的一个或多个侧壁。在替代实施例中，可以利用与图1B中的上述有源管芯151类似的有源管芯代替基座120b。
注意，基于预期的封装设计，图1C的半导体封装102可以包括更少的或者额外的封装部件。
图2A-2C示出了根据一些实施例的半导体封装200的截面图。对于一些实施例，如图2A-2C中所示，半导体封装200可以包括IHS 220、TIM 240、包封层280、多个沟槽238、多个导热柱241a-b、多个顶部管芯210a-b、多个底部管芯221a-b、多个互连231、粘合剂层223、桥250和封装衬底203。在这些实施例中，图2A-2C的具有导热柱241a-b的半导体封装200可以基本上与图1A的上述具有导热柱141a-b的半导体封装100类似。
类似地，半导体封装200的部件可以基本上与图1A的上述半导体封装100的部件基本类似。相应地，IHS 220、TIM 240、包封层280、沟槽238、顶部管芯210a-b、底部管芯221a-b、互连231、粘合剂层223、桥250和封装衬底203可以基本上与图1A中的上述IHS 120、TIM140、包封层180、沟槽138、顶部管芯110a-b、底部管芯121a-b、互连131、粘合剂层123、桥150和封装衬底103类似。
现在参考图2A，示出了根据实施例的半导体封装200的截面图示。对于一些实施例，半导体封装200可以包括分别堆叠在封装衬底203上的顶部管芯210a-b和底部管芯221a-b，其中底部管芯221a-b可以利用粘合剂层223耦合至封装衬底203。包封层280可以设置在底部管芯221a-b的顶表面之上并且围绕顶部管芯210a-b，其中包封层280尤其可以设置在底部管芯221a-b的顶部外侧边缘上。在一些实施例中，可以利用抛光/研磨工艺(等)使包封层280的顶表面平面化，并且因而包封层280的顶表面可以基本上与顶部管芯210a-b的顶表面共平面。
现在参考图2B，示出了根据实施例的半导体封装200的截面图示。对于一些实施例，半导体封装200可以向包封层280中实施沟槽238，其中沟槽238可以暴露底部管芯221a-b的顶表面。在实施例中，可以利用钻孔工艺或激光工艺等实施沟槽238，其中经钻孔/激光处理的沟槽可以具有锥变的侧壁或者基本上垂直的侧壁。如上文所述，沟槽238可以在底部管芯221a-b的顶部边缘之上提供开口。
现在参考图2C，示出了根据实施例的半导体封装200的截面图示。对于一些实施例，可以利用镀覆工艺(或类似工艺)将导热柱241a-b设置(或者沉积/镀覆)到沟槽238中，以将导热柱241a-b直接实施在相应底部管芯221a-b的顶部边缘上。在这些实施例中，之后可以将TIM 240设置在导热柱241a-b、包封层280和顶部管芯210a-b之上。最后，如图2C中所示，可以将IHS 220设置在TIM 240和封装衬底203之上，其中导热柱241a-b因而可以建立从底部管芯221a-b的顶部边缘到TIM 240和IHS 220的低热阻路径，并因而显著提高了半导体封装200的TDP。此外，在替代实施例中，半导体封装200可以被实施为具有有源管芯(例如，图1B的有源管芯151)和/或一个或多个具有基座(例如，图1C的基座120a-b)的IHS 220。
注意，基于预期的封装设计，图2A-2C的半导体封装200可以包括更少的或者额外的封装部件。
图3是示出了根据一个实施例的利用装置封装310(或半导体封装)的计算机系统300的示意性块图的图示，装置封装310具有IHS、TIM、多个顶部管芯、多个底部管芯、多个导热柱、IHS的多个基座、有源管芯和/或封装衬底。图3示出了计算装置300的示例。计算装置300容纳母板302。母板302可以包括若干部件，包括但不限于处理器304、装置封装310(或半导体封装)以及至少一个通信芯片306。处理器304物理及电耦合至母板302。对于一些实施例，至少一个通信芯片306也物理及电耦合至母板302。对于其他实施例，至少一个通信芯片306是处理器304的部分。
取决于其应用，计算装置300可以包括其他部件，所述部件可以或者可以不物理及电耦合至母板302。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如硬盘驱动器、紧凑盘(CD)、数字通用盘(DVD)等)。
至少一个通信芯片306能够实现用于向和从计算装置300传送数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。至少一个通信芯片306可以实施很多无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.112系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物、以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算装置300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短程的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片306可以专用于较长程的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置300的处理器304包括封装于处理器304内的集成电路管芯。装置封装310可以是半导体封装，其可以包括但不限于衬底、封装衬底和/或PCB。在一个实施例中，装置封装310可以基本上与本文描述的图1A-1C以及图2A-2C的半导体封装100-102和半导体封装200类似。装置封装310可以包括如本文所述的直接设置并且耦合到底部管芯和/或封装衬底的顶表面上的导热柱(和/或有源管芯、IHS的基座等)(例如，如上文联系图1A-1C和图2A-2C的导热柱、有源管芯和/或IHS的基座所示出和描述的)，或者装置封装310可以包括来自本文描述的附图的任何其他部件。
注意，装置封装310可以是单个部件/装置、部件的子集、和/或整个系统，因为材料、特征和部件可能局限于装置封装310和/或计算装置300的可能需要如本文所述的导热柱(和/或有源管芯、IHS的基座等)的任何其他部件(例如，母板302、处理器304和/或计算装置300的可能需要本文所述的半导体封装的实施例的任何其他部件)。
对于某些实施例，集成电路管芯可以与一个或多个装置一起封装于封装衬底上，该封装衬底包括与无线通信结合使用的热稳定RFIC和天线以及如本文所述的装置封装，以降低计算装置的z高度。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
至少一个通信芯片306也包括封装于所述通信芯片306内的集成电路管芯。对于一些实施例，通信芯片306的集成电路管芯可以与一个或多个装置一起封装于封装衬底上，该封装衬底包括如本文所述的一个或多个装置封装。
在前面的说明书中，已经参考具体的示例性实施例对实施例做出了描述。然而，应当牢记的是，所有这些以及类似的术语都与适当的物理量相关联，并且只是应用于这些量的方便标签。显然，可以对这些示例性实施例做出各种修改，而不脱离更宽的实质和范围。相应地，应当从例示的意义上而非从限制的意义上来考虑说明书和附图。
下面的示例涉及其他实施例。可以以各种方式对不同实施例的各种特征进行组合，其中包含某些特征并且排除其他一些特征，以适应各种各样的不同应用。
下面的示例涉及其他实施例。
示例1是一种半导体封装，包括：位于封装衬底上的第一底部管芯和第二底部管芯，其中，第一底部管芯与第二底部管芯相邻；位于第一底部管芯上的多个第一顶部管芯以及位于第二底部管芯上的多个第二顶部管芯；位于第一底部管芯和第二底部管芯上的多个导热柱，其中，所述多个导热柱包括高导热材料，并且其中，所述多个导热柱包括多个第一导热柱以及第二导热柱；位于第一和第二底部管芯之上的包封层，其中，包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和第二导热柱；以及位于所述多个第一顶部管芯、所述多个第二顶部管芯、所述多个导热柱和所述包封层之上的TIM。
在示例2中，示例1的主题可以任选包括：所述多个第一导热柱被直接定位于封装衬底的顶表面上，其中，所述多个第一导热柱还被直接定位于第一底部管芯的顶表面的外侧边缘上以及第二底部管芯的顶表面的外侧边缘上，并且其中，第二导热柱被直接定位于第一底部管芯的顶表面的内侧边缘上以及第二底部管芯的顶表面的内侧边缘上。
在示例3中，示例1-2的主题可以任选包括：所述多个导热柱具有基本上与该包封层的顶表面以及所述多个第一和第二顶部管芯的顶表面共平面的顶表面。
在示例4中，示例1-3的主题可以任选包括：所述多个导热柱的高导热材料包括铜、银、氮化硼或石墨烯。
在示例5中，示例1-4的主题可以任选包括：所述多个第一导热柱具有第一厚度，该第一厚度大于第二导热柱的第二厚度。
在示例6中，示例1-5的主题可以任选包括：第二导热柱的第二厚度基本上等于多个第一和第二顶部管芯的厚度。
在示例7中，示例1-6的主题可以任选包括：第一底部管芯的顶表面基本上与第二底部管芯的顶表面共平面，其中，所述多个第一导热柱被形状设定成具有多个基座的多个导热块区域，其中，所述多个第一导热柱的所述多个导热块区域具有基本上等于第二导热柱的第二厚度的第三厚度，其中，所述多个第一导热柱的第一厚度大于所述多个第一导热柱的第三厚度，其中，所述多个第一导热柱的导热块区域直接耦合在第一和第二底部管芯的顶表面的外侧边缘上，其中，所述多个第一导热柱的所述多个基座直接耦合在封装衬底的顶表面上，其中，包封层直接位于第一和第二底部管芯的顶表面上，并且其中，所述多个第一导热柱通过包封层与多个相应的第一和第二顶部管芯隔开。
在示例8中，示例1-7的主题可以任选包括：位于该封装衬底中的桥，其中，该桥将第一底部管芯通信耦合至第二底部管芯，其中，第一和第二底部管芯包括多个互连，并且其中，所述第一和第二底部管芯的多个互连将封装衬底通信耦合至多个相应的第一和第二顶部管芯；粘合剂层，其将封装衬底耦合至第一和第二底部管芯；以及位于所述TIM、所述多个导热柱和所述封装衬底之上的IHS，其中，所述多个导热柱将第一和第二底部管芯的顶表面热耦合至该IHS，并且其中，所述TIM被定位于该IHS的底表面与所述第一和第二顶部管芯、所述多个导热柱和所述包封层的顶表面之间。
在示例9中，示例1-8的主题可以任选包括：所述多个第一导热柱的所述多个基座与相应的第一和第二底部管芯隔开微小间隙，并且其中，所述多个导热柱具有锥变侧壁或者基本上垂直的侧壁。
示例10是一种半导体封装，包括：位于封装衬底上的第一底部管芯和第二底部管芯，其中，第一底部管芯与第二底部管芯相邻；位于第一底部管芯上的多个第一顶部管芯以及位于第二底部管芯上的多个第二顶部管芯；位于第一底部管芯和第二底部管芯上的多个导热柱，其中，所述多个导热柱包括高导热材料；位于第一底部管芯和第二底部管芯上的有源管芯，其中，该有源管芯将第一底部管芯通信耦合至第二底部管芯；位于第一和第二底部管芯之上的包封层，其中，该包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和所述有源管芯；以及位于所述多个第一顶部管芯、所述多个第二顶部管芯、所述多个导热柱、所述有源管芯和所述包封层之上的TIM。
在示例11中，示例10的主题可以任选包括：所述多个导热柱被直接定位于封装衬底的顶表面上，其中，所述多个导热柱还被直接定位于第一底部管芯的顶表面的外侧边缘上以及第二底部管芯的顶表面的外侧边缘上，并且其中，有源管芯被直接定位于第一底部管芯的顶表面的内侧边缘上以及第二底部管芯的顶表面的内侧边缘上。
在示例12中，示例10-11的主题可以任选包括：所述多个导热柱具有基本上与包封层的顶表面以及多个第一和第二顶部管芯的顶表面共平面的顶表面，并且其中，该有源管芯具有基本上与所述多个导热柱、所述多个第一和第二顶部管芯和所述包封层的顶表面共平面的顶表面。
在示例13中，示例10-12的主题可以任选包括：所述多个导热柱的高导热材料包括铜、银、氮化硼或石墨烯，并且其中，有源管芯是有源硅管芯或者EMIB管芯。
在示例14中，示例10-13的主题可以任选包括：所述多个导热柱具有第一厚度，该第一厚度大于有源管芯的第二厚度。
在示例15中，示例10-14的主题可以任选包括：所述有源管芯的第二厚度基本上等于所述多个第一和第二顶部管芯的厚度。
在示例16中，示例10-15的主题可以任选包括：第一底部管芯的顶表面基本上与第二底部管芯的顶表面共平面，其中，所述多个导热柱被形状设定成具有多个基座的多个导热块区域，其中，所述多个导热柱的所述多个导热块区域具有基本上等于该有源管芯的第二厚度的第三厚度，其中，所述多个导热柱的第一厚度大于所述多个导热柱的第三厚度，其中，所述多个导热柱的导热块区域直接耦合在第一和第二底部管芯的顶表面的外侧边缘上，其中，所述多个导热柱的所述多个基座直接耦合在封装衬底的顶表面上，其中，包封层直接位于第一和第二底部管芯的顶表面上，并且其中，所述多个导热柱通过该包封层与多个相应的第一和第二顶部管芯隔开。
在示例17中，示例10-16的主题可以任选包括：位于第一和第二底部管芯中的多个互连，其中，第一和第二底部管芯的多个互连将该封装衬底通信耦合至所述多个相应的第一和第二顶部管芯；粘合剂层，其将该封装衬底耦合至第一和第二底部管芯；以及位于所述TIM、所述多个导热柱、所述有源管芯和所述封装衬底之上的IHS，其中，所述多个导热柱将第一和第二底部管芯的顶表面热耦合至IHS，并且其中，所述TIM被定位于IHS的底表面与所述第一和第二顶部管芯、所述多个导热柱、所述有源管芯和所述包封层的顶表面之间。
在示例18中，示例10-17的主题可以任选包括：所述多个导热柱的所述多个基座与相应的第一和第二底部管芯隔开微小间隙，并且其中，所述多个导热柱具有锥变侧壁或者基本上垂直的侧壁。
示例19是一种半导体封装，包括：位于封装衬底上的第一底部管芯和第二底部管芯，其中，第一底部管芯与第二底部管芯相邻，其中，封装衬底包括将第一底部管芯通信耦合至第二底部管芯的桥；位于第一底部管芯上的多个第一顶部管芯以及位于第二底部管芯上的多个第二顶部管芯；位于第一和第二底部管芯之上的包封层；位于所述多个第一顶部管芯、所述多个第二顶部管芯和包封层之上的TIM；以及位于TIM、第一和第二底部管芯以及封装衬底之上的具有多个基座的IHS，其中，IHS的多个基座位于第一底部管芯和第二底部管芯上，其中，该IHS的多个基座包括高导热材料，其中，该IHS的基座包括多个第一基座以及第二基座，并且其中，包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和该IHS的基座。
在示例20中，示例19的主题可以任选包括：所述多个第一基座被直接定位于第一底部管芯的顶表面的外侧边缘上以及第二底部管芯的顶表面的外侧边缘上，并且其中，第二基座被直接定位于第一底部管芯的顶表面的内侧边缘上以及第二底部管芯的顶表面的内侧边缘上。
在示例21中，示例19-20的主题可以任选包括：该包封层具有基本上与所述多个第一和第二顶部管芯的顶表面共平面的顶表面，其中，该IHS的基座具有大于所述多个第一和第二顶部管芯的厚度的厚度，并且其中，所述多个第一基座具有第一宽度，该第一宽度大于该第二基座的第二宽度。
在示例22中，示例19-21的主题可以任选包括：该IHS的基座的高导热材料包括铜、银、氮化硼或石墨烯，其中，第一和第二底部管芯包括多个互连，其中，第一和第二底部管芯的多个互连将该封装衬底通信耦合至所述多个相应的第一和第二顶部管芯，其中，该封装衬底利用粘合剂层耦合至第一和第二底部管芯，其中，该IHS的多个基座热耦合至第一和第二底部管芯的顶表面，并且其中，该TIM被定位于该IHS的底表面与所述第一和第二顶部管芯以及该包封层的顶表面之间。
在示例23中，示例19-22的主题可以任选包括：该IHS的第二基座被该包封层和该TIM围绕。
在示例24中，示例19-23的主题可以任选包括：第一底部管芯的顶表面基本上与第二底部管芯的顶表面共平面，其中，该包封层直接位于第一和第二底部管芯的顶表面上，并且其中，该IHS的所述多个第一基座通过该包封层与所述多个相应的第一和第二顶部管芯隔开。
在示例25中，示例19-24的主题可以任选包括：该IHS的基座具有锥变侧壁或者基本上垂直的侧壁。
在前面的说明书中，已经参考方法和设备的具体示例性实施例对方法和设备做出了描述。显然，可以对这些示例性实施例做出各种修改，而不脱离更宽的实质和范围。相应地，应当从例示的意义上而非从限定的意义上来考虑说明书和附图。

Claims (25)

1.一种半导体封装，包括：
位于封装衬底上的第一底部管芯和第二底部管芯，其中，所述第一底部管芯与所述第二底部管芯相邻；
位于所述第一底部管芯上的多个第一顶部管芯以及位于所述第二底部管芯上的多个第二顶部管芯；
位于所述第一底部管芯和所述第二底部管芯上的多个导热柱，其中，所述多个导热柱包括高导热材料，并且其中，所述多个导热柱包括多个第一导热柱以及第二导热柱；
位于所述第一底部管芯和所述第二底部管芯之上的包封层，其中，所述包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和所述第二导热柱；以及
位于所述多个第一顶部管芯、所述多个第二顶部管芯、所述多个导热柱和所述包封层之上的热界面材料(TIM)。
2.根据权利要求1所述的半导体封装，其中，所述多个第一导热柱被直接定位于所述封装衬底的顶表面上，其中，所述多个第一导热柱还被直接定位于所述第一底部管芯的顶表面的外侧边缘上以及所述第二底部管芯的顶表面的外侧边缘上，并且其中，所述第二导热柱被直接定位于所述第一底部管芯的顶表面的内侧边缘上以及所述第二底部管芯的顶表面的内侧边缘上。
3.根据权利要求2所述的半导体封装，其中，所述多个导热柱具有基本上与所述包封层的顶表面以及所述多个第一顶部管芯和所述多个第二顶部管芯的顶表面共平面的顶表面。
4.根据权利要求1、2或3所述的半导体封装，其中，所述多个导热柱的所述高导热材料包括铜、银、氮化硼或石墨烯。
5.根据权利要求1、2或3所述的半导体封装，其中，所述多个第一导热柱具有第一厚度，所述第一厚度大于所述第二导热柱的第二厚度。
6.根据权利要求5所述的半导体封装，其中，所述第二导热柱的所述第二厚度基本上等于所述多个第一顶部管芯和所述多个第二顶部管芯的厚度。
7.根据权利要求3所述的半导体封装，其中，所述第一底部管芯的顶表面基本上与所述第二底部管芯的顶表面共平面，其中，所述多个第一导热柱被形状设定成具有多个基座的多个导热块区域，其中，所述多个第一导热柱的所述多个导热块区域具有基本上等于所述第二导热柱的所述第二厚度的第三厚度，其中，所述多个第一导热柱的所述第一厚度大于所述多个第一导热柱的所述第三厚度，其中，所述多个第一导热柱的所述导热块区域直接耦合在所述第一底部管芯和所述第二底部管芯的顶表面的外侧边缘上，其中，所述多个第一导热柱的所述多个基座直接耦合在所述封装衬底的顶表面上，其中，所述包封层直接位于所述第一底部管芯和所述第二底部管芯的顶表面上，并且其中，所述多个第一导热柱通过所述包封层与相应的所述多个第一顶部管芯和所述多个第二顶部管芯隔开。
8.根据权利要求7所述的半导体封装，还包括：
位于所述封装衬底中的桥，其中，所述桥将所述第一底部管芯通信耦合至所述第二底部管芯，其中，所述第一底部管芯和所述第二底部管芯包括多个互连，并且其中，所述第一底部管芯和所述第二底部管芯的所述多个互连将所述封装衬底通信耦合至相应的所述多个第一顶部管芯和所述多个第二顶部管芯；
粘合剂层，其将所述封装衬底耦合至所述第一底部管芯和所述第二底部管芯；以及
位于所述TIM、所述多个导热柱和所述封装衬底之上的集成散热器(IHS)，其中，所述多个导热柱将所述第一底部管芯和所述第二底部管芯的顶表面热耦合至所述IHS，并且其中，所述TIM被定位于所述IHS的底表面与所述第一顶部管芯和所述第二顶部管芯、所述多个导热柱和所述包封层的顶表面之间。
9.根据权利要求8所述的半导体封装，其中，所述多个第一导热柱的所述多个基座与相应的所述第一底部管芯和所述第二底部管芯隔开微小间隙，并且其中，所述多个导热柱具有锥变侧壁或者基本上垂直的侧壁。
10.一种半导体封装，包括：
位于封装衬底上的第一底部管芯和第二底部管芯，其中，所述第一底部管芯与所述第二底部管芯相邻；
位于所述第一底部管芯上的多个第一顶部管芯以及位于所述第二底部管芯上的多个第二顶部管芯；
位于所述第一底部管芯和所述第二底部管芯上的多个导热柱，其中，所述多个导热柱包括高导热材料；
位于所述第一底部管芯和所述第二底部管芯上的有源管芯，其中，所述有源管芯将所述第一底部管芯通信耦合至所述第二底部管芯；
位于所述第一底部管芯和所述第二底部管芯之上的包封层，其中，所述包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和所述有源管芯；以及
位于所述多个第一顶部管芯、所述多个第二顶部管芯、所述多个导热柱、所述有源管芯和所述包封层之上的热界面材料(TIM)。
11.根据权利要求10所述的半导体封装，其中，所述多个导热柱被直接定位于所述封装衬底的顶表面上，其中，所述多个导热柱还被直接定位于所述第一底部管芯的顶表面的外侧边缘上以及所述第二底部管芯的顶表面的外侧边缘上，并且其中，所述有源管芯被直接定位于所述第一底部管芯的顶表面的内侧边缘上以及所述第二底部管芯的顶表面的内侧边缘上。
12.根据权利要求11所述的半导体封装，其中，所述多个导热柱具有基本上与所述包封层的顶表面以及所述多个第一顶部管芯和所述多个第二顶部管芯的顶表面共平面的顶表面，并且其中，所述有源管芯具有基本上与所述多个导热柱、所述多个第一顶部管芯和所述多个第二顶部管芯、以及所述包封层的顶表面共平面的顶表面。
13.根据权利要求10、11或12所述的半导体封装，其中，所述多个导热柱的所述高导热材料包括铜、银、氮化硼或石墨烯，并且其中，所述有源管芯是有源硅管芯或者嵌入式多管芯互连桥(EMIB)管芯。
14.根据权利要求10、11或12所述的半导体封装，其中，所述多个导热柱具有第一厚度，所述第一厚度大于所述有源管芯的第二厚度。
15.根据权利要求14所述的半导体封装，其中，所述有源管芯的所述第二厚度基本上等于所述多个第一顶部管芯和所述多个第二顶部管芯的厚度。
16.根据权利要求12所述的半导体封装，其中，所述第一底部管芯的顶表面基本上与所述第二底部管芯的顶表面共平面，其中，所述多个导热柱被形状设定成具有多个基座的多个导热块区域，其中，所述多个导热柱的所述多个导热块区域具有基本上等于所述有源管芯的所述第二厚度的第三厚度，其中，所述多个导热柱的所述第一厚度大于所述多个导热柱的所述第三厚度，其中，所述多个导热柱的所述导热块区域直接耦合在所述第一底部管芯和所述第二底部管芯的顶表面的外侧边缘上，其中，所述多个导热柱的所述多个基座直接耦合在所述封装衬底的顶表面上，其中，所述包封层直接位于所述第一底部管芯和所述第二底部管芯的顶表面上，并且其中，所述多个导热柱通过所述包封层与相应的所述多个第一顶部管芯和所述多个第二顶部管芯隔开。
17.根据权利要求10、11或12所述的半导体封装，还包括：
位于所述第一底部管芯和所述第二底部管芯中的多个互连，其中，所述第一底部管芯和所述第二底部管芯的所述多个互连将所述封装衬底通信耦合至相应的所述多个第一顶部管芯和所述多个第二顶部管芯；
粘合剂层，其将所述封装衬底耦合至所述第一底部管芯和所述第二底部管芯；以及
位于所述TIM、所述多个导热柱、所述有源管芯和所述封装衬底之上的集成散热器(IHS)，其中，所述多个导热柱将所述第一底部管芯和所述第二底部管芯的顶表面热耦合至所述IHS，并且其中，所述TIM被定位于所述IHS的底表面与所述第一顶部管芯和所述第二顶部管芯、所述多个导热柱、所述有源管芯和所述包封层的顶表面之间。
18.根据权利要求17所述的半导体封装，其中，所述多个导热柱的所述多个基座与相应的所述第一底部管芯和所述第二底部管芯隔开微小间隙，并且其中，所述多个导热柱具有锥变侧壁或者基本上垂直的侧壁。
19.一种半导体封装，包括：
位于封装衬底上的第一底部管芯和第二底部管芯，其中，所述第一底部管芯与所述第二底部管芯相邻，其中，所述封装衬底包括将所述第一底部管芯通信耦合至所述第二底部管芯的桥；
位于所述第一底部管芯上的多个第一顶部管芯以及位于所述第二底部管芯上的多个第二顶部管芯；
位于所述第一底部管芯和所述第二底部管芯之上的包封层；
位于所述多个第一顶部管芯、所述多个第二顶部管芯和所述包封层之上的热界面材料(TIM)；以及
位于所述TIM、所述第一底部管芯和所述第二底部管芯、以及所述封装衬底之上的具有多个基座的集成散热器(IHS)，其中，所述IHS的所述多个基座位于所述第一底部管芯和所述第二底部管芯上，其中，所述IHS的所述多个基座包括高导热材料，其中，所述IHS的所述基座包括多个第一基座以及第二基座，并且其中，所述包封层围绕所述多个第一顶部管芯、所述多个第二顶部管芯和所述IHS的所述基座。
20.根据权利要求19所述的半导体封装，其中，所述多个第一基座被直接定位于所述第一底部管芯的顶表面的外侧边缘上以及所述第二底部管芯的顶表面的外侧边缘上，并且其中，所述第二基座被直接定位于所述第一底部管芯的顶表面的内侧边缘上以及所述第二底部管芯的顶表面的内侧边缘上。
21.根据权利要求19或20所述的半导体封装，其中，所述包封层具有基本上与所述多个第一顶部管芯和所述多个第二顶部管芯的顶表面共平面的顶表面，其中，所述IHS的所述基座具有大于所述多个第一顶部管芯和所述多个第二顶部管芯的厚度的厚度，并且其中，所述多个第一基座具有第一宽度，所述第一宽度大于所述第二基座的第二宽度。
22.根据权利要求19或20所述的半导体封装，其中，所述IHS的所述基座的所述高导热材料包括铜、银、氮化硼或石墨烯，其中，所述第一底部管芯和所述第二底部管芯包括多个互连，其中，所述第一底部管芯和所述第二底部管芯的所述多个互连将所述封装衬底通信耦合至相应的所述多个第一顶部管芯和所述多个第二顶部管芯，其中，所述封装衬底利用粘合剂层耦合至所述第一底部管芯和所述第二底部管芯，其中，所述IHS的所述多个基座热耦合至所述第一底部管芯和所述第二底部管芯的顶表面，并且其中，所述TIM被定位于所述IHS的底表面与所述第一顶部管芯和所述第二顶部管芯以及所述包封层的顶表面之间。
23.根据权利要求19或20所述的半导体封装，其中，所述IHS的所述第二基座被所述包封层和所述TIM围绕。
24.根据权利要求19或20所述的半导体封装，其中，所述第一底部管芯的顶表面基本上与所述第二底部管芯的顶表面共平面，其中，所述包封层直接位于所述第一底部管芯和所述第二底部管芯的顶表面上，并且其中，所述IHS的所述多个第一基座通过所述包封层与相应的所述多个第一顶部管芯和所述多个第二顶部管芯隔开。
25.根据权利要求19或20所述的半导体封装，其中，所述IHS的所述基座具有锥变的侧壁或者基本上垂直的侧壁。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190214328A1 (en) * 2018-01-10 2019-07-11 Feras Eid Stacked die architectures with improved thermal management
US11854931B2 (en) * 2019-12-19 2023-12-26 Intel Corporation STIM/liquid metal filled laser drill trench to improve cooling of stacked bottom die
KR20220075507A (ko) * 2020-11-30 2022-06-08 삼성전자주식회사 고 전도 층을 갖는 반도체 패키지
KR20220166644A (ko) * 2021-06-10 2022-12-19 삼성전자주식회사 보강 구조물을 가지는 반도체 패키지
US20230163041A1 (en) * 2021-11-23 2023-05-25 Bae Systems Information And Electronic Systems Integration Inc. Selective heat sink
US20230163040A1 (en) * 2021-11-23 2023-05-25 Bae Systems Information And Electronic Systems Integration Inc. Die level cavity heat sink

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100117209A1 (en) 2007-02-28 2010-05-13 Bezama Raschid J Multiple chips on a semiconductor chip with cooling means
KR101941995B1 (ko) 2012-07-11 2019-01-24 에스케이하이닉스 주식회사 반도체 장치 및 이를 갖는 적층 반도체 패키지
US8987876B2 (en) * 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
KR102127772B1 (ko) * 2013-05-16 2020-06-29 삼성전자주식회사 방열 판을 갖는 반도체 패키지 및 그 형성 방법
US9269694B2 (en) * 2013-12-11 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with thermal management features for reduced thermal crosstalk and methods of forming same
KR102167599B1 (ko) * 2014-03-04 2020-10-19 에스케이하이닉스 주식회사 칩 스택 임베디드 패키지
US9978660B2 (en) 2014-03-14 2018-05-22 Taiwan Semiconductor Manufacturing Company Package with embedded heat dissipation features
US9379090B1 (en) 2015-02-13 2016-06-28 Qualcomm Incorporated System, apparatus, and method for split die interconnection
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10236229B2 (en) 2016-06-24 2019-03-19 Xilinx, Inc. Stacked silicon package assembly having conformal lid
US11404349B2 (en) 2016-12-07 2022-08-02 Intel Corporation Multi-chip packages and sinterable paste for use with thermal interface materials
US10964677B2 (en) 2017-10-06 2021-03-30 Intel Corporation Electronic packages with stacked sitffeners and methods of assembling same
US20190214328A1 (en) * 2018-01-10 2019-07-11 Feras Eid Stacked die architectures with improved thermal management
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US10867929B2 (en) * 2018-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US11289399B2 (en) * 2019-09-26 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

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