JPWO2016185883A1 - 半導体装置および撮像装置 - Google Patents

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Abstract

半導体チップ間の接合強度を向上させる。半導体装置において、第１の半導体チップは、第１の絶縁層と第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面を備える。第２の半導体チップは、第２の絶縁層と第１のパッドに対向する位置に配置されるとともに第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと第１の金属層に対向する位置に配置される線状の第２の金属層とを有して第１の接合面と接合される第２の接合面を備える。第１の金属層および第２の金属層の幅を、第１の半導体チップの端部から第１のパッドに至る領域の第１の絶縁層および第２の絶縁層の接合強度と第１の金属層および第２の金属層の接合強度とに基づく幅にする。

Description

本技術は、半導体装置および撮像装置に関する。詳しくは、２つの半導体チップを接合して形成された半導体装置および撮像装置に関する。
従来、複数の半導体チップを積層して３次元構成とし、小型化を図った半導体装置が使用されている。例えば、撮像装置において、受光素子を有する画素が２次元アレイ状に配置されて構成された半導体チップである受光素子チップと、この受光素子チップを駆動する周辺回路よりなる周辺回路チップとが、ぞれぞれの製造プロセスに基づいて個別に製造される。その後、これらを接合して積層することにより、撮像装置を構成する製造方法が採用されている。このような製造方法を採用する場合、撮像装置の信頼性を向上させるため、接合面における接合強度を高めることが望ましい。
これらのチップの接合面には、半導体チップの内部の回路と電気的に接続されたパッドが配置されており、これらパッド同士が接合されることにより、チップ間における電気信号の伝達が可能になる。これらのパッドは、銅（Ｃｕ）等の金属により構成されるため、比較的高い接合強度を得ることができる。一方、接合面のパッド以外の領域には、パッド等を絶縁するための絶縁層が配置されている。この絶縁層同士の接合強度はパッド同士の接合と比較して低いことから、プラズマ処理により接合面を活性化して接合強度を向上させるシステムが提案されている（例えば、特許文献１参照。）。
特開平５−０８２４０４号公報
上述の従来技術は、活性化により接合面の絶縁膜同士の接合強度を向上させる効果がある一方、パッドがダメージを受けて劣化するほか、パッドを構成する銅（Ｃｕ）が飛散して半導体チップの接合装置が汚染されるという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、接合面の活性化処理を行うことなく半導体チップ間の接合強度を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の絶縁層と上記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと上記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面を備える第１の半導体チップと、第２の絶縁層と上記第１のパッドに対向する位置に配置されるとともに上記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと上記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して上記第１の接合面と接合される第２の接合面を備える第２の半導体チップとを具備する半導体装置であって、上記第１の金属層および上記第２の金属層の幅は、上記第１の半導体チップの端部から上記第１のパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅である半導体装置である。これにより、上記第１の半導体チップの端部から上記第１のパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記第１の金属層および上記第２の金属層の幅は、上記領域における上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度との平均値に基づく幅であってもよい。これにより、上記領域における上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度との平均値に基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記第１の金属層および上記第２の金属層の幅は、以下の関係式を満たす幅Ｑに略等しい幅であってもよい。
（ｘ×Ｐ＋ｙ×Ｑ）／Ｒ＞ｚ
ただし、
ｚ：上記第１の半導体チップおよび上記第２の半導体チップの単位面積当たりの接合強度、
ｘ：上記第１の絶縁層および上記第２の絶縁層の単位面積当たりの接合強度、
ｙ：上記第１の金属層および上記第２の金属層の単位面積当たりの接合強度、
Ｐ：上記第１の半導体チップの端部と略垂直に交わる経路における上記第１の絶縁層および上記第２の絶縁層の接合部分の長さ、
Ｒ：上記経路における上記第１のパッドと上記第１の半導体チップの端部との間の長さ
である。これにより、上記第１の半導体チップの端部と略垂直に交わる経路における上記第１の絶縁層および上記第２の絶縁層の接合部分の長さ等に基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記経路は、上記第１の半導体チップの端部と略垂直に交わって上記第１の半導体チップの端部から最初に上記第１のパッドに至る経路であってもよい。これにより、上記第１の半導体チップの端部と上記第１のパッドとの間の最短の上記経路における上記第１の絶縁層および上記第２の絶縁層の接合部分の長さ等に基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記経路は、上記第１の半導体チップの端部と略垂直に交わって上記第１の半導体チップの端部から最初に上記第１のパッドに至る経路のうち最も距離が長い経路であってもよい。これにより、最も接合強度が小さい上記経路における上記第１の絶縁層および上記第２の絶縁層の接合部分の長さ等に基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記第１の接合面は、上記第１の内層回路が電気的に接続されない第１のダミーパッドをさらに有し、上記第２の接合面は、上記第１のダミーパッドと対向する位置に配置されるとともに上記第２の内装回路と電気的に接続されない第２のダミーパッドをさらに有し、上記第１の金属層および上記第２の金属層の幅は、上記第１の半導体チップの端部から最初に上記第１のパッドまたは上記第１のダミーパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅であってもよい。これにより、上記第１の半導体チップの端部から最初に上記第１のパッドまたは上記第１のダミーパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、この第１の側面において、上記第１の金属層および上記第２の金属層は、所定の個数に分割されてもよい。これにより、上記第１の金属層および上記第２の金属層が分割されるという作用をもたらす。
また、この第１の側面において、上記第１の半導体チップおよび上記第２の半導体チップは、矩形形状に構成され、上記第１の金属層および上記第２の金属層の幅は、上記第１の半導体チップおよび上記第２の半導体チップのそれぞれの辺毎の上記領域における上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅であってもよい。これにより、半導体チップのそれぞれの辺毎の上記領域における上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
また、本技術の第２の側面は、第１の絶縁層と上記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと上記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面および上記第１の内層回路が電気的に接続されて照射された光を電気信号に変換する半導体領域を有する第１の拡散層を備える第１の半導体チップと、第２の絶縁層と上記第１のパッドに対向する位置に配置されるとともに上記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと上記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して上記第１の接合面と接合される第２の接合面および上記第２の内層回路が電気的に接続されて上記電気信号を処理する半導体領域を有する第２の拡散層を備える第２の半導体チップとを具備する撮像装置であって、上記第１の金属層および上記第２の金属層の幅は、上記第１の半導体チップの端部から上記第１のパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅である撮像装置である。これにより、上記第１の半導体チップの端部から上記第１のパッドに至る領域の上記第１の絶縁層および上記第２の絶縁層の接合強度と上記第１の金属層および上記第２の金属層の接合強度とに基づく幅の上記第１の金属層および上記第２の金属層が配置されるという作用をもたらす。
本技術によれば、接合面の活性化処理を行うことなく半導体チップ間の接合強度を向上させるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における半導体装置１０の構成例を示す図である。 本技術の第１の実施の形態における半導体チップの構成例を示す図である。 本技術の第１の実施の形態におけるガードリングの幅を示す図である。 本技術の第１の実施の形態におけるアライメント時のずれ等を示す図である。 本技術の第１の実施の形態の変形例におけるガードリングの幅を示す図である。 本技術の第２の実施の形態におけるガードリングを示す図である。 本技術の第３の実施の形態における半導体装置１０の構成例を示す図である。 本技術の第３の実施の形態におけるダミーパッドを示す図である。 本技術の実施の形態におけるガードリングの設計手順を示す図である。 本技術の実施の形態における最大絶縁物接合長算出手順（ステップＳ９１０）を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ガードリングを使用する場合の例）
２．第２の実施の形態（ガードリングを分割する場合の例）
３．第３の実施の形態（ダミーパッドを使用する場合の例）
＜１．第１の実施の形態＞
［半導体装置の構成］
図１は、本技術の第１の実施の形態における半導体装置１０の構成例を示す図である。同図は、カメラ等に使用する撮像装置の構成を表した断面図である。この撮像装置を例に挙げて、本技術の実施の形態における半導体装置１０の構成を説明する。この半導体装置１０は、第１の半導体チップ１００と、第２の半導体チップ２００とを備える。また、半導体装置１０は、第１の半導体チップ１００および第２の半導体チップ２００が同図に記載した「Ｂ」の位置において接合されて構成される。なお、半導体装置１０は、請求の範囲に記載の撮像装置の一例である。
第１の半導体チップ１００は、画像を電気信号に変換するものである。この第１の半導体チップ１００には、照射された光に応じた電気信号を生成する画素（不図示）が２次元アレイ状に配置される。これらの画素により生成された電気信号は、第２の半導体チップ２００に対して出力される。この第１の半導体チップ１００は、マイクロレンズ１０１と、カラーフィルタ１０２と、第１の拡散層１１０と、配線層１３１と、ビア１３２と、第１の絶縁層１２９と、第１のパッド１２４と、第１のガードリング１２１とを備える。
マイクロレンズ１０１は、上述の画素に光学画像を結像するものである。カラーフィルタ１０２は、所望の波長の光を画素に入射させるための光学的なフィルタである。
第１の拡散層１１０は、上述の画素が生成された半導体領域である。この画素には、マイクロレンズ１０１およびカラーフィルタ１０２がそれぞれ配置される。
配線層１３１は、電気信号を伝達するものである。この配線層１３１は、ＸＹマトリクス状に配置されて、第１の拡散層１１０に形成された複数の画素のそれぞれに配線される。この配線層１３１を経由して、画素に対する電源の供給、制御信号の入力、電気信号の出力が行われる。配線層１３１は、複数の層状に積層することができる。同図においては、３層に積層された配線層１３１の例を表した。ビア１３２は、異なる層に配置された配線層１３１を電気的に接続するものである。これら、配線層１３１およびビア１３２には、例えば、銅（Ｃｕ）を使用することができる。なお、配線層１３１およびビア１３２は、第１の内層回路を構成する。
第１の絶縁層１２９は、配線層１３１およびビア１３２を絶縁するものである。この第１の絶縁層１２９は、後述する第２の絶縁層２２９と接合される。第１の絶縁層１２９には、例えば、二酸化ケイ素（ＳｉＯ２[0]）や有機シリカガラスを使用することができる。
第１のパッド１２４は、配線層１３１およびビア１３２と電気的に接続されて、電気信号を第２の半導体チップ２００との間で相互に伝達するものである。伝達する信号に応じた個数の第１のパッドを第１の半導体チップ１００に配置することができる。また、第１のパッド１２４は、後述する第２のパッド２２４と接合される。この第１のパッド１２４には、例えば、銅（Ｃｕ）を使用することができる。
第１のガードリング１２１は、第１のパッドの外側に配置される線状の金属の層である。また、第１のガードリング１２１は、後述する第２のガードリング２２１と接合される。この第１のガードリング１２１は、配線層１３１およびビア１３２と電気的に接続されて、例えば、接地線に接続することができる。また、この第１のガードリング１２１を配線層１３１およびビア１３２とは接続せず、電気的に独立した構成にしてもよい。この第１のガードリング１２１には、例えば、銅（Ｃｕ）を使用することができる。なお、第１のガードリング１２１は、請求の範囲に記載の第１の金属層の一例である。
第２の半導体チップ２００は、第１の半導体チップ１００と電気的および機械的に接合されて第１の半導体チップ１００の画素に対する制御信号の生成および画素により生成された電気信号の処理等を行うものである。この処理としては、例えば、第１の半導体チップ１００により生成されたアナログの電気信号をデジタルの電気信号に変換するアナログデジタル変換が該当する。この第２の半導体チップ２００は、第２の拡散層２１０と、配線層２３１と、ビア２３２と、第２の絶縁層２２９と、第２のパッド２２４と、第２のガードリング２２１とを備える。
第２の拡散層２１０は、上述の制御信号の生成および電気信号の処理等を行う半導体領域である。この半導体領域により処理された電気信号は、画像信号として半導体装置１０の外部に出力される。
配線層２３１は、電気信号を伝達するものである。配線層１３１と同様に、この配線層２３１は、複数の層状に積層することができる。同図においては、４層に積層された配線層２３１の例を表した。ビア２３２は、異なる層に配置された配線層２３１を電気的に接続するものである。これら、配線層２３１およびビア２３２には、例えば、銅（Ｃｕ）を使用することができる。なお、配線層２３１およびビア２３２は、第２の内層回路を構成する。
第２の絶縁層２２９は、配線層２３１およびビア２３２を絶縁するものである。前述のように、この第２の絶縁層２２９は、第１の絶縁層１２９と接合される。第２の絶縁層２２９には、例えば、二酸化ケイ素（ＳｉＯ２[0]）や有機シリカガラスを使用することができる。
第２のパッド２２４は、配線層２３１およびビア２３２と電気的に接続されて、電気信号を第１の半導体チップ１００との間で相互に伝達するものである。前述のように、この第２のパッド２２４は、第１のパッド１２４と接合される。この第１のパッド２２４には、例えば、銅（Ｃｕ）を使用することができる。
第２のガードリング２２１は、第２のパッドの外側に配置される線状の金属の層である。前述のように、第２のガードリング２２１は、第１のガードリング１２１と接合される。この第２のガードリング２２１には、例えば、銅（Ｃｕ）を使用することができる。なお、第２のガードリング２２１は、請求の範囲に記載の第２の金属層の一例である。
［半導体チップの構成］
図２は、本技術の第１の実施の形態における半導体チップの構成例を示す図である。同図は、接合される前の第１の半導体チップ１００および第２の半導体チップ２００の構成を表したものである。同図におけるａは第２の半導体チップ２００における接合面１２０（同図におけるａの点線で示される面）の構成を表し、同図におけるｂは第２の半導体チップ２００における接合面２２０（同図におけるｂの点線で示される面）を表している。何れの半導体チップも矩形形状の接合面を有している。
接合面１２０には、第１の絶縁層１２９と、第１のパッド１２４と、第１のガードリング１２１とが配置されている。
第１のパッド１２４は、第１の絶縁層１２９に埋め込まれた島状に配置される。また、第１のガードリング１２１は、接合面１２０を縁取りする形状に配置される。
接合面２２０には、第２の絶縁層２２９と、第２のパッド２２４と、第２のガードリング２２１とが配置される。
第２のパッド２２４は、第２の絶縁層２２９に埋め込まれた島状に配置される。また、第２のパッド２２４は、第１のパッド１２４と対称な位置に配置される。第２のガードリング２２１は、接合面２２０を縁取りする形状に配置される。
これら第１の接合面１２０および第２の接合面２２０が接合される。この際、第１のパッド１２４および第２のパッド２２４、第１の絶縁層１２９および第２の絶縁層２２９ならびに第１のガードリング１２１および第２のガードリング２２１がそれぞれ接合される。接合方法については、後述する。
通常、第１のパッド１２４および第２のパッド２２４のような金属同士の結合強度は、比較的高い。一方、接合面の大部分を占める第１の絶縁層１２９および第２の絶縁層２２９の間の接合強度は、比較的低い。活性化処理を行った場合には、絶縁層同士の接合強度を向上させることができるが、前述のような問題が発生する。そこで、第１のガードリング１２１および第２のガードリング２２１を接合面に配置し、接合面に占める金属同士の接合部を増やすことにより、所望の接合強度を得ることができる。また、第１のガードリング１２１および第２のガードリング２２１をそれぞれ接合面１２０および２２０の端部を縁取りする形状に配置することにより、接合面の端部におけるクラックの発生を防止する効果がある。通常、接合面の端部は、応力が集中するため、クラックを生じ易い。そこで、この部分にガードリング２２１等を配置して接合強度を向上させることにより、クラックの発生を防止することができる。
［ガードリングの幅］
図３は、本技術の第１の実施の形態におけるガードリングの幅を示す図である。同図は、第１のガードリング１２１および第２のガードリング２２１の幅の算出方法を表したものである。同図におけるａは第１の半導体チップ１００の端部の正面図を表し、同図におけるｂは半導体装置１０の接合部の断面図を表している。
前述のように、第１のパッド１２４および第２のパッド２２４のような金属同士の接合強度と比べて、絶縁層同士の接合強度は低い。通常、第１のパッド１２４等は、応力が集中する第１の半導体チップ１００等の周縁部から離れた領域に配置される。このため、ガードリング１２１等を第１の半導体チップ１００等の周縁部に配置して接合強度の不足を補うことができる。ここで、第１のガードリング１２１および第２のガードリング２２１の幅をＱにより表す。このＱは、第１の半導体チップ１００の端部から第１のパッド１２４に至る領域の第１の絶縁層１２９および第２の絶縁層２２９の接合強度と第１のガードリング１２１および第２のガードリング２２１の接合強度とに基づいて算出することができる。
同図におけるａの「Ｃ」を付した第１のパッド１２４を例に挙げて説明すると、第１の半導体チップ１００の端部から第１のパッド１２４までの領域の絶縁層同士の接合強度とガードリング同士の接合強度に基づいてＱを算出することができる。ここで、この領域における絶縁層同士の接合部分の長さをＰにより表す。第１の半導体チップ１００および第２の半導体チップ２００において所望の接合強度を得るためには、上記領域における絶縁層部分の接合強度とガードリング部分の接合強度との平均の接合強度をこの所望の接合強度を超える値にする必要がある。ここで、第１の半導体チップ１００および第２の半導体チップ２００の所望の接合強度とは、半導体装置１０に要求される信頼性等を考慮して設定される接合強度であり、これら半導体チップの単位面積当たりの接合強度により表される値である。
これをｚにより表すと、ｚとＰおよびＱとの関係は次式のようになる。
（ｘ×Ｐ＋ｙ×Ｑ）／Ｒ＞ｚ ・・・式１
ただし、ｘは、第１の絶縁層１２９および第２の絶縁層２２９の単位面積当たりの接合強度を表す。ｙは、第１のガードリングおよび第２のガードリングの単位面積当たりの接合強度を表す。Ｒは、第１のパッド１２４と第１の半導体チップ１００の端部との間の長さを表す。なお、同図においては、ＲはＰおよびＱの合計と等しい長さになる。式１の左辺は、上記領域における単位長さ（同図におけるａの縦方向の単位長さ）当たりの接合強度の合計値をＲで除算して当該領域の接合強度の平均値を算出する演算を表している。
図２において説明したように、第１の半導体チップ１００および第２の半導体チップ２００の接合面は矩形形状であるため、Ｑの算出は、４辺について行う。なお、Ｑの値は、辺毎に異なる値を採用することができる。また、全ての辺について算出したＱのうち最大のものを４辺共通のＱの値にすることもできる。
なお、同図におけるａに表したように、上述のＰには、第１の半導体チップ１００の端部と略垂直に交わる経路における第１の絶縁層１２９および第２の絶縁層２２９の接合部分の長さを用いることができる。また、当該経路中に第１のパッド１２４が間に入らない経路を選択することも可能である。例えば、同図におけるａの「Ｄ」を付した第１のパッド１２４は、第１の半導体チップ１００の端部までの経路に「Ｅ」を付した第１のパッド１２４が入っているため、この経路に係るＰ'は接合強度の算出から除外する。このような場合には、「Ｅ」を付した第１のパッド１２４により、Ｑの算出が行われる。これにより、Ｑの算出をより正確に行うことができる。
また、上述した第１のパッド１２４が間に入らない経路のうち、最長の経路に基づいてＱを算出すると好適である。Ｐの部分が最も長い部分は絶縁層同士の接合部分が最も長い部分に該当する。このため、最も接合強度が小さい部分を基準としてＱを算出することとなり、Ｑの算出精度をさらに向上させることが可能なためである。
［アライメント時のずれ等を考慮する場合］
図４は、本技術の第１の実施の形態におけるアライメント時のずれ等を示す図である。同図におけるａは、第１の半導体チップ１００および第２の半導体チップ２００を接合する際にアライメントずれｅ１を生じた場合の例を表したものである。このような場合には、第１のガードリング１２１および第２のガードリング２２１の接合部分の長さが減少する。このため、ｅ１をＱに加えて第１のガードリング１２１および第２のガードリング２２１を製造する必要がある。
また、同図におけるｂは、ウェハから半導体装置１０を切り出す際のダイシングのずれｅ２を生じた場合の例を表したものである。ここで、同図におけるｂの４０１は、ダイシング位置を表す。このような場合にも、第１のガードリング１２１および第２のガードリング２２１の接合部分の減少を防ぐため、ｅ２をＱに加える必要がある。
［半導体装置の製造方法］
半導体装置１０は、以下の手順により製造することができる。前述のように算出された幅Ｑの第１のガードリング１２１および第２のガードリング２２１を備えた第１の半導体チップ１００および第２の半導体チップ２００を製造する。これらは、一般的な半導体チップの製造方法により製造することができる。また、第１のガードリング１２１および第２のガードリング２２１は、第１のパッド１２４および第２のパッド２２４と同一の製法により製造することができる。次に、第１の半導体チップ１００の第１の接合面１２０および第２の半導体チップ２００の接合面２２０を研磨して、これらの接合面を平滑にする。この研磨にはＣＭＰ（Chemical Mechanical Polishing）法を使用することができる。次に、第１の半導体チップ１００および第２の半導体チップ２００のアライメントを行い、接合面同士の貼合せを行う。貼り合せた状態で３００から６００℃の温度に加熱し、両者を接合させる。これにより、半導体装置１０を製造することができる。
このように、本技術の第１の実施の形態では、半導体チップのそれぞれの接合面に第１のガードリング１２１および第２のガードリング２２１を設ける。これらのガードリングとして、第１の半導体チップ１００の端部から第１のパッド１２４に至る領域の絶縁層同士の接合部分の強度とガードリング同士の接合部分の強度とに基づいて算出された幅のガードリングを使用する。これにより、半導体装置１０の接合強度を所望の接合強度にすることができる。
［第１の変形例］
上述の実施の形態では、第１のガードリング１２１および第２のガードリング２２１は、同一の幅にしていた。これに対し、第１のガードリング１２１および第２のガードリング２２１の幅を異なる値にすることもできる。アライメントずれ等の製造時の誤差を吸収するためである。
図５は、本技術の第１の実施の形態の変形例におけるガードリングの幅を示す図である。同図は、第１のガードリング１２１および第２のガードリング２２１の幅が異なる場合の例を表した図である。この場合においても、第１のガードリング１２１および第２のガードリング２２１の接合部分の長さをＱに等しくすることにより、所望の接合強度を得ることができる。
＜２．第２の実施の形態＞
上述の実施の形態では、半導体チップにはそれぞれ１つのガードリングを使用していた。これに対し、本技術の第２の実施の形態では、ガードリングを分割し、複数のガードリングを使用する。これにより、ＣＭＰ研磨時の不具合の発生を防止する。
［ガードリングの構成］
図６は、本技術の第２の実施の形態におけるガードリングを示す図である。前述のように、半導体装置１０の製造工程において、ＣＭＰ法による半導体チップの接合面の研磨が行われる。この際、第１のガードリング１２１および第２のガードリング２２１の幅Ｑが大きすぎると、ガードリング部分が過剰に削られる、いわゆるディッシングが生じる場合がある。これを防ぐため、同図に表したように第１のガードリング１２１および第２のガードリング２２１を分割して配置する。同図は、それぞれ４つに分割した例を表したものである。この際、分割されたガードリングの幅の合計をＱに等しくする。これ以外の半導体装置１０の構成は図１において説明した半導体装置１０と同様であるため、説明を省略する。
このように、本技術の第２の実施の形態によれば、ガードリングを分割することにより、所望の接合強度保ちながら、ＣＭＰ研磨時のディッシングの発生を防止することができる。
＜３．第３の実施の形態＞
上述の実施の形態では、第１の半導体チップ１００の端部から第１のパッド１２４に至る領域の絶縁層同士の接合部分の強度等に基づいてＱを算出していた。これに対し、本技術の第３の実施の形態では、接合面にダミーパッドを追加して第１の半導体チップ１００の端部から第１のパッド１２４またはダミーパッドに至る領域に変更し、Ｑを算出する。これにより、接合強度を保ちながらＱを小さくすることができる。
［半導体装置の構成］
図７は、本技術の第３の実施の形態における半導体装置１０の構成例を示す図である。同図の半導体装置１０は、第１のダミーパッド１２５および第２のダミーパッド２２５がそれぞれ第１の半導体チップ１００および第２の半導体チップ２００に配置されている点で、図１において説明した半導体装置１０と異なっている。
［ダミーパッドの構成］
図８は、本技術の第３の実施の形態におけるダミーパッドを示す図である。本技術の第１の実施の形態では、第１の半導体チップ１００の端部から第１のパッド１２４に至る領域の絶縁物同士の接合強度等に基づいてＱを算出していた。しかし、同図における上側の図に表したように、第１のパッド１２４と第１の半導体チップ１００の端部との距離が大きい場合、Ｑの値も大きなものとなる。このため、第１のガードリング１２１が他の第１のパッドと接近し、デザインルール違反となる場合が生じる。そこで、同図における下側の図に表したように、第１のパッド１２４と第１の半導体チップ１００の端部との間に第１のダミーパッド１２５を配置する。この第１のダミーパッド１２５は、接合面１２０に配置されるものの、配線層１３１およびビア１３２とは接続されておらず、電気的に独立したパッドである。
なお、接合面２２０には、この第１のダミーパッド１２５と対向する位置にダミーパッド２２５が配置される。また、Ｑは、第１の半導体チップ１００の端部から最初に第１のパッド１２４または第１のダミーパッド１２５に至る領域の絶縁層同士の接合強度とガードリング同士の接合強度とに基づいて算出される。第１のダミーパッド１２５および第２のダミーパッド２２５を追加することにより、Ｐを短くすることができ、これに基づくＱも短くすることができる。これにより、デザインルール違反を回避することができる。これ以外の半導体装置１０の構成は図１において説明した半導体装置１０と同様であるため、説明を省略する。
［ガードリングの設計手順］
図９は、本技術の実施の形態におけるガードリングの設計手順を示す図である。同図は、ダミーパッドの追加およびガードリングの分割の手順を含むガードリングの設計手順を表したものである。まず、最大絶縁物接合長を算出する（ステップＳ９１０）。ここで、最大絶縁物接合長とは、Ｐの最大値である。次に、最大絶縁物接合長に基づいてガードリング幅を算出する（ステップＳ９０１）。これは、前述の式１により算出することができる。次に、ガードリングの幅がデザインルールに適合するか否かを判断する（ステップＳ９０２）。ここで、デザインルールには、ＣＭＰ法の適用に関するルールが含まれている。その結果、デザインルールに適合する場合には（ステップＳ９０２：Ｙｅｓ）、ガードリング位置を決定し（ステップＳ９０３）、ガードリングの設計を終了する。
一方、デザインルールに適合しない場合には（ステップＳ９０２：Ｎｏ）、ガードリングとパッドとが干渉するか否かを判断する（ステップＳ９０４）。すなわち、ガードリングとパッドとの距離が適切か否かを判断する。その結果、ガードリングとパッドとが干渉する場合には（ステップＳ９０４：Ｙｅｓ）、ダミーパッドを追加し（ステップＳ９０６）、再度ステップＳ９１０からの手順を実行する。一方、ガードリングとパッドとが干渉しない場合には（ステップＳ９０４：Ｎｏ）、ガードリングを分割し（ステップＳ９０５）、再度ステップＳ９１０からの手順を実行する。
図１０は、本技術の実施の形態における最大絶縁物接合長算出手順（ステップＳ９１０）を示す図である。まず、最大絶縁物接合長（Ｐｍａｘ）を値「０」に初期化する（ステップＳ９１１）。次に、半導体チップの辺を選択し（ステップＳ９１２）、パッドを選択する（ステップＳ９１３）。選択したパッドと辺との間に他のパッドがあるか否かを判断し（ステップＳ９１４）、他のパッドがある場合には（ステップＳ９１４：Ｙｅｓ）、再度ステップＳ９１３に戻り、他のパッドを選択する。一方、他のパッドがない場合には（ステップＳ９１４：Ｎｏ）、図３において説明したＰを算出する（ステップＳ９１５）。算出したＰとＰｍａｘとを比較し、ＰｍａｘよりＰの方が大きい場合には（ステップＳ９１６：Ｙｅｓ）、ＰｍａｘをＰに変更し（ステップＳ９１７）、ステップＳ９１８の手順に移行する。一方、ＰがＰｍａｘ以下の場合には（ステップＳ９１６：Ｎｏ）、ステップＳ９１７の手順をスキップしてステップＳ９１８の手順に移行する。
ステップＳ９１８において、次のパッドがあるか否かを判断する（ステップＳ９１８）。すなわち、全てのパッドについてＰの算出を行ったか否かを判断する。次のパッドがある場合には、（ステップＳ９１８：Ｙｅｓ）、再度ステップＳ９１３からの手順を実行する。一方、次のパッドがない場合には（ステップＳ９１８：Ｎｏ）、次の辺があるか否かを判断する（ステップＳ９１９）。すなわち、全ての辺についてＰｍａｘの算出を行ったか否かを判断する。その結果、次の辺がある場合には、再度ステップＳ９１２からの手順を実行する。一方、次の辺がない場合には、最大絶縁物接合長算出手順を終了する。
このように、本技術の第３の実施の形態によれば、ダミーパッドを追加することにより、所望の接合強度を保ちながら、デザインルール違反を回避することができる。
上述のように、本技術の実施の形態では、半導体チップの端部からパッドに至る領域における絶縁層同士の接合部分の強度とガードリング同士の接合部分の強度とに基づいて算出された幅のガードリングを接合面に配置して使用する。これにより、接合面の活性化処理を行うことなく、半導体装置の接合強度を所望の接合強度にすることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）第１の絶縁層と前記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと前記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面を備える第１の半導体チップと、
第２の絶縁層と前記第１のパッドに対向する位置に配置されるとともに前記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと前記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して前記第１の接合面と接合される第２の接合面を備える第２の半導体チップと
を具備する半導体装置であって、
前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から前記第１のパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である半導体装置。
（２）前記第１の金属層および前記第２の金属層の幅は、前記領域における前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度との平均値に基づく幅である前記（１）に記載の半導体装置。
（３）前記第１の金属層および前記第２の金属層の幅は、以下の関係式を満たす幅Ｑに略等しい前記（２）に記載の半導体装置。
（ｘ×Ｐ＋ｙ×Ｑ）／Ｒ＞ｚ
ただし、
ｚ：前記第１の半導体チップおよび前記第２の半導体チップの単位面積当たりの接合強度、
ｘ：前記第１の絶縁層および前記第２の絶縁層の単位面積当たりの接合強度、
ｙ：前記第１の金属層および前記第２の金属層の単位面積当たりの接合強度、
Ｐ：前記第１の半導体チップの端部と略垂直に交わる経路における前記第１の絶縁層および前記第２の絶縁層の接合部分の長さ、
Ｒ：前記経路における前記第１のパッドと前記第１の半導体チップの端部との間の長さ
である。
（４）前記経路は、前記第１の半導体チップの端部と略垂直に交わって前記第１の半導体チップの端部から最初に前記第１のパッドに至る経路である前記（３）に記載の半導体装置。
（５）前記経路は、前記第１の半導体チップの端部と略垂直に交わって前記第１の半導体チップの端部から最初に前記第１のパッドに至る経路のうち最も距離が長い経路である前記（４）に記載の半導体装置。
（６）前記第１の接合面は、前記第１の内層回路が電気的に接続されない第１のダミーパッドをさらに有し、
前記第２の接合面は、前記第１のダミーパッドと対向する位置に配置されるとともに前記第２の内装回路と電気的に接続されない第２のダミーパッドをさらに有し、
前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から最初に前記第１のパッドまたは前記第１のダミーパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記第１の金属層および前記第２の金属層は、所定の個数に分割される前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記第１の半導体チップおよび前記第２の半導体チップは、矩形形状に構成され、
前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの辺毎の前記領域における前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である
前記（１）から（７）のいずれかに記載の半導体装置。
（９）第１の絶縁層と前記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと前記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面および前記第１の内層回路が電気的に接続されて照射された光を電気信号に変換する半導体領域を有する第１の拡散層を備える第１の半導体チップと、
第２の絶縁層と前記第１のパッドに対向する位置に配置されるとともに前記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと前記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して前記第１の接合面と接合される第２の接合面および前記第２の内層回路が電気的に接続されて前記電気信号を処理する半導体領域を有する第２の拡散層を備える第２の半導体チップと
を具備する撮像装置であって、
前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から前記第１のパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である撮像装置。
１０ 半導体装置
１００ 第１の半導体チップ
１０１ マイクロレンズ
１０２ カラーフィルタ
１１０ 第１の拡散層
１２０ 第１の接合面
１２１ 第１のガードリング
１２４ 第１のパッド
１２５ 第１のダミーパッド
１２９ 第１の絶縁層
１３１、２３１ 配線層
１３２、２３２ ビア
２００ 第２の半導体チップ
２１０ 第２の拡散層
２２０ 第２の接合面
２２１ 第２のガードリング
２２４ 第２のパッド
２２５ 第２のダミーパッド
２２９ 第２の絶縁層

Claims (9)

  1. 第１の絶縁層と前記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと前記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面を備える第１の半導体チップと、
    第２の絶縁層と前記第１のパッドに対向する位置に配置されるとともに前記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと前記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して前記第１の接合面と接合される第２の接合面を備える第２の半導体チップと
    を具備する半導体装置であって、
    前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から前記第１のパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である半導体装置。
  2. 前記第１の金属層および前記第２の金属層の幅は、前記領域における前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度との平均値に基づく幅である請求項１記載の半導体装置。
  3. 前記第１の金属層および前記第２の金属層の幅は、以下の関係式を満たす幅Ｑに略等しい請求項２記載の半導体装置。
    （ｘ×Ｐ＋ｙ×Ｑ）／Ｒ＞ｚ
    ただし、
    ｚ：前記第１の半導体チップおよび前記第２の半導体チップの単位面積当たりの接合強度、
    ｘ：前記第１の絶縁層および前記第２の絶縁層の単位面積当たりの接合強度、
    ｙ：前記第１の金属層および前記第２の金属層の単位面積当たりの接合強度、
    Ｐ：前記第１の半導体チップの端部と略垂直に交わる経路における前記第１の絶縁層および前記第２の絶縁層の接合部分の長さ、
    Ｒ：前記経路における前記第１のパッドと前記第１の半導体チップの端部との間の長さ
    である。
  4. 前記経路は、前記第１の半導体チップの端部と略垂直に交わって前記第１の半導体チップの端部から最初に前記第１のパッドに至る経路である請求項３記載の半導体装置。
  5. 前記経路は、前記第１の半導体チップの端部と略垂直に交わって前記第１の半導体チップの端部から最初に前記第１のパッドに至る経路のうち最も距離が長い経路である請求項４記載の半導体装置。
  6. 前記第１の接合面は、前記第１の内層回路が電気的に接続されない第１のダミーパッドをさらに有し、
    前記第２の接合面は、前記第１のダミーパッドと対向する位置に配置されるとともに前記第２の内装回路と電気的に接続されない第２のダミーパッドをさらに有し、
    前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から最初に前記第１のパッドまたは前記第１のダミーパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である
    請求項１記載の半導体装置。
  7. 前記第１の金属層および前記第２の金属層は、所定の個数に分割される請求項１記載の半導体装置。
  8. 前記第１の半導体チップおよび前記第２の半導体チップは、矩形形状に構成され、
    前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップおよび前記第２の半導体チップのそれぞれの辺毎の前記領域における前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である
    請求項１記載の半導体装置。
  9. 第１の絶縁層と前記第１の絶縁層により絶縁される第１の内層回路が電気的に接続される複数の第１のパッドと前記複数の第１のパッドの外側に配置される線状の第１の金属層とを有する第１の接合面および前記第１の内層回路が電気的に接続されて照射された光を電気信号に変換する半導体領域を有する第１の拡散層を備える第１の半導体チップと、
    第２の絶縁層と前記第１のパッドに対向する位置に配置されるとともに前記第２の絶縁層により絶縁される第２の内層回路が電気的に接続される複数の第２のパッドと前記第１の金属層に対向する位置に配置される線状の第２の金属層とを有して前記第１の接合面と接合される第２の接合面および前記第２の内層回路が電気的に接続されて前記電気信号を処理する半導体領域を有する第２の拡散層を備える第２の半導体チップと
    を具備する撮像装置であって、
    前記第１の金属層および前記第２の金属層の幅は、前記第１の半導体チップの端部から前記第１のパッドに至る領域の前記第１の絶縁層および前記第２の絶縁層の接合強度と前記第１の金属層および前記第２の金属層の接合強度とに基づく幅である撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322441B2 (en) 2020-03-17 2022-05-03 Kioxia Corporation Semiconductor storage device including a memory cell array and manufacturing method of the same

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054153A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
DE102018122621B4 (de) 2017-09-27 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zu deren Herstellung
JP7102119B2 (ja) 2017-09-29 2022-07-19 キヤノン株式会社 半導体装置および機器
DE102018124337A1 (de) * 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co. Ltd. Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
US11152417B2 (en) * 2017-11-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Anchor structures and methods for uniform wafer planarization and bonding
US10672820B2 (en) * 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
JP2019153675A (ja) * 2018-03-02 2019-09-12 ルネサスエレクトロニクス株式会社 固体撮像装置およびその製造方法
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
JP7112254B2 (ja) * 2018-05-31 2022-08-03 ルネサスエレクトロニクス株式会社 半導体モジュールおよび半導体モジュールを用いた通信方法
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11749609B2 (en) * 2018-06-29 2023-09-05 Sony Semiconductor Solutions Corporation Semiconductor device and method of manufacturing semiconductor device
US11114433B2 (en) * 2018-07-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method of fabricating the same
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
JP7273488B2 (ja) 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
US20200185307A1 (en) * 2018-12-06 2020-06-11 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
WO2020154954A1 (en) 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
EP3847698A4 (en) 2019-01-30 2023-07-12 Yangtze Memory Technologies Co., Ltd. HYBRID BONDING USING DUMMY BOND CONTACTS
CN109830464A (zh) * 2019-02-15 2019-05-31 德淮半导体有限公司 半导体结构及其形成方法
FR3095719A1 (fr) * 2019-05-03 2020-11-06 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
KR20210019298A (ko) 2019-08-12 2021-02-22 삼성전자주식회사 이미지 센서
JP2021048204A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及びその製造方法
JP7417393B2 (ja) 2019-09-27 2024-01-18 キヤノン株式会社 半導体装置及び半導体ウエハ
US11894319B2 (en) * 2020-07-30 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Extended seal ring structure on wafer-stacking
KR20220029987A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
KR20220030685A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
JP2022130097A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置およびその製造方法
JP2022142642A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体装置
CN113314489B (zh) * 2021-05-27 2023-03-10 芯盟科技有限公司 半导体结构及半导体结构的形成方法
WO2023238924A1 (ja) * 2022-06-10 2023-12-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2010103195A (ja) * 2008-10-21 2010-05-06 Nikon Corp 積層型半導体装置、積層型半導体装置の製造方法
JP2011054637A (ja) * 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
JP2012244101A (ja) * 2011-05-24 2012-12-10 Sony Corp 半導体装置
JP2012256736A (ja) * 2011-06-09 2012-12-27 Sony Corp 半導体装置
JP2013232646A (ja) * 2012-04-27 2013-11-14 Taiwan Semiconductor Manufacturing Co Ltd センサーデバイス及びｉｃ装置
JP2015099827A (ja) * 2013-11-18 2015-05-28 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3134391B2 (ja) 1991-09-19 2001-02-13 株式会社デンソー シリコン基板の接合方法
US20040140345A1 (en) * 2003-01-21 2004-07-22 Kao Li Hsiang Collapsible box
US20060003548A1 (en) * 2004-06-30 2006-01-05 Kobrinsky Mauro J Highly compliant plate for wafer bonding
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
JP2008277512A (ja) * 2007-04-27 2008-11-13 Fujifilm Corp 撮像素子及び光電変換素子アレイ
US8749027B2 (en) 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
CN102668081B (zh) * 2009-12-26 2016-02-03 佳能株式会社 固态图像拾取装置和图像拾取系统
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP5696513B2 (ja) * 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
EP4047647A3 (en) * 2011-05-24 2023-03-08 Sony Group Corporation Semiconductor device
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
JP6031765B2 (ja) 2011-07-05 2016-11-24 ソニー株式会社 半導体装置、電子機器、及び、半導体装置の製造方法
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
JP5803398B2 (ja) 2011-08-04 2015-11-04 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US8957358B2 (en) * 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US9153565B2 (en) * 2012-06-01 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensors with a high fill-factor
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US10090349B2 (en) * 2012-08-09 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
KR101240537B1 (ko) * 2012-05-07 2013-03-11 (주)실리콘화일 이종접합 구조의 칩 적층 이미지센서 및 그 제조방법
JP2014022561A (ja) * 2012-07-18 2014-02-03 Sony Corp 固体撮像装置、及び、電子機器
US8878325B2 (en) * 2012-07-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated photodiode with a stacked scheme
JP6074985B2 (ja) 2012-09-28 2017-02-08 ソニー株式会社 半導体装置、固体撮像装置、および半導体装置の製造方法
US8946784B2 (en) * 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
JP6307791B2 (ja) 2013-02-27 2018-04-11 株式会社ニコン 半導体装置
US9318640B2 (en) * 2013-03-15 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
JP6120094B2 (ja) 2013-07-05 2017-04-26 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
KR101334213B1 (ko) * 2013-09-02 2013-11-29 (주)실리콘화일 칩 적층 이미지 센서
KR102136845B1 (ko) * 2013-09-16 2020-07-23 삼성전자 주식회사 적층형 이미지 센서 및 그 제조방법
JP6192469B2 (ja) 2013-10-01 2017-09-06 オリンパス株式会社 撮像装置
US9437572B2 (en) * 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
CN106031150A (zh) 2014-02-24 2016-10-12 奥林巴斯株式会社 摄像装置和摄像装置的制造方法
US10199357B2 (en) * 2014-03-24 2019-02-05 SK Hynix Inc. Semiconductor package
US9230941B2 (en) * 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US20160268230A1 (en) * 2015-03-12 2016-09-15 United Microelectronics Corp. Stacked semiconductor structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2010103195A (ja) * 2008-10-21 2010-05-06 Nikon Corp 積層型半導体装置、積層型半導体装置の製造方法
JP2011054637A (ja) * 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
JP2012244101A (ja) * 2011-05-24 2012-12-10 Sony Corp 半導体装置
JP2012256736A (ja) * 2011-06-09 2012-12-27 Sony Corp 半導体装置
JP2013232646A (ja) * 2012-04-27 2013-11-14 Taiwan Semiconductor Manufacturing Co Ltd センサーデバイス及びｉｃ装置
JP2015099827A (ja) * 2013-11-18 2015-05-28 ローム株式会社 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322441B2 (en) 2020-03-17 2022-05-03 Kioxia Corporation Semiconductor storage device including a memory cell array and manufacturing method of the same

Also Published As

Publication number Publication date
CN111883501A (zh) 2020-11-03
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