FR3095719A1 - Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé - Google Patents

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé Download PDF

Info

Publication number
FR3095719A1
FR3095719A1 FR1904643A FR1904643A FR3095719A1 FR 3095719 A1 FR3095719 A1 FR 3095719A1 FR 1904643 A FR1904643 A FR 1904643A FR 1904643 A FR1904643 A FR 1904643A FR 3095719 A1 FR3095719 A1 FR 3095719A1
Authority
FR
France
Prior art keywords
tracks
electronic circuit
pads
face
track
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1904643A
Other languages
English (en)
Inventor
Laurent Millet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1904643A priority Critical patent/FR3095719A1/fr
Priority to US16/863,809 priority patent/US20200350278A1/en
Publication of FR3095719A1 publication Critical patent/FR3095719A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06132—Square or rectangular array being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06151—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/06177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80031—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80047—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé La présente description concerne un procédé de collage hybride d'une première face d'un premier circuit électronique (12A) à une deuxième face d'un deuxième circuit électronique. Le premier circuit électronique comprend des premiers plots (18A) conducteurs exposés sur la première face et des premières pistes (32A) conductrices exposées sur la première face. La longueur de chaque première piste est égale à au moins cinq fois la largeur de la première piste, les premières pistes distribuant la tension de référence au premier circuit électronique. Le deuxième circuit électronique comprend des deuxièmes plots conducteurs exposés sur la deuxième face et des deuxièmes pistes conductrices exposées sur la deuxième face. La longueur de chaque deuxième piste est égale à au moins cinq fois la largeur de la deuxième piste. Le procédé comprend la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes. Figure pour l'abrégé : Fig. 4

Description

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
La présente description concerne de façon générale un procédé de collage moléculaire hybride de circuits électroniques et un circuit électronique permettant la mise en oeuvre d'un tel procédé.
Le collage moléculaire hybride permet d'empiler des circuits électroniques les uns sur les autres avec une interconnexion électrique entre eux. Un exemple de procédé de fabrication de dispositifs électroniques comprend la formation de deux plaques de circuits intégrés comprenant chacune une face correspondant à la face libre d'une couche isolante au niveau de laquelle affleurent des plots conducteurs, et la fixation l'une à l'autre de ces faces par collage moléculaire hybride, mettant en contact les plots conducteurs des deux plaques et les couches isolantes des deux plaques. Les plaques peuvent ensuite être découpées pour séparer les dispositifs électroniques. D'autres exemples comprennent la fixation par collage moléculaire de puces séparées de circuits intégrés à une plaque de circuits intégrés ou la fixation par collage moléculaire d'une puce de circuits intégrés à une autre puce de circuits intégrés.
L'obtention d'un état de surface adapté à la réalisation d'un collage moléculaire implique généralement une étape de planarisation mécanochimique des plaques de circuits intégrés, également appelée CMP (sigle anglais pour Chemical-Mechanical Planarization), qui combine généralement gravure chimique et mécanique. Un tel procédé peut requérir que les différents matériaux présents en surface des plaquettes de circuits intégrés soient répartis de façon sensiblement homogène. C'est pourquoi il est généralement utilisé des plots conducteurs de mêmes dimensions, par exemple de forme carrée ou hexagonale, répartis de façon sensiblement homogène sur la face, certains plots n'étant pas connectés électriquement à d'autres éléments de la plaque de circuits intégrés et ne servant que pour le collage moléculaire hybride, ce qui correspond à du métal perdu.
Ainsi, un objet d'un mode de réalisation est de pallier au moins en partie les inconvénients des procédés de collage moléculaire de circuits électroniques décrits précédemment.
Un autre objet d'un mode de réalisation est que la majorité, de préférence plus de 90 %, plus préférentiellement la totalité des plots conducteurs participant au collage moléculaire participent également à la transmission de signaux ou de puissance électrique lors du fonctionnement des circuits électroniques.
Dans ce but, un mode de réalisation prévoit un premier circuit électronique hybride comprenant une première face, destinée à être fixée à un deuxième circuit électronique par collage moléculaire hybride, des premiers plots conducteurs électriquement exposés sur la première face et des premières pistes conductrices électriquement exposées sur la première face, la longueur de chaque première piste étant égale à au moins cinq fois la largeur de la première piste, les premières pistes distribuant une tension de référence au premier circuit électronique.
Un mode de réalisation prévoit également un procédé de collage hybride d'une première face d'un premier circuit électronique à une deuxième face d'un deuxième circuit électronique, le premier circuit électronique comprenant des premiers plots conducteurs électriquement exposés sur la première face et des premières pistes conductrices électriquement exposées sur la première face, la longueur de chaque première piste étant égale à au moins cinq fois la largeur de la première piste, les premières pistes distribuant la tension de référence au premier circuit électronique et le deuxième circuit électronique comprenant des deuxièmes plots conducteurs électriquement exposés sur la deuxième face et des deuxièmes pistes conductrices électriquement exposées sur la deuxième face, la longueur de chaque deuxième piste étant égale à au moins cinq fois la largeur de la deuxième piste, le procédé comprenant la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes, les deuxièmes pistes distribuant la tension de référence au deuxième circuit électronique et/ou au premier circuit électronique.
Selon un mode de réalisation, les premières pistes sont disposées de façon symétrique par rapport aux deuxièmes pistes.
Selon un mode de réalisation, la largeur de chaque première piste est égale à 10 % près au diamètre minimal des cercles dans lesquels sont inscrites les sections droites des premiers plots.
Selon un mode de réalisation, les premiers plots et les premières pistes sont séparés par un matériau diélectrique.
Selon un mode de réalisation, les premières pistes ont la même composition que les premiers plots.
Selon un mode de réalisation, le premier circuit électronique comprend des troisièmes pistes conductrices électriquement, d'un niveau de métallisation inférieur aux premières pistes dont certaines sont reliées électriquement aux plots et d'autres sont reliées électriquement aux premières pistes.
Selon un mode de réalisation, la première face comprend au moins des première et deuxième régions, la densité surfacique de premiers plots dans la première région étant supérieure à la densité surfacique de plots dans la deuxième région.
Selon un mode de réalisation, la première face comprend au moins des troisième et quatrième régions, la densité surfacique de premières pistes dans la troisième région étant supérieure à la densité surfacique de pistes dans la quatrième région.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est une vue en coupe, partielle et schématique, d'un exemple d'un dispositif comprenant deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 2 est une vue de dessus, partielle et schématique, de l'un des circuits électroniques de la figure 1 avant l'étape de collage ;
la figure 3 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'un dispositif comprenant deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 4 est une vue de dessus, partielle et schématique, de l'un des circuits électroniques de la figure 3 avant l'étape de collage ;
la figure 5 est une vue analogue à la figure 4 de l'un des circuits électroniques avant l'étape de collage d'un autre mode de réalisation d'un dispositif comprenant deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 6 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ;
la figure 7 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ;
la figure 8 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ;
la figure 9 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ; et
la figure 10 est une vue de détail de la figure 4 pour une variante du circuit électronique.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un circuit électronique dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la suite de la description, le terme "conducteur" signifie conducteur électriquement et le terme "isolant" signifie isolant électriquement.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
La figure 1 est une vue en coupe, partielle et schématique, d'un dispositif électronique 10 comprenant un premier circuit électronique 12A fixé à un deuxième circuit électronique 12B et la figure 2 est une vue de dessus, partielle et schématique et à une échelle plus réduite que la figure 1, du circuit électronique 12A seul. Les circuits électroniques 12A, 12B sont seulement représentés partiellement sur les figures. Dans la suite de la description, un élément du circuit électronique 12A est désigné par une référence comprenant un nombre suivi du suffixe "A" et un élément analogue du circuit électronique 12B est désigné par une référence comprenant le même nombre suivi du suffixe "B".
Le circuit électronique 12A comprend une face 14A fixée à une face 14B du circuit électronique 12B par collage moléculaire hybride. Les faces 14A, 14B sont sensiblement planes. La face 14A du circuit électronique 12A est délimitée par une couche isolante 16A et par des plots conducteurs 18A s'étendant dans la couche isolante 16A et affleurant sur la face 14A. De façon analogue, la face 14B du circuit électronique 12B est délimitée par une couche isolante 16B et par des plots conducteurs 18B s'étendant dans la couche isolante 16B et affleurant sur la face 14B. Chaque circuit électronique 12A, 12B peut comprendre un substrat, non représenté, dans lequel et sur lequel sont formés des composants électroniques, non représentés. Le substrat peut être recouvert d'un empilement 22A, 22B de couches isolantes dans lequel sont formés des pistes métalliques 24A, 24B de différents niveaux de métallisation et des vias conducteurs 26A, 26B pour connecter les composants électroniques entre eux et les connecter à certains des plots 18A, 18B. La couche isolante 16A, 16B est la couche isolante de l'empilement 22A, 22B située au sommet de l'empilement 22A, 22B de couches isolantes, à l'opposé du substrat.
Selon un mode de réalisation, les circuits électroniques 12A, 12B sont fabriqués séparément, en plusieurs exemplaires sur des plaques de circuits intégrés. Les plaques sont ensuite fixées l'une à l'autre par collage moléculaire, les plots 18A étant mis au contact des plots 18B et la couche isolante 16A étant mise au contact de la couche isolante 16B. Les dispositifs électroniques 10 sont alors obtenus par découpe des plaques de circuits intégrés collées.
L'obtention d'un état de surface adapté à la réalisation d'un collage moléculaire implique généralement une étape de planarisation mécanochimique des plaques de circuits intégrés, également appelée CMP (sigle anglais pour Chemical-Mechanical Planarization), qui combine généralement gravure chimique et mécanique. Un tel procédé peut requérir que les différents matériaux présents en surface des plaques de circuits intégrés soient répartis de façon sensiblement homogène. C'est pourquoi certains plots 18A, 18B, appelés plots factices, peuvent ne pas être connectés à des vias 26A, 26B, comme c'est le cas des plots 18A et 18B représentés à droite en figure 1, et servent essentiellement à assurer une répartition sensiblement homogène de plots 18A, 18B en surface des plaques de circuits intégrés pour la mise en oeuvre du procédé de planarisation.
Les figures 3 et 4 sont des vues analogues aux figures 1 et 2 respectivement d'un mode de réalisation d'un dispositif électronique 30. Le dispositif électronique 30 comprend l'ensemble des éléments du dispositif électronique 10, le circuit électronique 12A comprenant en outre des pistes conductrices 32A affleurant la face 14A et le circuit électronique 12B comprenant en outre des pistes conductrices 32B affleurant la face 14B. Les pistes conductrices 32A sont au contact des pistes conductrices 32B. Les pistes conductrices 32A, 32B sont de préférence rectilignes. Les pistes conductrices 32A, 32B sont de préférence parallèles. Selon un mode de réalisation, la largeur de chaque piste conductrice 32A, 32B est sensiblement égale à la largeur d'un plot 18A, 18B. Les pistes conductrices 32A, 32B sont utilisées pour conduire les potentiels de référence utilisés pour l'alimentation des circuits électronique 12A, 12B. A titre d'exemple, certaines des pistes conductrices 32A, 32B sont mises à un potentiel de référence haut et d'autres pistes conductrices 32A, 32B sont mises à un potentiel de référence bas. De ce fait, les pistes conductrices 32A, 32B sont connectées à des vias conducteurs 26A, 26B pour être reliées à des pistes métalliques 24A, 24B d'un niveau de métallisation inférieur.
Le dispositif électronique 30 comprend peu, de préférence sensiblement pas, de plots conducteurs factices. Les plots 18A et 18B sont de préférence utilisés pour la transmission de signaux autres que les potentiels d'alimentation. Selon un mode de réalisation, au moins 90 %, de préférence au moins 95 %, des plots conducteurs 18A, 18B sont connectés à des vias conducteurs 26A, 26B pour être reliés à des pistes métalliques 24A, 24B d'un niveau de métallisation inférieur.
Les pistes 32A, 32B peuvent être composées d'un métal, ou d'un alliage métallique, notamment du cuivre (Cu), de l'aluminium (Al), du titane (Ti), ou du tungstène (W). Les pistes 32A, 32B peuvent être dans le même matériau conducteur que les plots 18A, 18B. Les pistes 32A, 32B peuvent être dans un matériau conducteur différent du matériau conducteur composant les plots 18A, 18B. De façon avantageuse, les pistes 32A, 32B sont dans le même matériau que les plots 18A, 18B et sont formées simultanément avec les plots 18A, 18B. Les pistes 32A, 32B peuvent avoir une structure monocouche ou multicouches, et comprendre par exemple un empilement d'au moins deux couches métalliques.
Les plots 18A, 18B peuvent avoir, vus selon une direction perpendiculaire à la face 14A, 14B, une section droite circulaire, ovale ou polygonale, par exemple carrée, rectangulaire ou hexagonale. De préférence, tous les plots 18A, 18B ont la même section droite. On appelle D le diamètre du cercle dans lequel est inscrite la section droite du plot 18A, 18B. Lorsque la section droite du plot 18A est circulaire, le diamètre D correspond au diamètre de la section droite. Le diamètre D peut être compris entre 0,5 µm et 10 µm. Selon un mode de réalisation, la distance minimale entre deux plots 18A, 18B est supérieure ou égale à D.
De façon générale, chaque piste 32A, 32B a, vue selon une direction perpendiculaire à la face 14A, 14B, une dimension majeure, appelée longueur L, au moins cinq fois, de préférence au moins dix fois, supérieure à une dimension mineure, appelée largeur W. Selon un mode de réalisation, la largeur W de chaque piste 32A, 32B est égale à D à 20 % près, de préférence à 10 % près, plus préférentiellement à 5 % près. La profondeur P des pistes 32A, 32B peut être la même que la profondeur des plots 18A, 18B. La profondeur P peut être comprise entre 100 nm et 2 µm.
De préférence, les pistes 32A du circuit électronique 12A sont agencées de façon symétrique par rapport aux pistes 32B du circuit électronique 12B de sorte que les pistes 32A viennent au contact des pistes 32B lors de l'étape de collage moléculaire. Les pistes 32A sont alors fixées aux pistes 32B lors de l'étape de collage moléculaire.
Selon un mode de réalisation, toutes les surfaces métalliques exposées sur la face 14A sont collées à des surfaces métalliques exposées sur la face 14B. Selon un mode de réalisation, la densité globale de métal, qui correspond au rapport entre l'aire des surfaces métalliques exposées sur la totalité de la face 14A par rapport à l'aire de la totalité de la face 14A, est inférieure à 50 %, de préférence entre 20 % et 25 %. En outre, pour une fenêtre correspondant à un carré de 100 µm prise à n'importe quel emplacement sur la face 14A, la densité locale de métal, qui correspond au rapport entre l'aire des surfaces métalliques exposées sur la fenêtre par rapport à l'aire de la fenêtre, est égale à la densité globale de métal à 5 % près, de préférence à 2 % près. Le rapport entre l'aire des pistes 32A et l'aire des plots 18A peut varier de 0 % à 90 %. Ceci permet d'obtenir un collage correct après l’étape de planarisation, dans la mesure où les variations de relief restant après l'étape de planarisation sont réduites.
Le procédé de planarisation mécanochimique peut entraîner l'obtention d'une face 14A, 14B, avant l'étape de collage, pour laquelle les plots 18A, 18B et les pistes conductrices 32A, 32B sont légèrement en retrait par rapport à la surface plane exposée de la couche isolante 16A, 16B. Lors de la mise en contact du circuit électronique 12A et du circuit électronique 12B, par exemple à température ambiante, le collage moléculaire a lieu dans un premier temps seulement entre la couche isolante 16A et la couche isolante 16B. Une étape de recuit peut alors être réalisée, par exemple à environ 400 °C. Cette étape entraîne la dilatation des plots 18A, 18B et des pistes 32A, 32B de sorte que les plots 18A viennent au contact des plots 18B et que les pistes 32A viennent au contact des pistes 32B. On obtient alors un collage moléculaire entre les plots 18A et les plots 18B et entre les pistes 32A et les pistes 32B.
Les pistes 32A permettent de distribuer une tension de fonctionnement globale, par exemple l'alimentation, dans le circuit électronique 12A et les pistes 32B, collées aux pistes 32A, permettent de distribuer la même tension dans le circuit électronique 12B. En particulier, les pistes 32A, 32B permettent de distribuer les potentiels de référence dans le plan des faces 14A et 14B sur la majorité, voire sur la totalité des circuits intégrés 12A, 12B. Les pistes 32A, 32B jouent alors le rôle d'une grille d'alimentation. Les vias 26A, 26B connectés aux pistes 32A, 32B peuvent donc être disposés en fonction des besoins de distribution des potentiels de référence. Les contraintes de placement des vias 26A, 26B connectés aux pistes 32A, 32B et des pistes 24A, 24B connectées à ces vias 26A, 26B sont donc réduites. En l'absence des pistes 32A, 32B, la distribution des potentiels de référence devrait être réalisée, à la fois pour le circuit électronique 12A et pour le circuit électronique 12B, par des pistes conductrices d'au moins un niveau de métallisation inférieur, les pistes conductrices du circuit électronique 12A participant à la distribution des potentiels de référence étant connectées par l'intermédiaire de plots 18A, 18B aux pistes conductrices du circuit électronique 12A participant à la distribution des potentiels de référence. L'utilisation de pistes 32A, 32B affleurant les faces 14A, 14B des circuits électroniques 12A, 12B pour la distribution des potentiels de référence peut de façon avantageuse permettre d’ajouter un niveau de métallisation commun à chaque circuit électronique 12A, 12B. A titre de variante, les pistes 32A, 32B peuvent, de façon avantageuse, venir en soutien de pistes d'un autre niveau de métallisation, déjà existantes et utilisées pour la distribution de la tension de fonctionnement globale afin de réduire les contraintes relatives à ces pistes. En outre, l'ensemble comprenant une piste 32A collée à une piste 32B présente une faible résistance à la fois dans le plan des faces 14A et 14B et orthogonalement à ce plan, ce qui est avantageux pour la transmission des courants d'alimentation. A titre de variante, les pistes 32A, 32B peuvent être utilisées pour la distribution de la tension de fonctionnement globale seulement dans l'un du circuit électronique 12A ou du circuit électronique 12B.
Le nombre de plots conducteurs 18A et de pistes 32A dépend du nombre de signaux à échanger entre le circuit électronique 12A et le circuit électronique 12B. Dans le mode de réalisation illustré en figure 4, le nombre de signaux à échanger entre le circuit électronique 12A et le circuit électronique 12B est réduit, de sorte que la proportion des pistes 32A dans l'aire des surfaces métalliques exposées sur la face 14A est nettement plus importante que la proportion des plots 18A dans l'aire des surfaces métalliques exposées sur la face 14A.
La figure 5 et la figure 6 sont chacune une vue analogue à la figure 4 d'un autre mode de réalisation d'un dispositif électronique 40 et 45. Chaque dispositif électronique 40 et 45 comprend l'ensemble des éléments du dispositif électronique 30, la proportion des plots 18A dans l'aire des surfaces métalliques exposées sur la face 14A étant supérieure à celle du dispositif électronique 30.
Selon un mode de réalisation, la répartition des pistes 32A, 32B est uniforme sur l'ensemble du circuit électronique 12A, 12B, comme cela est représenté par exemple sur les figures 4, 5 et 6 et/ou la répartition des plots 18A, 18B est uniforme sur l'ensemble du circuit électronique 12A, 12B, comme cela est représenté sur les figures 5 et 6. Selon un autre mode de réalisation, la répartition des pistes 32A, 32B n'est pas uniforme sur l'ensemble du circuit électronique 12A, 12B et/ou la répartition des plots 18A, 18B n'est pas uniforme sur l'ensemble du circuit électronique 12A, 12B. Selon un mode de réalisation, la face 14A, 14B comprend au moins des première et deuxième régions, la densité surfacique de plots 18A dans la première région étant supérieure à la densité surfacique de plots 18A dans la deuxième région. Selon un mode de réalisation, la face 14A, 14B comprend au moins des troisième et quatrième régions, la densité surfacique de pistes 32A dans la troisième région étant supérieure à la densité surfacique de pistes 32A dans la quatrième région.
Les figures 7, 8 et 9 sont chacune une vue analogue à la figure 4 d'un autre mode de réalisation d'un dispositif électronique 50, 55, 60 pour chacun desquels on a représenté deux régions dans lesquelles la répartition des pistes 32A et la répartition des plots 18A sont différentes.
Dans les modes de réalisation décrits précédemment, les pistes 32A du circuit électronique 12A sont représentées disjointes. Selon un autre mode de réalisation, certaines pistes 32A peuvent être connectées les unes aux autres.
La figure 10 est une vue de détail de la figure 4 pour une variante du circuit électronique dans laquelle on a représenté trois pistes 32A distribuant le même potentiel de référence et connectées par des branches 34A. Les branches 34A peuvent être rectilignes et s'étendre orthogonalement aux pistes 32A. La largeur des branches 34A peut être égale ou inférieure à la largeur des pistes 32A.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, bien que des modes de réalisation décrits précédemment concernent un dispositif électronique qui comprend l'empilement de deux circuits électroniques, il est clair que le dispositif électronique peut comprendre un empilement de plus de deux circuits électroniques, les modes de réalisation décrits précédemment pouvant s'appliquer à chaque interface entre deux circuits électroniques adjacents de l'empilement.

Claims (9)

  1. Premier circuit électronique (12A) comprenant une première face (14A), destinée à être fixée à un deuxième circuit électronique (12B) par collage moléculaire hybride, des premiers plots (18A) conducteurs électriquement exposés sur la première face et des premières pistes (32A) conductrices électriquement exposées sur la première face, la longueur de chaque première piste étant égale à au moins cinq fois la largeur de la première piste, les premières pistes distribuant une tension de référence au premier circuit électronique.
  2. Premier circuit électronique selon la revendication 1, dans lequel la largeur de chaque première piste (32A) est égale à 10 % près au diamètre minimal des cercles dans lesquels sont inscrites les sections droites des premiers plots (32A).
  3. Premier circuit électronique selon la revendication 1 ou 2, dans lequel les premiers plots (18A) et les premières pistes (32A) sont séparés par un matériau diélectrique.
  4. Premier circuit électronique selon l'une quelconque des revendications 1 à 3, dans lequel les premières pistes (32A) ont la même composition que les premiers plots (32A).
  5. Premier circuit électronique selon l'une quelconque des revendications 1 à 4, dans lequel le premier circuit électronique (12A) comprend des troisièmes pistes (24A) conductrices électriquement, d'un niveau de métallisation inférieur aux premières pistes (32A) dont certaines sont reliées électriquement aux plots (18A) et d'autres sont reliées électriquement aux premières pistes.
  6. Premier circuit électronique selon l'une quelconque des revendications 1 à 5, dans lequel la première face (14A) comprend au moins des première et deuxième régions, la densité surfacique de premiers plots (18A) dans la première région étant supérieure à la densité surfacique de plots (18A) dans la deuxième région.
  7. Premier circuit électronique selon l'une quelconque des revendications 1 à 6, dans lequel la première face (14A) comprend au moins des troisième et quatrième régions, la densité surfacique de premières pistes (32A) dans la troisième région étant supérieure à la densité surfacique de pistes (32A) dans la quatrième région.
  8. Procédé de collage hybride d'une première face (14A) d'un premier circuit électronique (12A) à une deuxième face (14B) d'un deuxième circuit électronique (12B), le premier circuit électronique comprenant des premiers plots (18A) conducteurs électriquement exposés sur la première face et des premières pistes (32A) conductrices électriquement exposées sur la première face, la longueur de chaque première piste étant égale à au moins cinq fois la largeur de la première piste, les premières pistes distribuant la tension de référence au premier circuit électronique et le deuxième circuit électronique comprenant des deuxièmes plots (18B) conducteurs électriquement exposés sur la deuxième face et des deuxièmes pistes (32B) conductrices électriquement exposées sur la deuxième face, la longueur de chaque deuxième piste étant égale à au moins cinq fois la largeur de la deuxième piste, le procédé comprenant la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes, les deuxièmes pistes distribuant la tension de référence au deuxième circuit électronique et/ou au premier circuit électronique.
  9. Procédé selon la revendication 8, dans lequel les premières pistes (32A) sont disposées de façon symétrique par rapport aux deuxièmes pistes (32B).
FR1904643A 2019-05-03 2019-05-03 Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé Pending FR3095719A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1904643A FR3095719A1 (fr) 2019-05-03 2019-05-03 Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
US16/863,809 US20200350278A1 (en) 2019-05-03 2020-04-30 Hybrid molecular bonding method and electronic circuits for implementing such a method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1904643A FR3095719A1 (fr) 2019-05-03 2019-05-03 Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
FR1904643 2019-05-03

Publications (1)

Publication Number Publication Date
FR3095719A1 true FR3095719A1 (fr) 2020-11-06

Family

ID=67957012

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1904643A Pending FR3095719A1 (fr) 2019-05-03 2019-05-03 Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé

Country Status (2)

Country Link
US (1) US20200350278A1 (fr)
FR (1) FR3095719A1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3116268B1 (fr) * 2020-11-16 2023-10-20 Commissariat Energie Atomique Circuit électronique pour un collage moléculaire hybride
CN117546287A (zh) * 2021-06-15 2024-02-09 华为技术有限公司 芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2717300A1 (fr) * 2011-05-24 2014-04-09 Sony Corporation Dispositif à semi-conducteurs
US20180138223A1 (en) * 2015-05-18 2018-05-17 Sony Corporation Semiconductor device and imaging device
US20180331037A1 (en) * 2016-10-07 2018-11-15 Xcelsis Corporation Stacked IC Structure with System Level Wiring on Multiple Sides of the IC Die

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2717300A1 (fr) * 2011-05-24 2014-04-09 Sony Corporation Dispositif à semi-conducteurs
US20180138223A1 (en) * 2015-05-18 2018-05-17 Sony Corporation Semiconductor device and imaging device
US20180331037A1 (en) * 2016-10-07 2018-11-15 Xcelsis Corporation Stacked IC Structure with System Level Wiring on Multiple Sides of the IC Die

Also Published As

Publication number Publication date
US20200350278A1 (en) 2020-11-05

Similar Documents

Publication Publication Date Title
JP2024524391A (ja) 接合層内にルーティング構造体を有する素子
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
US9368476B2 (en) Stacked microelectronic assembly with TSVs formed in stages with plural active chips
EP1365444B1 (fr) Condensateur en tranchées dans un substrat avec deux électrodes flottantes et indépendantes du substrat
EP2610906B1 (fr) Procédé de fabrication collective de modules électroniques 3D ne comportant que des circuits imprimés validés
FR2879022A1 (fr) Composants electroniques superposes pour capteurs.
EP3540769B1 (fr) Empilement 3d de puces électroniques
FR2931586A1 (fr) Procede de fabrication et de test d'un circuit electronique integre
FR3095719A1 (fr) Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
FR2911432A1 (fr) Interconnexions d'un circuit electronique integre
FR2957717A1 (fr) Procede de formation d'une structure de type metal-isolant-metal tridimensionnelle
EP4002441A2 (fr) Circuit electronique pour un collage moleculaire hybride
EP3913657A2 (fr) Procédé de traitement d'un circuit électronique pour un collage moléculaire hybride
FR3045869A1 (fr) Routage ameliore pour structure integree tridimensionnelle
EP0794574B1 (fr) Mémoire de masse et procédé de fabrication de mémoire de masse.
EP3742478B1 (fr) Procédé d'auto-assemblage avec collage moléculaire hybride
FR3097683A1 (fr) Connexion de plusieurs circuits d'une puce électronique
FR3095718A1 (fr) Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
FR3041147A1 (fr) Procede d'integration d'au moins une interconnexion 3d pour la fabrication de circuit integre
FR2917231A1 (fr) Realisation de condensateurs dotes de moyens pour diminuer les contraintes du materiau metallique de son armature inferieure
WO2022229830A1 (fr) Procédé de réalisation d'une structure d'interconnexion à plots entre microcircuits
EP4152373A2 (fr) Procede de fabrication d'un circuit electronique pour auto-assemblage a un autre circuit electronique
EP3533084A1 (fr) Systeme electronique comportant une puce electronique formant boitier et procede de fabrication
FR3108779A1 (fr) Puce d’interconnexion
FR3124639A1 (fr) Dispositif electronique comprenant un boitier muni d’une structure d’interconnexion

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20201106

RX Complete rejection

Effective date: 20210824