FR3095718A1 - Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé - Google Patents

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé Download PDF

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exposed
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Lucile Arnaud
Frank Fournel
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Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé La présente description concerne un procédé de collage hybride d'une première face d'un premier circuit électronique (12A) à une deuxième face d'un deuxième circuit électronique. Le premier circuit électronique comprend des premiers plots (18A) conducteurs exposés sur la première face et des premières pistes (32A) exposées sur la première face. Au moins deux premiers groupes comprenant chacun au moins l'un des premiers plots étant entourés chacun au moins au 3/4 par des premières pistes. Le deuxième circuit électronique comprend des deuxièmes plots conducteurs électriquement exposés sur la deuxième face et des deuxièmes pistes exposées sur la deuxième face. Au moins deux premiers groupes comprennent chacun au moins l'un des premiers plots étant entourés chacun au moins au 3/4 par des premières pistes. Le procédé comprend la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes. Figure pour l'abrégé : Fig. 4

Description

Procédé de collage moléculaire hybride et circuit électronique pour la mise en oeuvre d'un tel procédé
La présente description concerne de façon générale un procédé de collage moléculaire hybride de circuits électroniques et un circuit électronique permettant la mise en oeuvre d'un tel procédé.
Le collage moléculaire hybride permet d'empiler des circuits électroniques les uns sur les autres avec une interconnexion électrique entre eux. Un exemple de procédé de fabrication de dispositifs électroniques comprend la formation de deux plaques de circuits intégrés comprenant chacune une face au niveau de laquelle affleure des plots conducteurs, et la fixation l'une à l'autre de ces faces par collage moléculaire hybride, mettant en contact les plots conducteurs des deux plaques. Les plaques peuvent ensuite être découpées pour séparer les dispositifs électroniques.
Un inconvénient d'un tel procédé est que plusieurs étapes requièrent la présence d'eau qui peut se diffuser notamment dans le matériau diélectrique séparant les plots conducteurs et qui peut dégrader les performances du dispositif électronique. En outre, après la réalisation du collage moléculaire, le matériau composant les plots conducteurs peut diffuser dans le matériau diélectrique, ce qui peut également dégrader les performances du dispositif électronique.
Ainsi, un objet d'un mode de réalisation est de pallier au moins en partie les inconvénients des procédés de collage moléculaire de circuits électroniques décrits précédemment.
Un autre objet d'un mode de réalisation est de réaliser un collage moléculaire de circuits électroniques qui réduise la diffusion d'eau, de métal et de façon générale de matériau organique ou inorganique dans le matériau diélectrique séparant les plots conducteurs des circuits électroniques.
Un mode de réalisation prévoit un premier circuit électronique hybride comprenant une première face, destinée à être fixée à un deuxième circuit électronique par collage moléculaire hybride, des premiers plots conducteurs électriquement exposés sur la première face et des premières pistes exposées sur la première face, au moins deux groupes comprenant chacun au moins l'un des premières plots étant entourés chacun au moins au 3/4 par des premières pistes.
Un mode de réalisation prévoit également un procédé de collage hybride d'une première face d'un premier circuit électronique à une deuxième face d'un deuxième circuit électronique, le premier circuit électronique comprenant des premiers plots conducteurs électriquement exposés sur la première face et des premières pistes exposées sur la première face, au moins deux premiers groupes comprenant chacun au moins l'un des premiers plots étant entourés chacun au moins au 3/4 par des premières pistes, et le deuxième circuit électronique comprenant des deuxièmes plots conducteurs électriquement exposés sur la deuxième face et des deuxièmes pistes exposées sur la deuxième face, au moins deux deuxièmes groupes comprenant chacun au moins l'un des deuxièmes plots étant entourés chacun au moins au 3/4 par des deuxièmes pistes, le procédé comprenant la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes.
Selon un mode de réalisation, les premières pistes sont disposées de façon symétrique par rapport aux deuxièmes pistes.
Selon un mode de réalisation, la largeur de chaque première piste est inférieure au quart du diamètre minimal des cercles dans lesquels sont inscrites les sections droites des premiers plots.
Selon un mode de réalisation, au moins plus de 50 % des premiers plots sont entourés chacun au moins au 3/4 par des premières pistes.
Selon un mode de réalisation, les premiers plots et les premières pistes sont séparés par un matériau diélectrique, les premières pistes étant composées d'un matériau plus dense que le matériau diélectrique.
Selon un mode de réalisation, les premières pistes sont en un matériau conducteur électriquement.
Selon un mode de réalisation, les premières pistes ont la même composition que les premiers plots.
Selon un mode de réalisation, le premier circuit électronique comprend des éléments conducteurs électriquement, non exposés sur la première face et reliés aux premières pistes.
Selon un mode de réalisation, au moins l'un des premiers plots est flottant et au moins l'un des premiers plots est relié à un composant électronique du premier circuit électronique.
Selon un mode de réalisation, au moins deux des premières pistes sont interposées entre deux premiers plots adjacents parmi les premiers plots.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est une vue en coupe, partielle et schématique, d'un exemple de deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 2 est une vue de dessus, partielle et schématique, de l'un des circuits électroniques de la figure 1 avant l'étape de collage ;
la figure 3 est une vue en coupe, partielle et schématique, d'un mode de réalisation de deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 4 est une vue de dessus, partielle et schématique, de l'un des circuits électroniques de la figure 3 avant l'étape de collage ;
la figure 5 est une vue analogue à la figure 3 d'un autre mode de réalisation de deux circuits électroniques fixés par collage moléculaire hybride ;
la figure 6 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ;
la figure 7 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique ; et
la figure 8 est une vue analogue à la figure 4 d'un autre mode de réalisation d'un circuit électronique.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques. Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures ou à un circuit électronique dans une position normale d'utilisation. Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près. Dans la suite de la description, le terme "conducteur" signifie conducteur électriquement et le terme "isolant" signifie isolant électriquement.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments. De plus, dans la suite de la description, un plot formé dans une couche isolante et entouré complétement par des pistes signifie que les pistes forment un mur qui entoure la totalité du plot, seul le matériau composant la couche isolante étant présent entre le mur et le plot et un groupe de plots formés dans une couche isolante et qui est entouré complétement par des pistes signifie que les pistes forment un mur qui entoure les plots du groupe, seul le matériau composant la couche isolante étant présent entre les plots à la périphérie du groupe et le mur.
La figure 1 est une vue en coupe, partielle et schématique, d'un dispositif électronique 10 comprenant un premier circuit électronique 12A fixé à un deuxième circuit électronique 12B et la figure 2 est une vue de dessus, partielle et schématique, du circuit électronique 12A seul. Les circuits électroniques 12A, 12B sont seulement représentés partiellement sur les figures. Dans la suite de la description, un élément du circuit électronique 12A est désigné par une référence comprenant un chiffre suivi du suffixe "A" et un élément analogue du circuit électronique 12B est désigné par une référence comprenant le même chiffre suivi du suffixe "B".
Le circuit électronique 12A comprend une face 14A fixée à une face 14B du circuit électronique 12B par collage moléculaire hybride. Les faces 14A, 14B sont sensiblement planes. La face 14A du circuit électronique 12A est délimitée par une couche isolante 16A et par des plots conducteurs 18A s'étendant dans la couche isolante 16A et affleurant sur la face 14A. De façon analogue, la face 14B du circuit électronique 12B est délimitée par une couche isolante 16B et par des plots conducteurs 18B s'étendant dans la couche isolante 16B et affleurant sur la face 14B. Chaque circuit électronique 12A, 12B peut comprendre un substrat, non représenté, dans lequel et sur lequel sont formés des composants électroniques, non représentés. Le substrat peut être recouvert d'un empilement 22A, 22B de couches isolantes dans lequel sont formés des pistes métalliques 24A, 24B de différents niveaux de métallisation et des vias conducteurs 26A, 26B pour connecter les composants électroniques entre eux et les connecter à certains des plots 18A, 18B. La couche isolante 16A, 16B est la couche isolante de l'empilement 22A, 22B située au sommet de l'empilement 22A, 22B de couches isolantes, à l'opposé du substrat.
Selon un mode de réalisation, les circuits électroniques 12A, 12B sont fabriqués séparément, en plusieurs exemplaires sur des plaques de circuits intégrés. Les plaques sont ensuite fixées l'une à l'autre par collage moléculaire, les plots 18A étant mis au contact des plots 18B et la couche isolante 16A étant mise au contact de la couche isolante 16B. Les dispositifs électroniques 10 sont alors obtenus par découpe des plaques de circuits intégrés collées.
L'obtention d'un état de surface adapté à la réalisation d'un collage moléculaire implique généralement une étape de planarisation mécanochimique des plaques de circuits intégrés, également appelée CMP (sigle anglais pour Chemical-Mechanical Planarization), qui combine généralement gravure chimique et mécanique. Un tel procédé peut requérir que les différents matériaux présents en surface des plaques de circuits intégrés soient répartis de façon sensiblement homogène. C'est pourquoi certains plots 18A, 18B peuvent ne pas être connectés à des vias 26A, 26B et servent essentiellement à assurer une répartition sensiblement homogène de plots 18A, 18B en surface des plaques de circuits intégrés pour la mise en oeuvre du procédé de planarisation.
Plusieurs étapes au cours de la fabrication du dispositif électronique 10 comprennent la mise en contact du dispositif électronique 10 avec de l'eau. Selon un exemple, pour réaliser l'étape de collage, il peut être formé un film d'eau avant le collage sur les faces 14A et 14B. Selon un autre exemple, les performances du collage peuvent être vérifiées par une technique de microscopie acoustique en présence d'eau. Selon un autre exemple, la découpe des plaques de circuits intégrés peut être réalisée au moyen d'une scie refroidie à l'eau. La présence d'eau, notamment au niveau des couches isolantes 16A, 16B exposées sur les faces 14A, 14B peut entraîner l'apparition de défauts comme des bulles, de la corrosion sous contrainte, etc., pouvant dégrader les performances du dispositif électronique 10.
En outre, suite à l'étape de collage, le matériau composant les plots conducteurs 18A, 18B de l'un des circuits électroniques 12A, 12B, par exemple du cuivre, peut être au contact du matériau composant les couches isolantes 16A, 16B de l'autre circuit électronique 12A, 12B, par exemple de l'oxyde de silicium. La diffusion du matériau conducteur dans le matériau diélectrique, généralement poreux, peut se produire, notamment en présence d'un champ électrique, et peut entraîner un vieillissement de l'interconnexion par claquage du matériau diélectrique.
Les figures 3 et 4 sont des vues analogues aux figures 1 et 2 respectivement d'un mode de réalisation d'un dispositif électronique 30. Le dispositif électronique 30 comprend l'ensemble des éléments du dispositif électronique 10 représenté sur les figures 1 et 2, le circuit électronique 12A comprenant en outre des pistes 32A s'étendant dans la couche isolante 16A et affleurant sur la face 14A et le circuit électronique 12B comprenant en outre des pistes 32B s'étendant dans la couche isolante 16B et affleurant sur la face 14B. Les pistes 32A, 32B sont de préférence rectilignes et interconnectées en réseau. Dans le présent mode de réalisation, pour chaque circuit électronique 12A, 12B, les pistes 32A, 32B forment une grille dans les ouvertures de laquelle sont situés les plots 18A, 18B, c'est-à-dire que chaque plot 18A, 18B est complètement entouré par des pistes 32A, 32B.
Les pistes 32A, 32B sont dans un matériau qui joue le rôle de barrière de diffusion, par exemple un matériau plus dense que le matériau diélectrique composant la couche isolante 16A, 16B. Les pistes 32A, 32B peuvent être composées d'un seul matériau ou correspondre à un empilement de couches de matériaux différents. Les pistes 32A, 32B peuvent comprendre un métal, ou un alliage métallique, notamment du cuivre (Cu), de l'aluminium (Al), du titane (Ti), ou du tungstène (W). Les pistes 32A, 32B peuvent être dans le même matériau conducteur que les plots 18A, 18B. Les pistes 32A, 32B peuvent être dans un matériau conducteur différent du matériau conducteur composant les plots 18A, 18B. De façon avantageuse, les pistes 32A, 32B sont dans le même matériau que les plots 18A, 18B et sont formées simultanément avec les plots 18A, 18B. Les pistes 32A, 32B peuvent être dans un matériau diélectrique plus dense que le matériau diélectrique composant la couche isolante 16A, 16B. A titre d'exemple, lorsque la couche isolante 16A, 16B est en oxyde de silicium (SiO2), les pistes 32A, 32B peuvent être en nitrure d'aluminium (AlN), en nitrure de titane (TiN) ou en nitrure de tantale (TaN).
Les plots 18A, 18B peuvent avoir, vus selon une direction perpendiculaire à la face 14A, 14B, une section droite circulaire, ovale ou polygonale, par exemple carrée, rectangulaire ou hexagonale. De préférence, tous les plots 18A, 18B ont la même section droite. On appelle D le diamètre du cercle dans lequel est inscrite la section droite du plot 18A, 18B. Lorsque la section droite du plot 18A est circulaire, le diamètre D correspond au diamètre de la section droite. Le diamètre D peut être compris entre 1 µm et 10 µm. Selon un mode de réalisation, la distance minimale entre deux plots 18A, 18B est supérieure ou égale à D. De façon générale, chaque piste 32A, 32B a, vue selon une direction perpendiculaire à la face 14A, 14B, une dimension majeure, appelée longueur L, au moins cinq fois, de préférence au moins dix fois, supérieure à une dimension mineure, appelée largeur W. Selon un mode de réalisation, la largeur W de chaque piste 32A, 32B est inférieure ou égale à D/4. La largeur W minimale de chaque piste 32A, 32B dépend notamment du plus petit motif pouvant être réalisé par les techniques de fabrication des pistes 32A, 32B. La largeur minimale W de chaque piste 32A, 32B peut être supérieure à 100 nm. La profondeur P des pistes 32A, 32B peut être la même que la profondeur des plots 18A, 18B. La profondeur P peut être comprise entre 100 nm et 1 µm.
De façon avantageuse, les pistes 32A, 32B jouent le rôle de barrière contre la diffusion, dans le matériau diélectrique composant la couche isolante 16A, 16B, d'eau, et/ou du matériau composant les plots 18A, 18B et/ou de façon générale de tout matériau organique ou inorganique solide ou liquide pouvant venant au contact de la couche isolante 16A, 16B au cours de la fabrication du dispositif électronique 30 ou au cours de l'utilisation du dispositif électronique 30.
De préférence, les pistes 32A du circuit électronique 12A sont agencées de façon symétrique par rapport aux pistes 32B du circuit électronique 12B de sorte que les pistes 32A viennent au contact des pistes 32B lors de l'étape de collage moléculaire. Les pistes 32A sont alors fixées aux pistes 32B lors de l'étape de collage moléculaire. Les pistes 32A, 32B permettent d'accroître les performances du collage, notamment la tenue à l'arrachement du circuit électronique 12A par rapport au circuit électronique 12B et inversement.
Selon un mode de réalisation, l'aire des surfaces métalliques exposées sur la face 14A destinée à être collée à la face 14B est inférieure à 50 % de l'aire de la face 14A. L'aire des plots 18A peut être inférieure à 25 % de l'aire de la face 14A et l'aire des pistes 32A peut être inférieure à 25 % de l'aire de la face 14A. De façon analogue, l'aire des surfaces métalliques exposées sur la face 14B destinée à être collée à la face 14A est inférieure à 50 % de l'aire de la face 14B. L'aire des plots 18B peut être inférieure à 25 % de l'aire de la face 14B et l'aire des pistes 32B peut être inférieure à 25 % de l'aire de la face 14B. Ceci facilite la mise en oeuvre d'une étape de planarisation mécano-chimique lors de la formation des faces 14A, 14B.
Le procédé de planarisation mécanochimique peut entraîner l'obtention d'une face 14A, 14B, avant l'étape de collage, pour laquelle les plots 18A, 18B et éventuellement les pistes conductrices 32A, 32B sont légèrement en retrait par rapport à la surface plane exposée de la couche isolante 16A, 16B. Lors de la mise en contact du circuit électronique 12A et du circuit électronique 12B, par exemple à température ambiante, le collage moléculaire a lieu dans un premier temps seulement entre la couche isolante 16A et la couche isolante 16B. Une étape de recuit peut alors être réalisée, par exemple à environ 400 °C. Cette étape entraîne la dilatation des plots 18A, 18B et des pistes 32A, 32B de sorte que les plots 18A viennent au contact des plots 18B et que les pistes 32A viennent au contact des pistes 32B. On obtient alors un collage moléculaire entre les plots 18A et les plots 18B et entre les pistes 32A et les pistes 32B.
Dans le mode de réalisation représenté sur la figure 3, les pistes 32A, 32B sont laissées flottantes. Selon un autre mode de réalisation, les pistes 32A, 32B peuvent être reliées à une source d'un potentiel de référence, par exemple la masse, ou être reliées à une borne d'un composant électronique du circuit électronique 12A, 12B.
La figure 5 est une vue analogue à la figure 3 d'un autre mode de réalisation d'un dispositif électronique 40. Le dispositif électronique 40 comprend l'ensemble des éléments du dispositif électronique 30, au moins l'un des circuits électroniques 12A ou 12B, et de préférence chaque circuit électronique 12A, 12B comme cela est représenté en figure 5, comprenant en outre des pistes conductrices 42A, 42B, s'étendant dans l'empilement 22A, 22B de couches isolantes, en vis-à-vis des pistes conductrices 32A, 32B et reliés aux pises conductrices 32A, 32B par des vias conducteurs 44A, 44B. Il est ainsi obtenu de façon avantageuse une barrière plus efficace contre l'eau et/ou la diffusion du matériau composant les plots 18A, 18B et/ou de façon générale de tout matériau organique ou inorganique solide ou liquide pouvant venir au contact de la couche isolante 16A, 16B au cours de la fabrication du dispositif électronique 40 ou au cours de l'utilisation du dispositif électronique 40. En figure 5, à titre d'exemple, on a représenté pour le circuit électronique 12B, des pistes 42B d'un seul niveau de métallisation reliées aux pistes 32B et, pour le circuit électronique 12A, des pistes 42A de deux niveaux de métallisation reliées aux pistes 32A. D'autres pistes conductrices de niveaux de métallisation inférieurs peuvent être également prévues et reliées aux pistes conductrices 32A, 32B.
Dans le mode de réalisation représenté sur la figure 4, chaque plot conducteur 18A est entouré complètement par des pistes conductrices 32A. Toutefois, il peut ne pas être nécessaire que chaque plot conducteur 18A soit entouré complètement par des pistes conductrices 32A.
La figure 6 est une figure analogue à la figure 4 et représente un autre mode de réalisation dans lequel tous les plots conducteurs 18A ne sont pas complètement entourés par les pistes conductrices 32A. C'est le cas, à titre d'exemple, des trois plots conducteurs 18A représentés vers le centre de la figure 6 qui ne sont pas chacun complètement entourés par une piste 32A mais le sont à environ 75 %, le mur formé par les pistes 32A entourant chacun de ces plots 18A étant interrompu une fois ou deux fois. De préférence, au moins la majorité des plots 18A, plus préférentiellement au moins 75 % des plots 18A, sont chacun entouré à plus de 50 %, de préférence à plus de 75 % par des pistes conductrices 32A.
Selon un mode de réalisation, des groupes de plots 18A sont entourés complètement par des pistes 32A, chaque plot du groupe de plots n'étant pas lui-même entouré complètement par des pistes 32A. A titre d'exemple, deux groupes 46A de cinq plots chacun sont représentés complètement entourés par des pistes conductrices 32A. De préférence, chaque groupe de plots conducteurs 18A entouré par des pistes conductrices 32A comprend moins de dix plots conducteurs 18A, de préférence moins de sept plots conducteurs 18A, plus préférentiellement moins de six plots conducteurs 18A.
Dans les modes de réalisation représentés sur les figures 4 et 6, toutes les pistes 32A sont représentées connectées les unes aux autres. Selon un autre mode de réalisation, les pistes 32A peuvent être réparties en au moins un premier ensemble de pistes 32A et un deuxième ensemble de pistes 32A, toutes les pistes du premier ensemble étant reliées les unes aux autres et toutes les pistes du deuxième ensemble étant reliées les unes aux autres, les pistes du premier ensemble n'étant pas reliées aux pistes du deuxième ensemble.
La figure 7 est une figure analogue à la figure 4 et représente un autre mode de réalisation dans lequel les pistes conductrices 32A sont réparties en cinq ensembles 50A distincts de pistes conductrices 32A, qui peuvent être identiques ou différents. En figure 7, des plots conducteurs 18A sont chacun entourés partiellement, à plus de 75 % par des pistes conductrices 32A appartenant à deux ensembles 50A différents. Un tel mode de réalisation permet que les pistes conductrices 32A ne soient pas toutes polarisées au même potentiel, notamment dans le cas où les pistes 32A sont laissées flottantes et se polarisent en fonction des potentiels des plots 18A adjacents ou dans le cas où les pistes 32A sont reliées à une source de potentiel, les pistes 32A d'ensembles différents pouvant alors être reliées à des sources de potentiels différents.
La figure 8 est une figure analogue à la figure 4 et représente un autre mode de réalisation dans lequel, pour au moins certaines des paires de plots conducteurs 18A adjacents, plus de deux pistes 32A sont présentes entre les plots conducteurs 18A de ces paires. En figure 8, on a représenté deux groupes de plots conducteurs 18A séparés par trois pistes 32A parallèles.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, bien que des modes de réalisation décrits précédemment concernent un dispositif électronique qui comprend l'empilement de deux circuits électroniques, il est clair que le dispositif électronique peut comprendre un empilement de plus de deux circuits électroniques, les modes de réalisation décrits précédemment pouvant s'appliquer à chaque interface entre deux circuits électroniques adjacents de l'empilement. En outre, les modes de réalisation décrits précédemment en relation avec les figures 4, 6 et 7 peuvent chacun être mis en oeuvre en combinaison avec les modes de réalisation décrits précédemment en relation avec les figures 3 et 5. Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (10)

  1. Premier circuit électronique (12A) comprenant une première face (14A), destinée à être fixée à un deuxième circuit électronique (12A) par collage moléculaire hybride, des premiers plots (18A) conducteurs électriquement exposés sur la première face et des premières pistes (32A) exposées sur la première face, au moins deux groupes comprenant chacun au moins l'un des premières plots (18A) étant entourés chacun au moins au 3/4 par des premières pistes.
  2. Premier circuit électronique selon la revendication 1, dans lequel au moins plus de 50 % des premiers plots (18A) sont entourés chacun au moins au 3/4 par des premières pistes (32A).
  3. Premier circuit électronique selon la revendication 1 ou 2, dans lequel les premiers plots (18A) et les premières pistes (32A) sont séparés par un matériau diélectrique, les premières pistes étant composées d'un matériau plus dense que le matériau diélectrique.
  4. Premier circuit électronique selon l'une quelconque des revendications 1 à 3, dans lequel les premières pistes (32A) sont en un matériau conducteur électriquement.
  5. Premier circuit électronique selon l'une quelconque des revendications 1 à 4, dans lequel les premières pistes (32A) ont la même composition que les premiers plots (32A).
  6. Premier circuit électronique selon l'une quelconque des revendications 1 à 5, dans lequel le premier circuit électronique (12A) comprend des éléments conducteurs électriquement (42A), non exposés sur la première face (14A) et reliés aux premières pistes (32A).
  7. Premier circuit électronique selon l'une quelconque des revendications 1 à 6, dans lequel au moins l'un des premiers plots (18A) est flottant et au moins l'un des premiers plots (18A) est relié à un composant électronique du premier circuit électronique (12A).
  8. Premier circuit électronique selon l'une quelconque des revendications 1 à 7, dans lequel au moins deux des premières pistes (32A) sont interposées entre deux premiers plots adjacents parmi les premiers plots (18A).
  9. Procédé de collage hybride d'une première face (14A) d'un premier circuit électronique (12A) à une deuxième face (14B) d'un deuxième circuit électronique (12B), le premier circuit électronique comprenant des premiers plots (18A) conducteurs électriquement exposés sur la première face et des premières pistes (32A) exposées sur la première face, au moins deux premiers groupes comprenant chacun au moins l'un des premiers plots (18A) étant entourés chacun au moins au 3/4 par des premières pistes, et le deuxième circuit électronique comprenant des deuxièmes plots (18B) conducteurs électriquement exposés sur la deuxième face et des deuxièmes pistes (32B) exposées sur la deuxième face, au moins deux deuxièmes groupes comprenant chacun au moins l'un des deuxièmes plots (18B) étant entourés chacun au moins au 3/4 par des deuxièmes pistes, le procédé comprenant la mise en contact des premiers plots avec les deuxièmes plots et des premières pistes avec les deuxièmes pistes.
  10. Procédé selon la revendication 9, dans lequel les premières pistes (32A) sont disposées de façon symétrique par rapport aux deuxièmes pistes (32B).
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137357A1 (en) * 2013-11-18 2015-05-21 Rohm Co., Ltd. Semiconductor device and semiconductor device production method
US20160141249A1 (en) * 2014-11-13 2016-05-19 Samsung Electronics Co., Ltd. Semiconductor Devices
US20180277585A1 (en) * 2011-07-05 2018-09-27 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180277585A1 (en) * 2011-07-05 2018-09-27 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US20150137357A1 (en) * 2013-11-18 2015-05-21 Rohm Co., Ltd. Semiconductor device and semiconductor device production method
US20160141249A1 (en) * 2014-11-13 2016-05-19 Samsung Electronics Co., Ltd. Semiconductor Devices

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