FR3045869A1 - Routage ameliore pour structure integree tridimensionnelle - Google Patents

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Abstract

Structure intégrée tridimensionnelle comprenant au moins un premier substrat (S1, S3, S5) comportant des premiers composants (1) orientés selon au moins une première direction (D1), un deuxième substrat (S2, S4, S6) comportant des deuxièmes composants (1) orientés selon au moins une deuxième direction (D2) et au moins un niveau d'interconnexion (B1, B2, B3, B3, B) comportant des lignes électriquement conductrices (21, 22) s'étendant selon au moins une troisième direction (D3), la deuxième direction (D2) et/ou la troisième direction (D3) formant un angle non droit et non nul avec la première direction (D1) de sorte que deux points (4, 5, 16, 17, 19, 20) des premiers ou des deuxièmes composants soient reliés par une première liaison électrique (3, 11, 14, 15, 18) comportant au moins l'une des lignes électriquement conductrices.

Description

Routage amélioré pour structure intégrée tridimensionnelle
Des modes de mise en œuvre et de réalisation de l’invention concernent les structures intégrées tridimensionnelles, par exemple des structures comportant des puces rapportées mutuellement solidarisées ou encore des structures tridimensionnelles dites monolithiques, c'est-à-dire formées par un empilement successif de différents éléments (substrats, partie(s) d’interconnexions...), et plus particulièrement le routage des interconnexions entre les différents éléments de telles structures.
Classiquement, les composants d’un circuit intégré sont interconnectés par des lignes électriquement conductrices qui s’étendent selon deux directions préférentielles orthogonales. Ce type de routage est connu par l’homme du métier sous l’appellation anglo-saxonne « Manhattan routing » Ce type de routage ne permet pas de connecter « en ligne droite » deux composants du circuit situés de manière oblique, par exemple en diagonale, l’un par rapport à l’autre, dans le repère formé par les directions préférentielles orthogonales d’interconnexion. Les longueurs d’interconnexion et donc les délais de propagation des signaux ne sont pas optimaux dans toutes les directions du circuit.
Un routage autorisant des interconnexions obliques, par exemple diagonale serait souhaitable du point de vue des performances du circuit mais n’est pas compatible avec les techniques de fabrication des circuits intégrés ayant une haute densité d’intégration.
Ainsi, selon un mode de réalisation, il est proposé une structure intégrée comprenant des lignes conductrices s’étendant selon au moins trois directions différentes, et dont la réalisation se fait de manière simple par des procédés classiques.
Selon un aspect, il est proposé une structure intégrée tridimensionnelle comprenant au moins un premier substrat comportant des premiers composants orientés selon au moins une première direction (par exemple des lignes de polysilicium formant des grilles de transistors ou des résistances, s’étendant selon la première direction conférant une première orientation à ces transistors ou à ces résistances), un deuxième substrat comportant des deuxièmes composants orientés selon au moins une deuxième direction et au moins un niveau d’interconnexion comportant des lignes électriquement conductrices s’étendant selon au moins une troisième direction, la deuxième direction et/ou la troisième direction formant un angle non droit et non nul avec la première direction de sorte que deux points des premiers ou des deuxièmes composants soient reliés par une première liaison électrique comportant au moins l’une desdites lignes électriquement conductrices.
Ainsi en utilisant une structure intégrée tridimensionnelle dont une partie est tournée d’un angle non nul et non droit par rapport à une autre partie de la structure, il devient possible de réaliser de façon simple des liaisons électriques droites et obliques entre deux points, ce qui n’est pas possible avec un routage classique du type « Manhattan ».
Ceci s’applique que la structure soit du type monolithique, ou bien formée de puces rapportées.
Ainsi dans le cas d’une structure monolithique, les deux substrats peuvent être angulairement décalés avec la troisième direction parallèle à la deuxième direction, mais de ce fait angulairement décalée par rapport à la première direction.
En variante, les deux substrats peuvent ne pas être angulairement décalés, mais dans ce cas c’est le niveau d’interconnexion qui est angulairement décalé par rapport aux deux substrats.
Bien entendu, il est possible de prévoir au moins un niveau d’interconnexions au dessus de chaque substrat, avec par exemple l’ensemble « deuxième substrat - niveau d’interconnexion associé » angulairement décalé par rapport à l’ensemble « premier substrat-niveau d’interconnexion associé ».
Dans le cas de puces rapportées, une première puce pourrait contenir le premier substrat et une première partie d’interconnexion, une deuxième puce pourrait contenir le deuxième substrat et une deuxième partie d’interconnexion, et les deux puces seraient angulairement décalées lors de leur assemblage.
Préférentiellement, ledit angle non droit et non nul est un angle de 45°.
Selon une variante du type « puces rapportées », la structure intégrée peut comprendre au moins - un premier élément, par exemple une première puce, comportant le premier substrat et au moins un premier niveau d’interconnexion contenant des premières lignes électriquement conductrices s’étendant au moins selon une quatrième direction parallèle ou orthogonale à la première direction, et - un deuxième élément, par exemple une deuxième puce, comportant au moins le deuxième substrat et au moins un deuxième niveau d’interconnexion contenant des deuxièmes lignes électriquement conductrices qui s’étendent selon ladite au moins une troisième direction d’orientation.
Les deux éléments sont mutuellement solidarisés, et - la deuxième direction forme ledit angle non droit et non nul avec la première direction, - la troisième direction est parallèle ou orthogonale à la deuxième direction, et - au moins deux points dudit premier élément sont électriquement reliés par ladite première liaison électrique comportant au moins l’une desdites deuxièmes lignes électriquement conductrices.
Ainsi, la structure proposée comporte deux éléments dont le routage des interconnexions est réalisé de manière classique, par exemple un routage dit « Manhattan routing », et les deux éléments sont solidarisés de telle manière que la structure comporte des lignes métalliques qui s’étendent selon trois directions dont une direction oblique par rapport aux deux autres, ce qui permet un gain sur la longueur des lignes par rapport à une structure ne comportant que deux directions préférentielles de routage.
En d’autres termes, on utilise au moins l’une des deuxièmes lignes appartenant audit au moins un niveau d’interconnexions de la deuxième puce pour relier électriquement de façon oblique deux points de la première puce.
Lesdites premières lignes électriquement conductrices peuvent s’étendre généralement selon la quatrième et/ou une cinquième direction orthogonale, et les deuxièmes lignes métalliques peuvent s’étendre selon la troisième et/ou une sixième direction orthogonale.
Chaque élément peut comporter une partie d’interconnexions, par exemple une partie d’interconnexion du type BEOL (« Back End Of Line ») selon un acronyme anglo-saxon bien connu de l’homme du métier, comportant plusieurs niveaux de métal et ledit au moins un niveau d’interconnexion de l’élément considéré est au moins un niveau de métal de ladite partie d’interconnexion.
Ladite première liaison électrique peut comprendre des vias reliant lesdits deux points à ladite au moins une deuxième ligne électriquement conductrice.
Le premier élément et le deuxième élément peuvent être mutuellement solidarisés par des piliers électriquement conducteurs, ou par un collage hybride via leurs parties d’interconnexion respectives. L’un au moins des deux éléments peut comprendre au moins un circuit intégré, par exemple réalisé dans son substrat.
Au moins deux points du deuxième élément peuvent également être électriquement reliés par une deuxième liaison électrique comportant au moins l’une desdites premières lignes électriquement conductrices formant ledit angle non droit et non nul avec les deuxièmes lignes électriquement conductrices dudit au moins un deuxième niveau d’interconnexion.
En d’autres termes on a alors ici une structure duale dans laquelle par exemple deux composants du premier élément peuvent être reliés par une liaison oblique située au niveau du deuxième élément et vice-versa.
Selon une autre variante, la structure intégrée peut être une structure tridimensionnelle monolithique comportant au moins le premier substrat, le deuxième substrat et ledit au moins un niveau d’interconnexion.
Par exemple les première et deuxième directions peuvent être parallèles et la troisième direction forme ledit angle non droit et non nul avec les premières et les deuxièmes directions.
En variante, la deuxième direction et la troisième direction peuvent être parallèles et former avec la première direction ledit angle non droit et non nul.
Dans ce mode de réalisation, deux points du premier substrat peuvent être reliés par une liaison électrique comprenant une desdites ligne électriquement conductrice dudit au moins un niveau d’interconnexion.
La structure intégrée monolithique peut également comprendre au moins un niveau d’interconnexion additionnel entre le premier substrat et le deuxième substrat et deux points du niveau d’interconnexion additionnel peuvent être reliés par une deuxième liaison électrique comprenant une deuxième ligne électriquement conductrice d’un deuxième niveau d’interconnexion s’étendant selon au moins la troisième direction.
Selon un autre aspect, il est proposé un procédé de réalisation d’une structure intégrée tridimensionnelle comprenant - une réalisation d’au moins un premier substrat comportant des premiers composants orientés selon au moins une première direction, - une réalisation d’un deuxième substrat comportant des deuxièmes composants orientés selon au moins une deuxième direction, et - une réalisation d’au moins un niveau d’interconnexion comportant des lignes électriquement conductrices s’étendant selon au moins une troisième direction, le premier substrat, le deuxième substrat et ledit au moins un niveau d’interconnexion étant mutuellement solidarisés de sorte que la deuxième direction et/ou la troisième direction forment un angle non droit et non nul avec la première direction et que deux points des premiers ou des deuxièmes composants soient reliés par une première liaison électrique comportant au moins l’une des lignes électriquement conductrices.
Préférentiellement, ledit angle non droit et non nul est un angle de 45°.
Selon un mode de mise en œuvre, le procédé peut comprendre - une réalisation d’au moins un premier élément comportant le premier substrat et au moins un premier niveau d’interconnexion contenant des premières lignes électriquement conductrices s’étendant au moins selon une quatrième direction parallèle ou orthogonale à la première direction, - une réalisation d’un deuxième élément comportant au moins le deuxième substrat et au moins un deuxième niveau d’interconnexion contenant des deuxièmes lignes électriquement conductrices qui s’étendent selon ladite au moins une troisième direction d’orientation - une solidarisation desdits deux éléments après une rotation de l’un des éléments par rapport à l’autre dudit angle non droit et non nul, de manière à ce que la deuxième direction forme ledit angle non droit et non nul avec la première direction, la troisième direction étant parallèle ou orthogonale à la deuxième direction, une première liaison électrique comportant au moins l’une desdites deuxièmes lignes électriquement conductrices reliant électriquement au moins deux points dudit premier élément.
Selon un autre mode de réalisation, le procédé peut comprendre la réalisation d’une structure intégrée monolithique comportant au moins le premier substrat, le deuxième substrat et ledit au moins un niveau d’interconnexion mutuellement assemblées.
La deuxième et la troisième direction peuvent être parallèles et forment avec la première direction ledit angle non droit et non nul.
Le procédé peut comprendre en outre la réalisation d’une liaison électriquement conductrice comprenant une desdites lignes électriquement conductrice dudit niveau d’interconnexion et reliant deux points du premier substrat.
Le procédé peut également comprendre une réalisation d’au moins un niveau d’interconnexion additionnel entre le premier substrat et le deuxième substrat et la réalisation d’une deuxième liaison électrique comprenant une deuxième ligne électriquement conductrice d’un deuxième niveau d’interconnexion s’étendant selon au moins la troisième direction, ladite deuxième liaison électrique reliant deux point du premier niveau d’interconnexion additionnel.
Le placement-routage des différents composants et lignes électriquement conductrices est avantageusement réalisé en prenant en compte ladite rotation d’un angle non droit et non nul. D’autres avantages et caractéristiques de l’invention apparaîtrons à l’examen de la description détaillée de modes de mise en œuvre et de réalisation et des figures sur lesquelles - Les figures 1 à 9 illustrent des modes de réalisation de l’invention.
Les figures 1 et 2 illustrent une structure intégrée tridimensionnelle STR comprenant un premier élément El, par exemple une première puce, et un deuxième élément E2, par exemple une deuxième puce. La structure STR est donc du type « puces rapportées ».
Le premier élément El comprend un premier substrat SI, et une première partie d’interconnexion B1 (communément désigné par l’homme du métier sous l’appellation « BEOL », Back End Of Line) comprenant plusieurs niveaux d’interconnexion (niveau de métal) qui comportent chacun des lignes électriquement conductrices, par exemple des premières lignes de métal 21, et des niveaux de vias VI entre ces niveaux de métal.
Le deuxième élément E2 comprend un deuxième substrat S2 et une deuxième partie d’interconnexion B2 comportant des deuxièmes lignes de métal 22, et des niveaux de vias V2 entre ces niveaux de métal.
Les deux éléments El et E2 comprennent chacun une pluralité de composants 1 réalisés dans et/ou leurs substrats respectifs SI et S2, par exemple des transistors.
Comme illustré sur la figure 2, les composants du premier substrat SI sont orientés selon au moins une première direction préférentielle Dl. Dans cet exemple, la direction DI est colinéaire à l’axe X. Ainsi, les lignes de polysilicium formant les grilles des transistors 1 s’étendent selon la première direction Dl.
Cela étant, certains transistors peuvent présenter des grilles s’étendant en majeure partie dans ladite direction préférentielle et ayant de courtes portions connectant perpendiculairement les partie orientées selon la direction préférentielle de façon à former par exemple des grilles en T, en U ou en E. Néanmoins, malgré ces appendices de grille les composants seront considérés comme orientés selon la première direction préférentielle Dl.
Les composants du deuxième substrat sont orientés selon une deuxième direction préférentielle D2, par exemple ici une direction ayant une composantes selon l’axe X et une composante selon l’axe Y, de manière à ce que la première direction forme un angle Θ non droit et non nul avec la première direction, par exemple un angle Θ de 45°.
Les lignes métalliques 21 de la première partie d’interconnexion B1 s’étendent selon une quatrième direction D4, ici colinéaire à la première direction Dl, et selon une cinquième direction D5 orthogonale à la quatrième direction D4.
Les lignes métalliques 22 de la deuxième partie d’interconnexion B2 s’étendent selon une troisième direction D3, ici colinéaire à la deuxième direction D2 et selon une sixième direction D6, orthogonale à la troisième direction D3.
Les deux éléments El et E2 comprennent au niveau de leurs parties d’interconnexion respectives des plots de métal 2 qui solidarisent la structure intégrée par un collage métal-métal, un collage isolant-isolant étant obtenu entre les plots de métal. Les plots de métal 2 sont donc formés par le collage de deux portions de lignes métalliques supérieures appartenant aux première et deuxième parties d’interconnexion B1 et B2. Ce type de collage, de type moléculaire, est couramment désigné sous le terme de collage hybride (« hybrid bonding » en anglais).
La structure intégrée STR comprend une première liaison électrique 3 connectant deux points 4 et 5 du premier élément El et comprenant une ligne métallique 30 de la deuxième partie d’interconnexion B2. Ici, les deux points appartiennent chacun à une ligne métallique différente de la première partie d’interconnexion Bl.
Les deux points 4 et 5 sont reliés à ladite ligne métallique 30 par l’intermédiaire de deux vias 3 1 et 32.
Une deuxième liaison électrique 6 comprenant une deuxième ligne métallique 60 relie dans cet exemple deux points 7 et 8 du deuxième niveau d’interconnexion B2, par l’intermédiaire de deux vias 61 et 62.
Ainsi on a utilisé une ligne métallique 30 de la deuxième partie d’interconnexion B2 pour réaliser une liaison diagonale ou oblique entre les deux points 4 et 5 de la première partie d’interconnexion Bl. Il est à noter que la ligne métallique 30 peut n’être électriquement connectée à aucune autre ligne métallique du deuxième niveau d’interconnexion B2 et ne servir donc qu’à former une liaison électrique entre les deux points 4 et 5 du premier élément El. Au besoin, la ligne métallique 30 peut servir à connecter électriquement deux points 4 et 5 du premier élément El entre eux mais également à un autre point de deuxième élément E2.
De même, on a utilisé une ligne métallique 60 de la première partie d’interconnexion Bl pour réaliser une liaison diagonale ou oblique entre les deux points 7 et 8 de la deuxième partie d’interconnexion B2.
Lors du procédé de réalisation d’une telle structure, chacun des éléments El et E2 est réalisé de manière classique, et la solidarisation des deux éléments se fait après rotation de 45° de l’un des deux éléments par rapport à l’autre.
En outre, la réalisation de chacun des via 31, 32, 61, et 62 se fait en deux parties. Un premier segment de chaque via est réalisé dans le premier élément, et un deuxième segment est réalisé dans le deuxième élément. Chaque segment de via s’étend depuis un plot de collage 2 situé sur la face supérieure de la partie d’interconnexion dans laquelle elle se trouve, en vis-à-vis du deuxième segment associé. Les deux segments de chaque via sont assemblés de manière à former un seul et même via lors du collage du premier élément et du deuxième élément.
Ainsi, les liaisons électriques 3 et 6 ne sont réalisées qu’au moment du collage des deux éléments El et E2. Le placement routage du premier élément El a été effectué en tenant compte du placement routage du deuxième élément E2, et/ou réciproquement.
Il est à noter que la figure 1 n’est pas réellement une vue en coupe mais une vue schématique simplifiée des liaisons électriques décrites ci-dessus. Les points 4 et 5 du premier élément El n’appartiennent pas à un même plan parallèle au plan de la figure mais sont décalés l’un par rapport à l’autre selon l’axe X.
De même, les deux segments du via 31 et la paire de plots de collage depuis lesquels ils s’étendent sont décalés selon l’axe X par rapport aux deux segments du via 31 et à la paire de plots de collage depuis lesquels ils s’étendent.
Les mêmes remarques s’appliquent aux points 7 et 8 et aux éléments compris dans la liaison 6.
Selon un autre mode de réalisation illustré sur la figure 3, chaque partie d’interconnexion comprend des piliers électriquement conducteurs 10 sur sa face supérieure, par exemple des piliers de cuivre 10, et les deux éléments El et E2 sont mutuellement solidarisés par l’intermédiaire de ces piliers.
La structure STR comprend également une liaison électrique 11 reliant deux points 12 et 13 du premier élément.
La liaison électrique comprend deux vias 111 et 112 et une deuxième ligne métallique 110 de la deuxième partie d’interconnexion B2. Chaque segment de chaque via s’étend ici depuis un pilier de cuivre, et les première et deuxième liaisons électriques 3 et 6 ne sont réalisées qu’au moment de la solidarisation des deux éléments El et E2 via leurs piliers de cuivre respectifs 10.
Comme illustré sur la figure 4, l’un des deux éléments, par exemple le deuxième élément E2, peut comprendre les piliers de cuivre 10 non pas sur la face supérieure de sa partie d’interconnexion B2, mais sur la face inférieure de son substrat S2.
Une liaison électrique 14 reliant les deux point 4 et 5 du premier élément comprend ainsi des vias 141 et 142 dont une partie, connue par l’homme du métier sous l’acronyme anglo-saxon « TSV » (« Through Silicon Via »), s’étend dans le deuxième élément depuis les piliers de cuivre 10, en traversant le deuxième substrat S2 jusqu’à la ligne métallique 140 présente dans le deuxième niveau d’interconnexion.
Il convient de noter que la liaison électrique 14 s’étend dans une partie du deuxième substrat S2 ne comprenant pas de composant.
Ici encore, la liaison électrique 14 n’est réalisée qu’au moment de la solidarisation des deux éléments El et E2 par l’intermédiaire des piliers de cuivres 10.
Selon un autre aspect illustré sur la figure 5, la structure intégrée peut être une structure monolithique comportant l’empilement d’un premier substrat S3, d’une première partie d’interconnexion B3, du deuxième substrat S4, et d’une deuxième partie d’interconnexion B4. A la différence des modes de réalisation précédents, la structure STR n’est pas obtenue par la solidarisation de deux éléments réalisés séparément, mais par la superposition des différentes couches S3, B3, S4, B4.
La structure monolithique est réalisée de manière classique par la réalisation successive et superposée des couches S3, B3, S4 et B4, en réalisant une rotation d’un angle Θ de 45° entre la réalisation de la première partie d’interconnexion B3 et la réalisation du deuxième substrat S4.
Ainsi, comme illustré sur la figure 6, les composants 1 du premier substrat S3 sont orientés selon la première direction préférentielle DI qui dans cet exemple est colinéaire à l’axe X.
Les composants du deuxième substrat S4 sont orientés selon la troisième direction préférentielle D3, comprenant ici une composante selon l’axe X et une composante selon l’axe Y, de façon à former l’angle Θ de 45° avec la première direction Dl.
Les lignes métalliques de la première partie d’interconnexion B3 s’étendent selon la quatrième direction D4 et selon la cinquième direction D5 orthogonale à la quatrième direction D4. Ici, la quatrième direction D4 est colinéaire à la première direction Dl.
Les lignes métalliques de la deuxième partie d’interconnexion B4 s’étendent selon la troisième direction D3 et selon la sixième direction D6, orthogonale à la troisième direction D3. Dans cet exemple ; la troisième direction comprend une composante selon l’axe X et une composante selon l’axe Y, de manière à former l’angle Θ non droit et non nul avec la première direction, par exemple ici un angle Θ de 45°.
La structure monolithique STR comprend une liaison électrique 15 reliant deux points 16 et 17 de la première partie d’interconnexion B3 et comprenant une ligne de métal 150 de la deuxième partie d’interconnexion B4.
Les deux points sont reliés à la ligne métallique 150 par des vias 151 et 152 réalisés selon un procédé classique.
Ainsi on a utilisé une ligne métallique 150 de la deuxième partie d’interconnexion B4 pour réaliser une liaison diagonale ou oblique entre les deux points 16 et 17 de la première partie d’interconnexion B3.
Selon une variante illustrée sur la figure 7, la structure monolithique peut comprendre l’empilement d’un premier substrat S5, du deuxième substrat S6, et d’une partie d’interconnexion B.
Dans cette variante, la structure STR est réalisée de manière classique par la réalisation successive et superposée des couches S5, S6, B, en réalisant une rotation d’un angle Θ de 45° entre la réalisation du deuxième substrat S6 et de la partie d’interconnexion B.
La structure comporte en outre une liaison électrique 18 reliant deux points 19 et 20 du premier substrat S5, par exemple deux électrodes de deux transistors 1 réalisés dans le premier substrat S5, et comprenant une ligne métallique 180 du niveau d’interconnexion SI.
Les deux points 181 et 182 sont reliés à la ligne métallique 180 par des vias 181 et 182 qui traverse une partie du deuxième substrat S4 ne comprenant pas de composant.
Comme illustré sur la figure 8, les composants du premier substrat S5 sont orientés selon la première direction préférentielle Dl, et les composants du deuxième substrat S6 sont orientés selon la deuxième direction préférentielle D2. Ici, la première direction préférentielle et la deuxième direction préférentielle sont colinéaires, orientées selon l’axe X. Ainsi, les lignes de polysilicium formant les grilles des transistors 1 s’étendent selon la première direction.
Les lignes métalliques de la partie d’interconnexion B sont orientées selon la troisième direction préférentielle D3 et la sixième direction préférentielle D6 orthogonale à la deuxième direction préférentielle D2.
Dans cet exemple, la troisième direction préférentielle D3 s’étend selon une direction comprenant une composante selon l’axe X et une composante selon l’axe Y, de manière à former l’angle Θ non droit et non nul avec la première direction, par exemple ici un angle Θ de 45°.
Ainsi on a utilisé une ligne métallique 180 de la partie d’interconnexion B pour réaliser une liaison diagonale ou oblique entre les deux points 19 et 20 du premier substrat.
Selon une variante illustrée sur la figure 9, la structure STR est réalisée de manière classique par la réalisation successive et superposée des couches S5, S6, B, en réalisant une rotation d’un angle Θ de 45° entre la réalisation du premier substrat S5 et la réalisation du deuxième substrat S6.
Ainsi la première direction DI s’étend selon l’axe X, et la deuxième direction et la troisième direction sont colinéaires et comportent une composante selon l’axe X et une composante selon l’axe Y, de manière à former l’angle Θ de 45° avec la première direction D1.
Les modes de réalisation et de mises en œuvre présentés ici ne sont nullement limitatifs. Notamment, bien qu’il ait été question ici d’un angle non droit et non nul d’une valeur de 45°, les modes de mise en œuvre et de réalisation présentés ici sont compatibles avec toute valeur d’angle.
En outre, dans les variantes de structures de type « puces rapportées », il serait possible de prévoir une structure de type « back to back » selon une expression anglo-saxonne bien connue de l’homme du métier, c'est-à-dire une structure dans laquelle les substrats SI et S2 des deux éléments El et E2 sont solidarisés par leur face arrière, c'est-à-dire leur face opposée à celle supportant la partie d’interconnexion (BEOL). L’invention peut également s’appliquer à une structure tridimensionnelle obtenue par une technologie dite de « collage et/ou construction séquentielle » (« bonding and/or sequentially built structure ») utilisant par exemple des fenêtres d’amorçage (« seed Windows ») pour faire croître des portions cristallines de silicium dans une partie supérieure de la structure, ou bien des dépôts de films de silicium suivis de cristallisations.

Claims (24)

  1. REVENDICATIONS
    1. Structure intégrée tridimensionnelle comprenant au moins un premier substrat (SI, S3, S5) comportant des premiers composants (1) orientés selon au moins une première direction préférentielle (Dl), un deuxième substrat (S2, S4, S6) comportant des deuxièmes composants (1) orientés selon au moins une deuxième direction (D2) et au moins un niveau d’interconnexion (Bl, B2, B3, B4, B) comportant des lignes électriquement conductrices (21, 22) s’étendant selon au moins une troisième direction (D3), la deuxième direction (D2) et/ou la troisième direction (D3) formant un angle non droit et non nul avec la première direction (Dl) de sorte que deux points (4, 5, 16, 17, 19, 20) des premiers ou des deuxièmes composants soient reliés par une première liaison électrique (3, 11, 14, 1S, 18) comportant au moins l’une des lignes électriquement conductrices.
  2. 2. Structure intégrée selon la revendication 1, dans laquelle ledit angle non droit et non nul est un angle de 45°. .
  3. 3. Structure intégrée selon la revendication 1 ou 2, comprenant au moins un premier élément (El) comportant le premier substrat (SI) et au moins un premier niveau d’interconnexion (Bl) contenant des premières lignes électriquement conductrices (21) s’étendant au moins selon une quatrième direction (D4) parallèle ou orthogonale à la première direction (Dl), et un deuxième élément (E2) comportant au moins le deuxième substrat (S2) et au moins un deuxième niveau d’interconnexion (B2) contenant des deuxièmes lignes électriquement conductrices (22) qui s’étendent selon ladite au moins une troisième direction (D3), les deux éléments (El, E2) étant mutuellement solidarisés, la deuxième direction (D2) formant ledit angle non droit et non nul avec la première direction (Dl), et ladite au moins une troisième direction (D3) étant parallèle ou orthogonale à la deuxième direction (D2), et au moins deux points (4, 5) dudit premier élément (El) sont électriquement reliés par ladite première liaison électrique (3, 11, 14) comportant au moins l’une (30, 110, 140) desdites deuxièmes lignes électriquement conductrices (22).
  4. 4. Structure intégrée selon la revendication 3, dans laquelle lesdites premières lignes électriquement conductrices (21) s’étendent selon la quatrième (D4) et/ou une cinquième (D5) directions orthogonales, et les deuxièmes lignes métalliques (22) s’étendent selon la troisième (D3) et/ou une sixième direction orthogonale.
  5. 5. Structure intégrée selon l’une quelconque des revendications 3 et 4, dans laquelle chaque élément (El, E2) comporte une partie d’interconnexion (Bl, B2) comportant plusieurs niveaux de métal et ledit au moins un niveau d’interconnexion de l’élément considéré est au moins un niveau de métal de ladite partie d’interconnexion (Bl, B2).
  6. 6. Structure intégrée selon l’une quelconque des revendications 3 à 5, dans laquelle ladite première liaison électrique (3, 11, 14) comprend des vias (31, 32, 111, 112, 141, 142) reliant lesdits deux points (4, S) à ladite au moins une deuxième ligne électriquement conductrice (30, 110, 140,).
  7. 7. Structure intégrée selon l’une quelconque des revendications 3 à 6, dans laquelle le premier élément (El) et le deuxième élément (E2) sont mutuellement solidarisés par des piliers électriquement conducteurs (10).
  8. 8. Structure intégrée selon l’une quelconque l’une des revendications 5 ou 6, dans laquelle le premier élément (El) et le deuxième élément (E2) sont mutuellement solidarisés via leurs parties d’interconnexion (Bl, B2) par un collage hybride.
  9. 9. Structure intégrée selon l’une quelconque des revendications 3 à 8, dans laquelle l’un au moins des deux éléments (El, E2) comprend au moins un circuit intégré.
  10. 10. Structure intégrée selon l’une quelconque des revendications 3 à 9, dans laquelle au moins deux points (7,8) dudit au moins un deuxième niveau d’interconnexion (B2) sont électriquement reliés par une deuxième liaison électrique (6) comportant au moins l’une (60) desdites premières lignes électriquement conductrices (21) fprmant ledit angle non droit et non nul avec les deuxièmes lignes électriquement conductrices (22) dudit au moins un deuxième niveau d’interconnexion (B2).
  11. 11. Structure intégrée selon l’une des revendications 1 ou 2, formant une structure tridimensionnelle monolithique comportant au moins le premier substrat (S3, S5), le deuxième substrat (S4, S6) et ledit au moins un niveau d’interconnexion (B3, B4, B).
  12. 12. Structure intégrée selon la revendication 11, dans laquelle les premières (DI) et deuxièmes (D2) directions sont parallèles et la troisième direction (D3) forme ledit angle non droit et non nul avec les premières (Dl) et les deuxièmes (D2) directions.
  13. 13. Structure intégrée selon la revendication 11, dans laquelle la deuxième direction (D2) et la troisième direction (D3) sont parallèles et forment avec la première direction (Dl) ledit angle non droit et non nul.
  14. 14. Structure intégrée selon la revendication 12, dans laquelle deux points (19, 20) du premier substrat sont reliés par ladite liaison électrique (18) comprenant l’une (180) desdites ligne électriquement conductrice dudit au moins un niveau d’interconnexion (B).
  15. 15. Structure intégrée selon la revendication 12 comprenant au moins un premier niveau d’interconnexion (B3) entre le premier substrat (S3) et le deuxième substrat (S4) et deux points (16, 17) du premier niveau d’interconnexion (B3) sont reliés par une liaison électrique (15) comprenant une ligne électriquement conductrice (150) d’un deuxième niveau d’interconnexion (B4) s’étendant selon au moins la troisième direction (D3).
  16. 16. Procédé de réalisation d’une structure intégrée tridimensionnelle comprenant - une réalisation d’au moins un premier substrat (SI, S3, S5) comportant des premiers composants (1) orientés selon au moins une première direction préférentielle (Dl), - une réalisation d’un deuxième substrat (S2, S4, S6) comportant des deuxièmes composants (1) orientés selon au moins une deuxième direction (D2), et - une réalisation d’au moins un niveau d’interconnexion (Bl, B2, B3, B4, B) comportant des lignes électriquement conductrices (21, 22) s’étendant selon au moins une troisième direction (D3), le premier substrat (SI, S3, S5), le deuxième substrat (S2, S4, S6) et ledit au moins un niveau d’interconnexion (Bl, B2, B3, B4, B) étant mutuellement solidarisés de sorte que la deuxième direction (D2) et/ou la troisième direction (D3) forment un angle non droit et non nul avec la première direction (Dl) et que deux points (4, 5, 16, 17, 19, 20) des premiers ou des deuxièmes composants soient reliés par une première liaison électrique (3, 11, 14, 15, 18) comportant au moins l’une des lignes électriquement conductrices.
  17. 17. Procédé selon la revendication 16, dans lequel ledit angle non droit et non nul est un angle de 45°.
  18. 18. Procédé selon la revendication 16 ou 17, comprenant - une réalisation d’au moins un premier élément (El) comportant le premier substrat (SI) et au moins un premier niveau d’interconnexion (Bl) contenant des premières lignes électriquement conductrices (21) s’étendant au moins selon une quatrième direction (D4) parallèle ou orthogonale à la première direction (Dl), - une réalisation d’un deuxième élément (E2) comportant au moins le deuxième substrat (S2) et au moins un deuxième niveau d’interconnexion (B2) contenant des deuxièmes lignes électriquement conductrices (22) qui s’étendent selon ladite au moins une troisième direction (D3) - une solidarisation desdits deux éléments (El, E2) après une,rotation de l’un des éléments (El, E2) par rapport à l’autre dudit angle non droit et non nul, de manière à ce que la deuxième direction (D2) forme ledit angle non droit et non nul avec la première direction (Dl), la troisième direction (D3) étant parallèle ou orthogonale à la deuxième direction (D2), ladite première liaison électrique (3, 11, 14) comportant au moins l’une (30, 110, 140) desdites deuxièmes lignes électriquement conductrices (22) reliant électriquement au moins deux points dudit premier élément.
  19. 19. Procédé selon l’un des revendications 16 ou 17, comprenant la réalisation d’un structure intégrée tridimensionnelle monolithique comportant au moins le premier substrat (S3, S5), le deuxième substrat (S4, S6) et ledit au moins un niveau d’interconnexion (B3, B4, B).
  20. 20. Procédé selon la revendication 19, dans lequel les premières et deuxièmes directions (Dl, D2) sont parallèles et la troisième direction (D3) forme ledit angle non droit et non nul avec les premières et les deuxièmes directions (Dl, D2).
  21. 21. Procédé selon la revendication 19, dans lequel la deuxième direction (D2) et la troisième direction (D3) sont parallèles et forment avec la première direction (Dl) ledit angle non droit et non nul.
  22. 22. Procédé selon la revendication 20, comprenant la réalisation d’une liaison électrique (18) comprenant l’une (180) desdites lignes électriquement conductrice dudit niveau d’interconnexion (B) et reliant deux points (19, 20) du premier substrat.
  23. 23. Procédé selon la revendication 20, comprenant la réalisation d’au moins un premier niveau d’interconnexion (B3) entre le premier substrat (S3) et le deuxième substrat (S4) et la réalisation d’une liaison électrique (15) comprenant une ligne électriquement conductrice (150) d’un deuxième niveau d’interconnexion (B4) s’étendant selon au moins la troisième direction (D3), ladite liaison électrique (15) reliant deux points du premier niveau d’interconnexion (B3).
  24. 24. Procédé selon l’une des revendications 16 à 23, dans lequel on réalise le placement-routage des différents composants et des différentes lignes électriquement conductrices (21, 22, 30, 60, 110, 140, 150, 180) en tenant compte de ladite rotation dudit angle non droit et non nul.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3045869B1 (fr) * 2015-12-18 2020-02-07 Stmicroelectronics (Crolles 2) Sas Routage ameliore pour structure integree tridimensionnelle
FR3061602B1 (fr) * 2017-01-02 2019-05-31 Stmicroelectronics (Crolles 2) Sas Systeme d'identification d'une puce 3d
KR20210068572A (ko) * 2018-10-29 2021-06-09 도쿄엘렉트론가부시키가이샤 반도체 소자의 모놀리식 3d 집적을 위한 아키텍처
US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040098696A1 (en) * 2002-11-18 2004-05-20 Steven Teig Method and apparatus for routing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
JP3611561B2 (ja) * 2002-11-18 2005-01-19 沖電気工業株式会社 半導体装置
JP2012064709A (ja) 2010-09-15 2012-03-29 Sony Corp 固体撮像装置及び電子機器
FR2980917B1 (fr) * 2011-09-30 2013-09-27 St Microelectronics Crolles 2 Procede de realisation d'une liaison traversante electriquement conductrice
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US9941275B2 (en) * 2012-12-29 2018-04-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
FR3045869B1 (fr) * 2015-12-18 2020-02-07 Stmicroelectronics (Crolles 2) Sas Routage ameliore pour structure integree tridimensionnelle

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040098696A1 (en) * 2002-11-18 2004-05-20 Steven Teig Method and apparatus for routing

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
CHENG-KOK KOH ET AL: "Manhattan or Non-Manhattan? -A Study of Alternative VLSI Routing Architectures", ECE TECHNICAL REPORTS. PAPER, 4 January 1999 (1999-01-04), pages 1 - 13, XP055294979, Retrieved from the Internet <URL:http://docs.lib.purdue.edu/cgi/viewcontent.cgi?article=1039&context=ecetr> [retrieved on 20160811] *
CHIA-CHUN TSAI ET AL: "Double-via insertion enhanced X-architecture clock routing for reliability", IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS. ISCAS 2010 - 30 MAY-2 JUNE 2010 - PARIS, FRANCE, IEEE, US, 30 May 2010 (2010-05-30), pages 3413 - 3416, XP031725091, ISBN: 978-1-4244-5308-5 *
LICHENG XUE ET AL: "3D floorplanning of low-power and area-efficient Network-on-Chip architecture", MICROPROCESSORS AND MICROSYSTEMS, vol. 35, no. 5, 16 April 2011 (2011-04-16), pages 484 - 495, XP028224229, ISSN: 0141-9331, [retrieved on 20110416], DOI: 10.1016/J.MICPRO.2011.04.001 *
PRASUN GHOSAL ET AL: "Obstacle Aware Routing in 3D Integrated Circuits", 16 December 2011, ADVANCED COMPUTING, NETWORKING AND SECURITY, SPRINGER BERLIN HEIDELBERG, BERLIN, HEIDELBERG, PAGE(S) 451 - 460, ISBN: 978-3-642-29279-8, XP019175272 *
TONG C C ET AL: "ROUTING IN A THREE-DIMENSIONAL CHIP", IEEE TRANSACTIONS ON COMPUTERS, IEEE SERVICE CENTER, LOS ALAMITOS, CA, US, vol. 44, no. 1, 1 January 1995 (1995-01-01), pages 106 - 117, XP000526070, ISSN: 0018-9340, DOI: 10.1109/12.368006 *

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