FR2990296A1 - Connexion d'une puce munie de vias traversants avec d'autres elements - Google Patents

Connexion d'une puce munie de vias traversants avec d'autres elements Download PDF

Info

Publication number
FR2990296A1
FR2990296A1 FR1254061A FR1254061A FR2990296A1 FR 2990296 A1 FR2990296 A1 FR 2990296A1 FR 1254061 A FR1254061 A FR 1254061A FR 1254061 A FR1254061 A FR 1254061A FR 2990296 A1 FR2990296 A1 FR 2990296A1
Authority
FR
France
Prior art keywords
chip
pads
vias
elements
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1254061A
Other languages
English (en)
Inventor
Sylvain Joblot
Pierre Bar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR1254061A priority Critical patent/FR2990296A1/fr
Priority to CN201310151646.5A priority patent/CN103383936B/zh
Priority to CN2013202218079U priority patent/CN203277371U/zh
Priority to US13/873,103 priority patent/US8994172B2/en
Publication of FR2990296A1 publication Critical patent/FR2990296A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention concerne une puce munie de vias traversants dans laquelle les vias sont constituée d'une ouverture à parois isolées revêtues d'un matériau conducteur (27) et remplie d'un matériau isolant facilement déformable (29), des éléments (32, 37) de liaison avec une autre puce étant disposés en regard du matériau isolant facilement déformable.

Description

B11578 - 11-GR1-0778FR01 1 CONNEXION D'UNE PUCE MUNIE DE VIAS TRAVERSANTS AVEC D'AUTRES ÉLÉMENTS Domaine de l'invention La présente invention concerne le domaine des circuits intégrés dits tridimensionnels, comprenant une superposition de 5 puces et autres éléments pour assurer des interconnexions et augmenter la densité d'intégration. Exposé de l'art antérieur La figure 1 représente un exemple d'une telle réalisation tridimensionnelle, destinée à connecter une ou plusieurs 10 puces semiconductrices contenant des circuits intégrés à une carte de circuit imprimé. Dans cet exemple, on a représenté deux puces de circuit intégré 1 et 2 montées par l'intermédiaire d'un interposeur 4 sur un support 6, telle qu'une céramique, un 15 polymère, une portion de carte de circuit imprimé... La face inférieure du support 6 porte des éléments de connexion, tels que des billes 8, destinés à assurer une connexion à un pas compatible avec les dimensions et l'espacement des plages de connexion d'une carte de circuit imprimé non représentée, sur 20 laquelle le composant doit être monté et à laquelle il doit être connecté.
B11578 - 11-GR1-0778FR01 2 Chaque puce 1, 2 comprend sur sa face inférieure un réseau d'interconnexion constitué de plusieurs niveaux de métallisation destiné à relier des points de la surface de la puce entre eux et à des plots situés au dernier niveau de métallisa- tion. Chacun de ces plots est relié par les moyens de connexion tels que des piliers métalliques 10, par exemple en cuivre, à des plots similaires de la surface supérieure d'une plaque intermédiaire ou interposeur 4 dont les surfaces supérieure et inférieure sont généralement revêtues d'un réseau d'inter- connexion. La plaque d'interposeur 4 comprend des vias traversants 12 dont chacun est relié à l'un des plots de la face supérieure de cette plaque et à un plot de la face inférieure de cette plaque dans le but de redistribuer les connexions au pas serré entre les éléments de connexion 10 vers d'autres éléments de connexion 14 du côté de la face inférieure de la plaque 4 à un pas plus lâche adapté au pas possible des connexions sur le support 6. Le support 6 comprend également sur ses faces supérieure et inférieure des réseaux d'interconnexion 16, 17, les plots du réseau d'interconnexion 16 étant reliés à des éléments de connexion tels que les piliers 14 et les plots du réseau d'interconnexion 17 étant reliés à des plots de réception des billes 8. De nombreuses variantes d'une telle structure sont possibles. Par exemple, au lieu de deux puces de circuit intégré 1 et 2, on pourrait prévoir une ou plusieurs puces dont l'une au moins sert de support à au moins une autre puce de circuit intégré. Une difficulté avec de tels assemblages réside dans un éventuel défaut de fiabilité au cours du temps. En effet, le support 6 et la plaque d'interposeur 4, cette dernière étant généralement en silicium, ont notamment des coefficients de dilatation différents. Ainsi, quand cet assemblage est soumis à un échauffement, il s'exerce des contraintes latérales sur les éléments de connexion 14 les plots du réseau d'interconnexion 16 et ceux-ci, ou les soudures qui les lient au support et à la B11578 - 11-GR1-0778FR01 3 plaque d'interposeur, risquent de se fissurer et d'affecter la qualité des liaisons. Ainsi, il existe un besoin d'améliorer la fiabilité des structures tridimensionnelles existantes.
Résumé Pour satisfaire à ce besoin, un mode de réalisation de la présente invention prévoit une puce munie de vias traversants dans laquelle les vias sont constituée d'une ouverture à parois isolées revêtues d'un matériau conducteur et remplie d'un matériau isolant facilement déformable, des éléments de liaison avec une autre puce étant disposés en regard du matériau isolant facilement déformable. Selon un mode de réalisation de la présente invention, le matériau conducteur est du cuivre.
Selon un mode de réalisation de la présente invention, le matériau isolant facilement déformable est un polymère de type polysiloxane. Selon un mode de réalisation de la présente invention, les éléments de liaison sont des plots ou des plages métalliques 20 destinés à être reliés à des billes. Selon un mode de réalisation de la présente invention, les éléments de liaison sont des piliers en un matériau conducteur, tel que du cuivre. Selon un mode de réalisation de la présente invention, 25 les éléments de liaison sont des piliers en un matériau conducteur, tel que du cuivre et/ou des plots ou des plages métalliques destinés à être reliés à des billes. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 30 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe schématique et simplifiée d'un assemblage tridimensionnel 35 de puces ; B11578 - 11-GR1-0778FR01 4 la figure 2 est une vue en coupe agrandie d'un mode de réalisation d'un via traversant une puce ; et la figure 3 est une vue en coupe agrandie d'un mode de réalisation d'un via traversant une puce associé à des moyens de connexion supérieur et inférieur. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée On constate que l'une au moins des puces constituant un assemblage tridimensionnel tel que l'assemblage de la figure 1 comporte essentiellement des vias traversants. La description suivante sera donnée dans le cas où la puce considérée est une puce d'interposeur en silicium telle que la plaque ou puce 4 de la figure 1, mais on notera que ce qui suit peut s'appliquer à toute puce comportant des vias interposée entre d'autres puces auxquelles elle est connectée.
La figure 2 est une vue en coupe agrandie d'une portion de la puce 4 de la figure 1. On considère dans cet exemple le cas où un via traversant cette puce est réalisé en utilisant la succession d'étapes suivantes. - La face supérieure de la puce est revêtue d'une couche isolante 21 dans laquelle sont formés des niveaux d'inter- connexion métalliques (non représentés), au moins une métallisation 23 étant disposé en regard de l'emplacement dans lequel on veut former le via. - Une ouverture est creusée à partir de la face inférieure de la puce, qui est alors éventuellement maintenue par une poignée fixée à sa face supérieure s'il s'agit d'une puce fortement amincie. Cette ouverture est creusée jusqu'à atteindre la métallisation 23. - Les parois de l'ouverture sont tapissées d'une couche isolante 25, dans le cas où la puce 4 est en un matériau conducteur, ce B11578 - 11-GR1-0778FR01 qui est le cas dans l'exemple choisi où cette puce est en silicium. - Un matériau conducteur 27, du cuivre dans un mode de réalisation préféré, est déposé de façon conforme. Ce dépôt de cuivre 5 est fait de toute façon classique. Généralement il est précédé du dépôt d'une couche d'accrochage en Ti, TiN, Ta, TaN, ou autre. - La partie 28 du dépôt de cuivre se trouvant sur la face inférieure est gravée pour la délimiter. - L'ensemble restant de l'ouverture est rempli d'un matériau 29 qui recouvre également la face inférieure de la puce. Le matériau 29 est choisi pour être un matériau facilement déformable, c'est-à-dire un matériau ductile à faible module d'Young, ou un matériau élastique à faible raideur (voir M. Bouchoucha et al, IEEE conference ECTC 2011, pp 567-572. On pourra par exemple utiliser un polymère de type polysiloxane tel que le produit commercialisé sous l'appellation "SINR". L'épaisseur de la puce 4 et les dimensions du via peuvent varier dans de larges proportions selon l'assemblage que l'on souhaite réaliser et les composants avec lesquels on souhaite assembler la puce 4. A titre d'exemple, la puce 4 peut avoir une épaisseur de 50 à 300 gm ou plus. Le via peut avoir des dimensions latérales de l'ordre de 10 à 15 pin. La couche isolante 25 peut être une couche d'oxyde de silicium d'une épaisseur de 0,2 à 1 pin. La couche de cuivre 27 peut avoir une épaisseur de 0,5 à 3 pin. Cette couche peut être déposé de façon à avoir une épaisseur plus importante au fond du via que sur ses parois. La figure 3 est une vue en coupe similaire à la repré- sentation de la figure 2 illustrant un mode de réalisation de moyens de connexion avec une autre puce. On considère dans cet exemple le cas où un via traversant cette puce est réalisé en utilisant la succession d'étapes suivantes. - Un trou est creusé à partir de la face supérieure de la puce non amincie.
B11578 - 11-GR1-0778FR01 6 - Les parois du trou sont tapissées d'une couche isolante 25, dans le cas où la plaquette 4 est en un matériau conducteur, ce qui est le cas dans l'exemple choisi où cette puce est en silicium. - Un matériau conducteur 27, du cuivre dans un mode de réalisation préféré, est déposé de façon conforme. Ce dépôt de cuivre est fait de toute façon classique. Généralement il est précédé du dépôt d'une couche d'accrochage en Ti, TiN, Ta, TaN, ou autre. - La partie 28 du dépôt de cuivre se trouvant sur la face supérieure est gravée pour la délimiter. - L'ensemble restant de l'ouverture est rempli d'un matériau 29 qui recouvre également la face supérieure de la plaquette. - Du côté de la face supérieure de la plaquette 4, on a prévu une connexion 33, associée à un ou plusieurs niveaux de métallisation reliant le conducteur 28 formé sur cette face supérieure à une zone 35 disposée en regard du via. On dépose une autre couche de protection 36, de préférence en le même matériau que le matériau 29 remplissant le via et formée et ouverte en regard du centre du via pour former, de préférence par croissance électrolytique un plot ou un pilier en cuivre 37 sur la zone 35. - La face inférieure de la plaquette 4 est ensuite amincie puis gravée afin de faire ressortir la partie de la couche conductrice 27 correspondant au fond du via. - Une couche de protection 31 est ensuite déposée, de préférence en le même matériau déformable que le matériau 29 remplissant le via. - Des ouvertures prévues dans la couche 31 permettent ensuite la réalisation de plots de connexion 32. Ainsi, si les plages, plots ou piliers 32 et 37 sont soumis à des contraintes de déplacement latérales, ces contraintes pourront être absorbées par le matériau facilement déformable 29. Les épaisseurs et les formes des métallisations B11578 - 11-GR1-0778FR01 7 27 et 33, seront choisies pour que ces métallisations puissent suivre le mouvement imposé. Bien entendu, la figure 3 ne représente qu'un mode de réalisation possible d'une structure. Les éléments 32 et 37 5 pourront comme on l'a indiqué précédemment être des piliers dont la face externe est destinée à être soudée à la face externe d'un plot correspondant d'une puce à assembler avec la puce 4. Les éléments 32 et 37 pourront également être des plages de connexion destinées à être soudées à des billes, etc., avec 10 lesquelles se pose un problème de déformation latérale liée à des variations thermiques ou autres. La largeur des plots 32, 37 est choisie inférieure aux dimensions latérales du remplissage en matériau déformable 29. Plus la différence de largeur sera importante, plus le disposi- 15 tif pourra absorber des contraintes latérales (ou axiales) susceptibles de se produire durant les différentes étapes d'assemblage puis de vieillissement du module final. Bien entendu, ces dimensions seront choisies en fonction des techniques couramment utilisées et des impératifs d'intégration.
20 Ce qui précède constitue la description de modes de réalisation particuliers d'un via traversant associé à des éléments de connexion. De façon générale, on considère ici une puce munie de vias traversants constitués d'un conducteur revêtant les parois latérales d'une ouverture, cette ouverture 25 étant remplie d'un matériau facilement déformable 29. De façon générale, il est prévu ici de disposer des éléments de connexion entre une puce munie de tels vias traversants et d'autres puces. Ces éléments de connexion sont disposés au-dessus et/ou en-dessous de chaque via et plus particulièrement au-dessus et/ou 30 en-dessous d'un matériau facilement déformable 29 remplissant ces vias. Ainsi, s'il s'exerce des contraintes latérales ou axiales sur ces éléments de connexion, celles-ci seront absorbées par un déplacement du matériau facilement déformable.

Claims (6)

  1. REVENDICATIONS1. Puce munie de vias traversants dans laquelle les vias sont constituée d'une ouverture à parois isolées revêtues d'un matériau conducteur (27) et remplie d'un matériau isolant facilement déformable (29), des éléments (32, 37) de liaison avec une autre puce étant disposés en regard du matériau isolant facilement déformable.
  2. 2. Puce selon la revendication 1, dans laquelle ledit matériau conducteur (27) est du cuivre.
  3. 3. Puce selon la revendication 1 ou 2, dans laquelle 10 ledit matériau isolant facilement déformable (29) est un polymère de type polysiloxane.
  4. 4. Puce selon l'une quelconque des revendications 1 à 3, dans laquelle les éléments de liaison sont des plots ou des plages métalliques destinés à être reliés à des billes. 15
  5. 5. Puce selon l'une quelconque des revendications 1 à 3, dans laquelle les éléments de liaison sont des piliers en un matériau conducteur, tel que du cuivre.
  6. 6. Puce selon l'une quelconque des revendications 1 à 3, dans laquelle les éléments de liaison sont des piliers en un 20 matériau conducteur, tel que du cuivre et/ou des plots ou des plages métalliques destinés à être reliés à des billes.
FR1254061A 2012-05-03 2012-05-03 Connexion d'une puce munie de vias traversants avec d'autres elements Withdrawn FR2990296A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR1254061A FR2990296A1 (fr) 2012-05-03 2012-05-03 Connexion d'une puce munie de vias traversants avec d'autres elements
CN201310151646.5A CN103383936B (zh) 2012-05-03 2013-04-18 具有贯穿过孔的芯片的连接
CN2013202218079U CN203277371U (zh) 2012-05-03 2013-04-18 半导体器件和半导体组件
US13/873,103 US8994172B2 (en) 2012-05-03 2013-04-29 Connection of a chip provided with through vias

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1254061A FR2990296A1 (fr) 2012-05-03 2012-05-03 Connexion d'une puce munie de vias traversants avec d'autres elements

Publications (1)

Publication Number Publication Date
FR2990296A1 true FR2990296A1 (fr) 2013-11-08

Family

ID=46229857

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1254061A Withdrawn FR2990296A1 (fr) 2012-05-03 2012-05-03 Connexion d'une puce munie de vias traversants avec d'autres elements

Country Status (3)

Country Link
US (1) US8994172B2 (fr)
CN (2) CN203277371U (fr)
FR (1) FR2990296A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2990296A1 (fr) * 2012-05-03 2013-11-08 St Microelectronics Sa Connexion d'une puce munie de vias traversants avec d'autres elements

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050248002A1 (en) * 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
US20080299762A1 (en) * 2007-05-29 2008-12-04 Freescale Semiconductor, Inc. Method for forming interconnects for 3-D applications
US20090206488A1 (en) * 2008-02-16 2009-08-20 International Business Machines Corporation Through substrate annular via including plug filler
US20110095435A1 (en) * 2009-10-28 2011-04-28 International Business Machines Corporation Coaxial through-silicon via
US20110108988A1 (en) * 2009-11-09 2011-05-12 Dong-Chan Lim Via structures and semiconductor devices having the via structures
US20110291267A1 (en) * 2010-06-01 2011-12-01 David Wei Wang Semiconductor wafer structure and multi-chip stack structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
US8803316B2 (en) * 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
FR2990296A1 (fr) * 2012-05-03 2013-11-08 St Microelectronics Sa Connexion d'une puce munie de vias traversants avec d'autres elements

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050248002A1 (en) * 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
US20080299762A1 (en) * 2007-05-29 2008-12-04 Freescale Semiconductor, Inc. Method for forming interconnects for 3-D applications
US20090206488A1 (en) * 2008-02-16 2009-08-20 International Business Machines Corporation Through substrate annular via including plug filler
US20110095435A1 (en) * 2009-10-28 2011-04-28 International Business Machines Corporation Coaxial through-silicon via
US20110108988A1 (en) * 2009-11-09 2011-05-12 Dong-Chan Lim Via structures and semiconductor devices having the via structures
US20110291267A1 (en) * 2010-06-01 2011-12-01 David Wei Wang Semiconductor wafer structure and multi-chip stack structure

Also Published As

Publication number Publication date
US8994172B2 (en) 2015-03-31
CN103383936B (zh) 2018-02-09
US20130292824A1 (en) 2013-11-07
CN103383936A (zh) 2013-11-06
CN203277371U (zh) 2013-11-06

Similar Documents

Publication Publication Date Title
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
EP2207748B1 (fr) Composant electronique a connexions par billes decouplees mecaniquement
EP2255383A2 (fr) Composant de connexion muni d'inserts creux et son procede de realisation
FR2936359A1 (fr) Connexion par emboitement de deux inserts soudes.
FR3007403A1 (fr) Procede de realisation d'un dispositif microelectronique mecaniquement autonome
FR3018953A1 (fr) Puce de circuit integre montee sur un interposeur
FR2720190A1 (fr) Procédé de raccordement des plages de sortie d'une puce à circuit intégré, et module multipuces ainsi obtenu.
FR3030109A1 (fr) Methode de fabrication d'un module electronique et module electronique
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
WO2005086232A1 (fr) Dispositif microelectronique d'interconnexion a tiges conductrices localisees
FR3045869A1 (fr) Routage ameliore pour structure integree tridimensionnelle
FR3045940A1 (fr) Dispositif d'inductance et son procede de fabrication
FR2990296A1 (fr) Connexion d'une puce munie de vias traversants avec d'autres elements
FR2974234A1 (fr) Assemblage de dispositifs a composants semiconducteurs empiles
EP4141915A1 (fr) Procédé de fabrication d'une puce électronique encapsulée à l'échelle de la puce ainsi que le dispositif correspondant
FR2961345A1 (fr) Circuit integre passif
FR2895567A1 (fr) Microcomposant comportant deux plaquettes interconnectees par des picots et procede d'interconnexion associe
WO2018002368A1 (fr) Dispositif electronique ayant une banque integree de composants passifs
FR3036226A1 (fr) Connexion par confinement d'un materiau entre deux elements de contact
EP3847694B1 (fr) Module electronique de puissance
FR3009649A1 (fr) Interconnexion de plusieurs niveaux d'un empilement de supports de composants electroniques
FR2864342A1 (fr) Procede d'interconnexion de composants electroniques sans apport de brasure et dispositif electronique obtenu par un tel procede
FR2569052A1 (fr) Procede d'interconnexion de circuits integres
FR3133705A1 (fr) Dispositif électronique
FR3050073A1 (fr) Systeme electronique pourvu d'une pluralite de fonctions electroniques interconnectees

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20150130