JP2017108076A

JP2017108076A - 半導体装置および半導体装置の製造方法

Info

Publication number: JP2017108076A
Application number: JP2015242555A
Authority: JP
Inventors: 史郎綱井; Shiro Tsunai
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2015-12-11
Filing date: 2015-12-11
Publication date: 2017-06-15
Anticipated expiration: 2035-12-11
Also published as: JP6662015B2

Abstract

【課題】積層した２つの半導体基板にある回路間の電気的な接続を短くする。
【解決手段】半導体装置は、第１配線を有する第１の半導体基板と、前記第１の半導体基板と接合され、第２配線と、接合した逆の表面に設けられた第３配線とを有する第２の半導体基板と、前記第２配線を貫通し、前記第１配線と前記第２配線と前記第３配線とを接続する接続部と、を備える。
【選択図】図８

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

２つの半導体基板を積層した半導体装置が知られている（特許文献１参照）。積層した半導体装置では２つの半導体基板にある回路間の電気的な接続が長くなるという問題が知られている。

特開２０１０−２４５５０６号公報

半導体装置は、第１配線を有する第１の半導体基板と、前記第１の半導体基板と接合され、第２配線と、接合した逆の表面に設けられた第３配線とを有する第２の半導体基板と、前記第２配線を貫通し、前記第１配線と前記第２配線と前記第３配線とを接続する接続部と、を備える。
半導体装置の製造方法は、第１配線を有する第１の半導体基板と、第２配線を有する第２の半導体基板とを接合する工程と、前記第１の半導体基板と前記第２の半導体基板との接合後に、前記第２配線を貫通し、前記第１配線と前記第２配線とを接続する接続部を形成する工程と、前記第２の半導体基板の接合した逆の表面に前記接続部と接続する第３配線を形成する工程と有する。

半導体装置の概略構成を示す図である。図２(a)は、接合前の第１の半導体ウェハを説明する図である。図２(b)は、接合前の第２の半導体ウェハを説明する図である。以下、本発明は配線方法に特徴が有るため、チップの配線部分のみを拡大した断面図を中心として示す。第１の半導体ウェハの表面に第２の半導体ウェハの表面を貼り合わせた際のチップの拡大断面図である。図４(a)は、第２の半導体ウェハの薄膜化を説明する図である。図４(b)は、接合前の第３の半導体ウェハを説明する図である。図５(a)は、第２の半導体ウェハの裏面に第３の半導体ウェハの表面を貼り合わせた図である。図５(b)は、薄膜化した第３の半導体ウェハを説明する図である。図６(a)は、全厚調整された第１の半導体ウェハ〜第３の半導体ウェハを説明する図である。図６(b)は、フォトレジストパターンを形成する工程を説明する図である。図７(a)は、貫通孔の形成を説明する図である。図７(b)は、through-silicon via（ＴＳＶ）の形成を説明する図である。完成した半導体装置を説明する図である。半導体装置の製造手順について説明するフローチャートである。

図１は、本実施形態に係る半導体装置の概略構成を示す図である。図１において、半導体装置１は、第１の半導体ウェハ（半導体基板）１０と、第２の半導体ウェハ（半導体基板）２０と、第３の半導体ウェハ（半導体基板）３０とを積層して構成される。
なお、本実施形態では３層積層を例示するが、３層構造に限らず、例えば２層でも４層でもそれ以上でも構わない。

半導体装置１は、第１の半導体ウェハ１０、第２の半導体ウェハ２０、および第３の半導体ウェハ３０を積層した後で、これら３つの半導体ウェハ１０〜３０を相互に電気的に接続するためのＴＳＶが設けられることによって完成する。

第１の半導体ウェハ１０、第２の半導体ウェハ２０、および第３の半導体ウェハ３０は、それぞれ、公知の製造技術によって製造される半導体基板である。各半導体基板には、例えば、光センサ、メモリ、トランジスタ、ＬＳＩ等のデバイス、およびこれらのデバイスを接続する配線等が、必要に応じて形成される。

＜第１の半導体ウェハ＞
第１の半導体ウェハ１０には、例えば、光電変換素子が二次元状に配列されたセンサ領域１１と、センサ領域１１に対する制御回路１２とが形成されており、半製品状態のイメージセンサを構成する。センサ領域１１は、例えば、画素を構成するフォトダイオード（ＰＤ）と、各フォトダイオードに対して配された画素トランジスタとを有する。

制御回路１２は、例えば、メタルオキサイドシリコン（ＭＯＳ）トランジスタ等によって構成される。第１の半導体ウェハ１０にける配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。

＜第２の半導体ウェハ＞
第２の半導体ウェハ２０には、例えば、メモリ素子が二次元状に配列されたメモリ領域２１と、メモリ領域２１に対する制御回路２２とが形成されており、半製品状態のメモリ回路を構成する。メモリ領域２１は、例えば、シリコン基板上に形成されたドレイン電極と、ソース電極と、トンネル酸化絶縁膜で挟まれたフローティングゲートとを有する。制御回路２２は、例えば、ＭＯＳトランジスタ等によって構成される。第２の半導体ウェハ２０における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。

＜第３の半導体ウェハ＞
第３の半導体ウェハ３０には、例えば、半製品状態の信号処理回路３１が形成されている。信号処理回路３１は、例えば、ＣＭＯＳトランジスタ等によって構成される。第３の半導体ウェハ３０における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。

以下、図面を参照して第１の半導体ウェハ１０、第２の半導体ウェハ２０、および第３の半導体ウェハ３０を積層し、３つの半導体ウェハ１０〜３０を電気的に接続する製造工程を説明する。

＜積層＞
図２(a)は、接合前の第１の半導体ウェハ１０ａを説明する図である。図２(a)において、上述したセンサ領域１１、制御回路１２および配線等のうち、金属の配線１５のみを図示している。配線１５は、後にエッチングストッパー層として機能する配線であり、例えば、チタンのようなエッチングレートが低い金属によって構成されるか、エッチングレートの低いバリアメタルで表面を覆われた金属で構成される。配線１５は、ＴＳＶを設ける予定位置に設けられている。
なお、ＴＳＶにより接続する配線以外の配線は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。

図２(b)は、接合前の第２の半導体ウェハ２０ａを説明する図である。図２(b)において、上述したメモリ領域２１、制御回路２２および配線等のうち、金属の配線２５、２６のみを図示している。配線２５は、上記配線１５の場合と同様に、後にエッチングストッパー層として機能する配線であり、例えば、チタンによって構成される。配線２５は、ＴＳＶを設ける予定位置に設けられている。

ＴＳＶの予定位置に設けられ、エッチングにより貫通させるための配線２６は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。また、ＴＳＶにより接続する配線以外の配線も、アルミニウム等の金属やポリシリコン等の非金属によって構成される。

第１の半導体ウェハ１０ａの表面１０ｆと、第２の半導体ウェハ２０ａの表面２０ｆとは、プラズマ接合、または接着剤接合によって貼り合わせる。

図３は、第１の半導体ウェハ１０ａの表面１０ｆと第２の半導体ウェハ２０ａの表面２０ｆとを貼り合わせた図である。

次に、第２の半導体ウェハ２０ａは、裏面２０ｂが研削、研磨され、例えば、厚さ１０μｍ以下程度まで薄膜化される。図４(a)は、第２の半導体ウェハ２０が薄膜化された状態を説明する図である。ここで、第１の半導体ウェハ１０ａの厚さ、および、薄膜化前における第２の半導体ウェハ２０ａの厚さは、ともに１２インチウェハの場合は通常７７５μｍである。

図４(b)は、接合前の第３の半導体ウェハ３０ａを説明する図である。図４(b)において、上述した信号処理回路３１および配線等のうち、金属の配線３５、３６のみを図示している。配線３５および配線３６は、それぞれＴＳＶの予定位置に設けられている。

配線３５および配線３６は、エッチングにより貫通させるための配線であるため、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。また、ＴＳＶにより接続する配線以外の配線は任意の材質の金属配線で構成される。

図４(b)の第３の半導体ウェハ３０ａの表面３０ｆは、第２の半導体ウェハ２０の裏面２０ｂとプラズマ接合、または接着剤接合によって貼り合わせる。

図５(a)は、第２の半導体ウェハ２０の裏面２０ｂに、第３の半導体ウェハ３０ａの表面３０ｆを貼り合わせた状態を説明する図である。

次に、第３の半導体ウェハ３０ａは、裏面３０ｂが研削、研磨され、例えば、厚さ１０μｍ以下程度まで薄膜化される。図５(b)は、第３の半導体ウェハ３０が薄膜化された状態を説明する図である。ここで、平坦化、薄膜化前における第３の半導体ウェハ３０ａの厚さは、１２インチウェハの場合は通常７７５μｍである。

次に、第１の半導体ウェハ１０ａの裏面１０ｂが研磨されることで、例えば、全厚を７００μｍにする。図６(a)は、全厚調整された後の、第１の半導体ウェハ１０〜第３の半導体ウェハ３０が張り合わされた状態を説明する図である。

＜ＴＳＶ形成＞
図６(b)は、フォトレジスト４０によるパターンを形成する工程を説明する図である。具体的には、図６(a)の第３の半導体ウェハ３０の裏面３０ｂの全体に、ポジ型のフォトレジスト４０が塗布される。次に、ＴＳＶ予定位置に相当する位置のみを露光し、その後、現像することによってＴＳＶ予定位置のフォトレジスト４０を除去する。これにより、フォトレジスト４０によるパターンが形成される。なお、ポジ型のフォトレジスト４０に代えて、ネガ型のフォトレジストを用いてもよい。ネガ型のフォトレジストを用いる場合には、ＴＳＶ予定位置に相当する位置以外の位置を露光する。

図７(a)は、ＴＳＶ予定位置に対する貫通孔５１、５２の形成を説明する図である。フォトレジスト４０によるパターンを形成した後に、異方性エッチングを施すことにより、貫通孔５１、５２を形成させる。上述したように、第１の半導体ウェハ１０における配線１５、および第２の半導体ウェハ２０における配線２５は、共に、エッチングレートが低い金属（例えば、チタンのバリアメタルで覆われた金属）により形成されている。従って、これらの配線は、ともにエッチングストッパー層として機能する。

エッチングストッパー層として機能する配線１５、配線２５を設けたことにより、深さが異なる貫通孔５１、５２を、単一のエッチング工程で得ることができる。具体的には、貫通孔５１の深さを基準にエッチング時間を決定する。すなわち、エッチングにより形成された孔が、第３の半導体ウェハ３０の配線３６および第２の半導体ウェハ２０の配線２６を貫通し、第１の半導体ウェハ１０の配線１５へ到達するまでに必要な時間をエッチング時間とする。

貫通孔５２については、貫通孔５１より浅いので、エッチングで浸食された孔が第２の半導体ウェハ２０の配線２５まで到達する時間が、貫通孔５１側において浸食された孔が第１の半導体ウェハ１０の配線１５まで到達する時間よりも短い。しかしながら、第２の半導体ウェハ２０の配線２５はエッチングレートが低い金属により形成されているため、配線２５のエッチング速度は遅い。このため、配線２５が貫通する前に、貫通穴５１が配線１５まで達する。すなわち、同じエッチング時間でありながら、異なる深さの貫通孔５１、５２が得られる。

図７(b)は、ＴＳＶの形成を説明する図である。図７(a)に示した、エッチング後に残留しているフォトレジスト４０を除去した後、貫通孔５１、５２の内側壁面５１ａ、５２ａに、それぞれチタン膜を形成させる。そして、チタン膜を形成した貫通孔５１、５２の内側に、それぞれ銅を充填することによってＴＳＶを形成する。充填材料としては、銅の他にタングステンまたはポリシリコンを用いてもよい。ＴＳＶ形成後、貫通孔５１、５２の上にそれぞれ金属配線４５、４６を施す。ここに用いる金属は配線に適したものであれば任意である。

図８は、完成した半導体装置１を説明する図である。図８に示す半導体装置１においては、アルミニウム４５、４６を覆うように、例えば、ＳiＯ_２等の誘電体による上層カバー４７を形成する。さらに、ボンディングＰＡＤ４８を、例えば、銅によって形成する。ボンディングＰＡＤ４８は、第３の半導体ウェハ３０における不図示の配線と接続される。すなわち、ボンディングＰＡＤ４８は、半導体装置１からの取り出し電極、いわゆる電極パッドの役割を担う。ボンディングＰＡＤ４８を用いる場合は、ボンディングＰＡＤ４８と外部配線（不図示）との間をワイヤボンディングにて接続することができる。

なお、ボンディングＰＡＤ４８を用いる例を説明したが、第１の半導体ウェハ１０の裏面１０ｂに不図示の電極バンプを設け、この電極バンプと外部配線（不図示）との間をフェースダウンボンディングにて接続する構成にしてもよい。

＜フローチャートの説明＞
図９を参照して半導体装置１の製造手順について説明する。例えば、作業者（ロボットでもよい）は、接合前の第１の半導体ウェハ１０ａ、接合前の第２の半導体ウェハ２０ａ、および接合前の第３の半導体ウェハ３０ａを準備し、図９に示す製造手順をスタートさせる。

ステップＳ１０において、作業者は、第１の半導体ウェハ１０ａの表面１０ｆと、第２の半導体ウェハ２０ａの表面２０ｆとを、互いに接合するためにそれぞれ研磨、平坦化し（図２(a)、図２(b)）、ステップＳ２０へ進む。

ステップＳ２０において、作業者は、接合前の第１の半導体ウェハ２０ａの表面１０ｆに対し、第２の半導体ウェハ２０ａの表面２０ｆを接合する（図３）。両者の位置合わせは、例えば、不図示の赤外線干渉法を用いた測定装置を用いて行う。

ステップＳ３０において、作業者は、第２の半導体ウェハ２０ａの裏面２０ｂを研削、研磨することによって、第２の半導体ウェハ２０ａを薄膜化し（図４(a)）、ステップＳ４０へ進む。ステップＳ４０において、作業者が、第３の半導体ウェハ３０ａの表面３０ｆを上記第２の半導体ウェハ２０の裏面２０と接合するために研磨、平坦化し（図４(b)）、ステップＳ５０へ進む。

ステップＳ５０において、作業者は、接合前の第２の半導体ウェハ２０の裏面２０ｂに対し、第３の半導体ウェハ３０ａの表面３０ｆを接合する（図５(a)）。両者の位置合わせは、ステップＳ２０の場合と同様に、赤外線干渉法を用いた測定装置を用いて行う。

ステップＳ６０において、作業者は、第３の半導体ウェハ３０ａの裏面３０ｂを研削、研磨することによって第３の半導体ウェハ３０ａを薄膜化し（図５(b)）、ステップＳ７０へ進む。ステップＳ７０において、作業者は、第１の半導体ウェハ１０ａの裏面１０ｂを研磨することによって全厚を調整し（図６(a)）、ステップＳ８０へ進む。

ステップＳ８０〜Ｓ１００では、作業者がＴＳＶを形成する。ステップＳ８０において、作業者は、以下のようにフォトレジストパターンを形成する。すなわち、作業者は、第３の半導体ウェハ３０の裏面３０ｂにフォトレジストを塗布し、ＴＳＶ予定位置に相当する位置のみを露光する。その後、現像することによってＴＳＶ予定位置のフォトレジスト４０を除去する。これにより、フォトレジスト４０によるパターンが形成される（図６(b)）。

ステップＳ９０において、作業者は、フォトレジストパターンを形成した後に、不図示のイオンビームエッチング装置を用いて異方性エッチングを施すことにより、貫通孔５１、５２を形成させて（図７(a)）、ステップＳ１００へ進む。ステップＳ１００において、作業者は、エッチング後に残留したフォトレジスト４０を除去した後、貫通孔５１、５２の内側壁面５１ａ、５２ａにそれぞれチタン膜を形成させる。作業者はさらに、不図示のメッキ装置を用いて、チタン膜を形成した貫通孔５１、５２の内側にそれぞれ銅を充填することによって、ＴＳＶを形成する（図７(b)）。

ステップＳ１１０において、作業者は、貫通孔５１、５２の上をそれぞれアルミニウム４５、４６で覆い、アルミニウム４５、４６を覆うようにＳｉＯ_２等の誘電体による上層カバー４７を形成し（図８）、図９に例示する工程を終了する。

本実施形態に係る半導体装置１およびその製造方法によれば、以下の作用効果が得られる。

（１）半導体装置１は、配線２５を有する第２の半導体ウェハ２０と、配線３５を有する第３の半導体ウェハ３０と、第２の半導体ウェハ２０と第３の半導体ウェハ３０との接合後に設けられ、配線２５および配線３５を接続するＴＳＶ５２ｔとを備える。これにより、２つの半導体ウェハ間を短く接続することができる。

（２）第２の半導体ウェハ２０および第３の半導体ウェハ３０は、ＴＳＶ５２ｔが設けられる予定位置に配線２５および配線３５をそれぞれ有するようにした。ＴＳＶ５２ｔを介した接続が不要な半導体ウェハには、上記予定位置における配線を省略することができる。

（３）ＴＳＶ５２ｔは、配線３５および配線２５のうちの配線３５を貫通するようにしたので、両配線をともに貫通する場合に比べて、ＴＳＶ５２ｔの深さを抑えることができる。

（４）配線２５と、配線３５とはエッチングレートが異なるので、一方の配線３５を貫通し、他方の配線２５に達するＴＳＶ５２ｔを容易に形成することができる。

（５）配線２５はチタンで構成され、配線３５はアルミニウムで構成されるので、アルミニウムの配線３５を貫通し、チタンの配線２５まで達するＴＳＶ５２ｔを容易に形成することができる。

（６）配線２５は金属（チタン）で構成され、配線３５は非金属の導体（ポリシリコン）で構成される場合も、ポリシリコンの配線３５を貫通し、チタンの配線２５まで達するＴＳＶ５２ｔを容易に形成することができる。

（７）半導体装置１の製造方法は、配線２５を有する第２の半導体ウェハ２０と、配線３５を有する第３の半導体ウェハ３０とを接合する工程（Ｓ５０）と、第２の半導体ウェハ２０と第３の半導体ウェハ３との接合後に、配線２５および配線３５を接続するＴＳＶ５２ｔを形成する工程（Ｓ８０〜Ｓ１００）とを有する。これにより、２つの半導体ウェハ間を短い経路で接続した半導体装置１を得ることができる。

（８）接合する工程（Ｓ５０）の後、かつＴＳＶ５２ｔを形成する工程（Ｓ１００）の前に、第３の半導体ウェハ３０を薄膜化する工程（Ｓ６０）を有する。つまり、第２の半導体ウェハ２０を、第３の半導体ウェハ３０の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。

（９）ＴＳＶ５２ｔを形成する工程は、第３の半導体ウェハ３０側から配線３５を貫通して第２の半導体ウェハ２０の配線２５まで孔５２を設ける工程（Ｓ９０）と、孔５２の内側壁面５２ａにチタンを設けて配線２５および配線３５を接続する工程（Ｓ１００）とを含む。これにより、設けた孔５２を用いてＴＳＶ５２ｔを容易に形成することができる。

（１０）孔５２を設ける工程は、エッチング工程であり、配線２５のエッチングレートは配線３５のエッチングレートより低い。これにより、一方の配線３５を貫通し、他方の配線２５に達するＴＳＶ５２ｔを形成するための孔５２を容易に形成することができる。

（１１）半導体装置１は、第１の半導体ウェハ１０、第２の半導体ウェハ２０、および第３の半導体ウェハ３０に分離した構成であるので、例えば、センサ部、メモリ部、信号処理部のそれぞれに最適なプロセス形成技術を用いることができる。これにより、センサ部、メモリ部、信号処理部それぞれの性能を十分に発揮させることができ、高性能の半導体装置１を提供できる。

（１２）第１の半導体ウェハ１０ａと、第２の半導体ウェハ２０ａとを半製品状態で貼り合わせた上で、第２の半導体ウェハ２０を薄膜化している。つまり、第１の半導体ウェハ１０ａを、第２の半導体ウェハ２０の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。

（１３）さらに、第１の半導体ウェハ１０ａおよび第２の半導体ウェハ２０に対し、第３の半導体ウェハ３０ａを半製品状態で貼り合わせた上で、第３の半導体ウェハ３０を薄膜化している。つまり、第１の半導体ウェハ１０ａおよび第２の半導体ウェハ２０を、第３の半導体ウェハ３０の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。

（１４）全厚の調整後に貫通孔５１、５２の形成を行うので、孔のアスペクト比が小さくなり、高精度の貫通孔５１、５２の形成が可能になる。また、低アスプクト比の貫通孔５１、５２に充填する導体材料として、被覆性の良いタングステン（Ｗ）等の金属材料はもちろんのこと、タングステンに比べて被覆性の劣る銅（Ｃｕ）等の金属材料を用いることができる。つまり、導体材料の制約を受けないことにより、製造コストを抑え、量産性に適した半導体装置１を製造できる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
上層カバー４７の上から、さらに半導体ウェハを積層してもよい。例えば、図８の半導体装置１（ただし、ボンディングＰＡＤ４８は設けない）の上から、第２の半導体ウェハ２０ａ、第３の半導体ウェハ３０ａと同様の半導体ウェハを、それぞれ平坦化した後に接合する。

つまり、所定数（上記実施形態では３層）の半導体ウェハ１０〜半導体ウェハ３０を接合した半導体装置１に対し、さらに所定数（例えば２層）の半導体ウェハを上から接合した上で、最上層の半導体ウェハから半導体装置１の最上層の半導体ウェハ（第３の半導体ウェハ３０）までを接続するＴＳＶを設ける。

変形例１によれば、全ての半導体ウェハ（５層）を接合してから、最上層の半導体ウェハから最下層の半導体ウェハまでの４層分を接続するＴＳＶを設ける代わりに、後から接合した所定数（２層）の半導体ウェハを接続するＴＳＶを設けることで、ＴＳＶ用に形成する貫通孔のアスペクト比が小さくなり、高精度の貫通孔の形成が可能になる。また、半導体装置の製造工程における自由度を高めることができる。

（変形例２）
上述した実施形態において、半導体装置１における第３の半導体ウェハ３０から第１の半導体ウェハ１０まで３層をそれぞれ接続するＴＳＶと、第３の半導体ウェハ３０および第２の半導体ウェハ２０の２層を接続するＴＳＶとの例を説明した。この他にも、第３の半導体ウェハ３０および第１の半導体ウェハ１０の２層を接続するＴＳＶを設けてもよい。

このように、ＴＳＶによって接続する半導体ウェハは、半導体装置の設計時において適宜選択して構わない。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１…半導体装置
１０、１０ａ…第１の半導体ウェハ
１０ｂ、２０ｂ、３０ｂ…裏面
１０ｆ、２０ｆ、３０ｆ…表面
１５、２５…配線（チタン等）
２０、２０ａ…第２の半導体ウェハ
２６、３５、３６…配線（アルミニウム等）
３０、３０ａ…第３の半導体ウェハ
４０…フォトレジスト
５１、５２…貫通孔
５１ａ、５２ａ…内側壁面
５１ｔ、５２ｔ…ＴＳＶ

Claims

第１配線を有する第１の半導体基板と、
前記第１の半導体基板と接合され、第２配線と、接合した逆の表面に設けられた第３配線とを有する第２の半導体基板と、
前記第２配線を貫通し、前記第１配線と前記第２配線と前記第３配線とを接続する接続部と、
を備える半導体装置。
請求項１に記載の半導体装置において、
前記接続部は、前記第２の半導体基板を貫通し、前記第１の半導体基板が前記第２の半導体基板と接合した面から前記第１配線までに形成された孔に設けられた半導体装置。
請求項１または２に記載の半導体装置において、
前記第１の半導体基板と前記第２の半導体基板とはシリコンであり、
前記接続部は、ＴＳＶ（through-silicon via）である半導体装置。
請求項１から３のいずれか一項に記載の半導体装置において、
前記第１配線の材料と前記第２配線の材料とは、エッチングレートが異なる半導体装置。
請求項４に記載の半導体装置において、
前記第１配線の材料はチタンであり、
前記第２配線の材料はアルミニウムである半導体装置。
請求項４に記載の半導体装置において、
前記第１配線の材料は金属であり、
前記第２配線の材料は非金属の導体である半導体装置。
請求項１から６のいずれか一項に記載の半導体装置において、
前記第２の半導体基板と接合され、第４配線と接合した逆の表面に設けられた第５配線とを有する第３の半導体基板と、
前記第２の半導体基板が有する第６配線と前記第３の半導体基板が有する前記第４配線、を貫通し、前記第１の半導体基板が有する第７配線と前記第６配線と前記第４配線と前記第５配線とを接続する接続部と、
を備える半導体装置。
第１配線を有する第１の半導体基板と、第２配線を有する第２の半導体基板とを接合する工程と、
前記第１の半導体基板と前記第２の半導体基板との接合後に、前記第２配線を貫通し、前記第１配線と前記第２配線とを接続する接続部を形成する工程と、
前記第２の半導体基板の接合した逆の表面に前記接続部と接続する第３配線を形成する工程と
有する半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、
前記接合する工程の後、かつ前記接続部を形成する工程の前に、前記第２の半導体基板を薄膜化する工程を有する半導体装置の製造方法。
請求項８または９に記載の半導体装置の製造方法において、
前記接続部を形成する工程は、
前記第２の半導体基板側から前記第２配線を貫通して前記第１の半導体基板の第１配線まで孔を設ける工程と、
前記孔に導体を設けて前記第１配線および前記第２配線を接続する工程とを含む、半導体装置の製造方法。
請求項１０に記載の半導体装置の製造方法において、
前記孔を設ける工程は、エッチング工程であり、
前記第１配線の材料のエッチングレートは前記第２配線の材料のエッチングレートより低い半導体装置の製造方法。