JP2017085183A - パッケージに組み込まれたシリコン貫通ビア（ｔｓｖ）ダイを有するマルチチップ集積 - Google Patents

パッケージに組み込まれたシリコン貫通ビア（ｔｓｖ）ダイを有するマルチチップ集積 Download PDF

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Yonggang Li
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Manepalli Rahul
エヌ． マネパッリ、ラウール
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Soto Gonzalez Javier
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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Abstract

【課題】複数のダイの３次元（３Ｄ）集積を用いて集積回路（ＩＣ）パッケージアセンブリを可能にする技法及び構成を提供する。【解決手段】バンプレスビルドアップ層パッケージ基板１０４をマイクロプロセッサダイ等の第１のダイ１０２ａ上に形成することができる。レーザー放射を用いて、ダイ背面フィルムに開口部１３２を形成し、第１のダイ１０２ａの背面側上にＴＳＶ（シリコン貫通ビア）パッドを露出することができる。第１のダイ１０２ａ及び第２のダイ１０２ｂの対応するＴＳＶ間に形成されたダイ相互接続部１１２によって、メモリダイスタック等の第２のダイを第１のダイに結合することができる。アンダーフィル材料を付着させて、第１のダイ１０２ａと第２のダイ１０２ｂとの間に残っているあらゆるギャップの一部又は全てを充填することができ、及び／又は封入剤１０８を第２のダイ及び／又はパッケージ基板１０４にわたって付着することができる。【選択図】図１ａ

Description

本開示の実施の形態は、包括的には、集積回路の分野に関し、より詳細には、複数のダイの３次元（３Ｄ）集積を用いて集積回路（ＩＣ）パッケージアセンブリを可能にする技法及び構成に関する。
フォームファクターは、サイズにおいて縮小し続けているが、移動デバイスにおける処理速度の高速化及びメモリ容量の増大を求める消費者の要求が高まり続けている。近年、ＩＣ業界は、パッケージオンパッケージ（ＰｏＰ）又はシリコン貫通ビア（ＴＳＶ）との直接的なダイツーダイ相互接続を用いたフリップチップパッケージ及び周辺デバイスの３次元（３Ｄ）集積化の実施を開始した。しかしながら、現在利用可能な技術は、３Ｄ集積方式におけるバンプレスビルドアップ層等のより薄いパッケージ基板の使用に備えたものではない。
以下の詳細な説明と添付図面の組合せにより、実施形態は容易に理解されるであろう。この説明を容易にするため、同様の参照数字は同様の構成要素を示す。添付図面の各図において、実施形態は、限定としてではなく、例示として示されている。
様々な実施形態に係る、一例示の集積回路（ＩＣ）パッケージアセンブリ及びその一部の概略側断面図を示す図である。 様々な実施形態に係る、一例示の集積回路（ＩＣ）パッケージアセンブリ及びその一部の概略側断面図を示す図である。 様々な実施形態に係る、一例示の集積回路（ＩＣ）パッケージアセンブリ及びその一部の概略側断面図を示す図である。
幾つかの実施形態に係る、ＩＣパッケージアセンブリを製造する方法の流れ図を概略的に示す図である。
様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。
幾つかの実施形態に係る、ＩＣパッケージアセンブリを製造する方法の流れ図を概略的に示す図である。
様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。
様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。 様々な実施形態に係る、ＩＣパッケージアセンブリ製造の１つの段階を概略的に示す図である。
様々な実施形態に係るコンピューティングデバイスを概略的に示す図である。
本開示の実施形態は、ＩＣパッケージアセンブリにおける３Ｄマルチチップ集積の技法及び構成を記載している。以下の説明では、例示の実施態様の様々な態様が、当業者の研究の内容を他の当業者に伝えるために、当業者によって一般に用いられる用語を用いて説明される。しかしながら、本開示の実施形態は、説明する態様のうちの幾つかのみを用いて実施することができることが当業者には明らかであろう。説明においては、例示の実施態様の十分な理解を提供するように、具体的な数、材料、及び構成が述べられている。しかしながら、本開示の実施形態は具体的な詳細がなくても実施することができることが当業者には明らかであろう。それ以外の場合には、例示の実施態様を分かりにくくしないために、よく知られた特徴部は省略又は簡略化されている。
以下の詳細な説明において、別段に示されていない限り全体を通して同様の符号が同様の部分を示し、本開示の主題が実施され得る実施形態が例として示される、本明細書の一部を成す添付図面が参照される。本開示の範囲から逸脱することなく、他の実施形態が実用化され、構造的又は論理的変更が為され得ることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味には理解されるべきものではなく、実施形態の範囲は、添付の特許請求の範囲及びその均等物により規定される。
本開示の目的では、「Ａ及び／又はＢ」という用語は、「Ａ」、「Ｂ」又は「Ａ及びＢ」を意味する。本開示の目的では、「Ａ、Ｂ及び／又はＣ」という用語は、「Ａ」、「Ｂ」、「Ｃ」、「Ａ及びＢ」、「Ａ及びＣ」、「Ｂ及びＣ」又は「Ａ、Ｂ及びＣ」を意味する。
説明は、上／下、内／外、上方／下方等の視点に基づく説明を使用する場合がある。このような説明は、ただ議論を容易化するために使用されるのであり、本明細書に記載の実施形態の応用を何らかの特定の方向に限定することは意図されない。
説明では、それぞれが、同じ実施形態、又は異なる実施形態の１つ又は複数に言及したものであり得る「一実施形態において」又は「実施形態において」の用語が使用され得る。さらに、本開示の実施形態に関して使用される「備える（comprising）」、「含む（including）」、「有する（having）」等の用語は、同義である。
「結合される」という用語は、その派生形とともに、本明細書において使用される場合がある。「結合」は、以下の１つ又は複数を意味し得る。「結合」は、２つまたは３つ以上の要素が直接の物理的又は電気的接触状態にあることを意味し得る。しかし、「結合」は、２つまたは３つ以上の要素が相互に間接的に接触状態にあるが、なお、相互に協働又は作用することを意味する場合があり、１つ又は複数の他の要素が、相互に結合されるとされる要素間で結合又は接続されていることを意味する場合がある。「直接結合された」という用語は、要素のうちの２つが直接接触していることを意味することができる。
様々な実施形態では、「第２の特徴部上に形成、堆積、又は別の方法で配置された第１の特徴部」という語句は、第１の特徴部が第２の特徴部にわたって形成、堆積、又は配置され、第１の特徴部の少なくとも一部が、第２の特徴部の少なくとも一部と直接的に接触（例えば、物理的及び／又は電気的に直接接触）する場合もあるし、間接的に接触する（例えば、第１の特徴部と第２の特徴部との間に１つ又は複数の他の特徴部を有する）場合もあることを意味することができる。
参照を容易にするために、図に示すＩＣパッケージアセンブリの構成要素は、３桁の数字を用いてラベル付けされ、最初の桁は、図の番号に対応し（例えば、図１ａ〜図１ｃの特徴部は「１ＸＸ」とラベル付けされる）、２番目の桁及び３番目の桁は、その構成要素を識別する。したがって、ＩＣパッケージアセンブリの構成要素は、特定の図（例えば、図１ａ〜図１ｃの第１のダイ１０２ａ）を参照して説明される場合があるが、その説明は、他の図の対応する構成要素に等しく適用されるものと理解されるべきである。例えば、図３ａ〜図３ｇの第１のダイ３０２ａ、図５ａ〜図５ｆの第１のダイ５０２ａ、図６ａ〜図６ｆの第１のダイ６０２ａ、及び図７の第１のダイ７０２ａは、図１ａ〜図１ｃの第１のダイ１０２ａについて説明する特徴部／構成のうちのいずれか又は全てを有することができる。
「シリコン貫通ビア」又は「ＴＳＶ」という語句は、本明細書において用いられるとき、インターポーザー等の、ダイ又は他の半導体基板／デバイス内を少なくとも部分的に通って延在する導電性スルーホールに関して用いることができる。「シリコン貫通ビア」又は「ＴＳＶ」という語句は、半導体材料がシリコン以外の材料からなる場合であっても、そのような導電性の特徴部に用いることができる。
本明細書において説明する実施形態は、３次元（３Ｄ）集積回路（ＩＣ）パッケージアセンブリの構成及び対応する製造技法を提供する。様々な実施形態では、ＩＣパッケージアセンブリは、パッケージ基板に組み込まれた第１のダイ、第１のダイと結合された第２のダイ、及び第１のダイと第２のダイとの間に配置された接着層を備えることができる。第１のダイは、１つ又は複数のＴＳＶを有するマイクロプロセッサ／ＣＰＵ等とすることができ、パッケージ基板は、バンプレスビルドアップ層（ＢＢＵＬ）パッケージ基板とすることができる。幾つかの実施形態では、パッケージ基板は、コアレス基板とすることができる。様々な実施形態では、第２のダイは、ＴＳＶによって結合された複数のメモリダイを有するメモリダイスタックとすることができ、接着層は、ダイ背面フィルム（ＤＢＦ）層とすることができる。様々な実施形態では、接着層に開口部を形成することができる。第１のダイ上のＴＳＶパッド及び第２のダイ上のＴＳＶパッドは、開口部の対向する側面上に位置決めすることができ、ダイ相互接続部と結合されて、導電パスを形成することができる。幾つかの実施形態では、封入剤を第２のダイにわたって付着させることができ、及び／又はアンダーフィル材料を用いて、接着層内の開口部若しくは接着層と第２のダイとの間の他の残っている空間を充填することができる。
幾つかの実施形態では、開口部は、パッケージ基板が第１のダイ上に形成される前に、接着層に形成することができる。他の実施形態では、開口部は、パッケージ基板が形成された後に、接着層に形成することができる。様々な実施形態では、開口部は、レーザーパターニング投影（ＬＰＰ）ツールを用いて接着層の一部をレーザーエネルギーに選択的にさらすことによって形成することができる。他の実施形態では、レーザーエネルギーは、レーザー走査システム（例えば、ガルバノスキャナー）を用いて接着層又はその一部を走査することによって印加することができる。様々な実施形態では、レーザーは、ＵＶレーザーとすることができる。
図１ａ〜図１ｃは、様々な実施形態に係る集積回路（ＩＣ）パッケージアセンブリ１００の概略側断面図を示している。最初に図１ａを参照すると、ＩＣパッケージアセンブリ１００は、パッケージ基板１０４に組み込まれた第１のダイ１０２ａと、第１のダイ１０２ａと結合された第２のダイ１０２ｂと、パッケージ基板１０４と結合された回路基板１２２とを備えることができる。幾つかの実施形態では、第２のダイ１０２ｂは、積重された３次元（３Ｄ）構成（例えば、図１ｂのダイ１４０）に配列された複数のダイを備えることができる。様々な実施形態では、第２のダイ１０２ｂは、１つ又は複数のメモリダイを備えることができる。
様々な実施形態では、第２のダイ１０２ｂは、封入剤１０８に組み込むことができる。封入剤１０８は、任意の好適な材料とすることができ、この任意の好適な材料は、味の素ビルドアップフィルム（ＡＢＦ）基板若しくは他のビルドアップフィルム、他の誘電／有機材料、樹脂、エポキシ、ポリマー接着剤、シリコン、アクリル樹脂、ポリイミド、シアン酸エステル、熱可塑性材料、及び／又は熱硬化性材料等である（ただし、これらに限定されるものではない）。
幾つかの実施形態では、第１のダイ１０２ａ及び第２のダイ１０２ｂは、単体化されたダイとすることができる。他の実施形態では、第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、スタックに配列された２つまたは３つ以上のダイを含むことができる。他の実施形態では、第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、２つまたは３つ以上のダイがその上に形成されたウェハー（又はその一部）とすることができる。
様々な実施形態では、第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、プライマリーロジックダイとすることができる。他の実施形態では、第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、メモリ、特定用途向け回路（ＡＳＩＣ）、プロセッサ、又はそれらの或る組み合わせとして機能するように構成することができる。幾つかの実施形態では、第１のダイ１０２ａは、ＣＰＵ／プロセッサとすることができ、第２のダイ１０２ｂは、１つ又は複数のメモリダイとすることができる。
幾つかの実施形態では、インターフェース層１２４を、第１のダイ１０２ａと第２のダイ１０２ｂとの間に設けることができる。インターフェース層１２４は、アンダーフィル層、接着層、誘電層、又は他の材料層とすることもできるし、それらの層を含むこともできる。インターフェース層１２４は、機械的強度、導電性、放熱、又は接着を提供する等の様々な機能を果たすことができる。
幾つかの実施形態では、パッケージ基板１０４は、コアレス基板とすることができる。例えば、パッケージ基板１０４は、複数の「バンプレス」ビルドアップ層を備えるバンプレスビルドアップ層（ＢＢＵＬ）アセンブリとすることができる。「バンプレスビルドアップ層」は、本明細書において用いられるとき、はんだ、又は「バンプ」とみなすことができる他の取り付け手段を用いない基板の層及び基板に組み込まれた構成要素の層を指すことができる。様々な実施形態では、本明細書で説明する１つ又は複数のビルドアップ層は、信頼性、反り低減等のために改変及び／又は最適化することができる材料特性を有することができる。他の実施形態では、パッケージ基板１０４は、ポリマー、セラミック、ガラス、又は半導体材料からなることができる。幾つかの実施形態では、パッケージ基板１０４は、従来のコア有り基板及び／又はインターポーザーとすることができる。
第１のダイ１０２ａは、パッケージ基板１０４の第１の側面に結合することができる。様々な実施形態では、第１のダイ１０２ａは、パッケージ基板１０４に組み込むことができる。パッケージ基板１０４の、反対の第２の側面は、パッケージ相互接続部１１２によって回路基板１２２に結合することができる。パッケージ相互接続部１１２は、パッケージ基板１０４の第２の側面に配置された電気配線特徴部１１０を、回路基板１２２上の対応する電気配線特徴部１１６に結合することができる。パッケージ基板１０４は、第１のダイ１０２ａ／第２のダイ１０２ｂと、回路基板１２２及び／又はＩＣパッケージアセンブリ１００の外部の他の電気構成要素との間で電気信号を配信するようにパッケージ基板１０４内に形成されたトレース、トレンチ、及び／又はビア等の導電性特徴部１３４を有することができる。パッケージ相互接続部１１２は、金属、合金、はんだ付け可能な材料、又はそれらの組み合わせを用いて形成された、例えば、バンプ、ピラー、又はボールを含む多種多様の好適な構造体及び／又は材料のうちの任意のものを含むことができる。様々な実施形態では、電気配線特徴部１１０は、ボールグリッドアレイ（ＢＧＡ）又は他の構成に配列することができる。
幾つかの実施形態では、回路基板１２２は、エポキシラミネート等の電気絶縁材料からなるプリント回路基板（ＰＣＢ）とすることができる。例えば、回路基板１２２は、例えば、ポリテトラフルオロエチレン、難燃性４（ＦＲ−４）、ＦＲ−１、綿紙等のフェノール綿紙材料、及びＣＥＭ−１若しくはＣＥＭ−３等のエポキシ材料、又はエポキシ樹脂プリプレグ材料を用いて相互に積層されたウーブンガラス材料等の材料からなる電気絶縁層を備えることができる。回路基板１２２は、他の実施形態では、他の好適な材料からなることができる。
回路基板１２２の幾つかの部分／特徴部は、図１ａに示されていない場合がある。様々な実施形態では、回路基板１２２は、当該回路基板１２２を通って電気信号を第１のダイ１０２ａ／第２のダイ１０２ｂへ又は第１のダイ１０２ａ／第２のダイ１０２ｂから配信するように構成された、この回路基板に結合された他の電気デバイスを備えることができる。幾つかの実施形態では、回路基板１２２は、回路基板１２２を通って電気信号を配信するように回路基板１２２内で形成されたトレース、トレンチ、及び／又はビア等の構造体を備えることができる。幾つかの実施形態では、回路基板１２２は、マザーボード（例えば、図７のマザーボード７２２）とすることができる。
図１ｂは、様々な実施形態に係るＩＣパッケージアセンブリ１００のダイ部分の概略側断面図を示している。図示するように、第１のダイ１０２ａは、第１の側面Ｓ１と、第１の側面Ｓ１の反対側の第２の側面Ｓ２とを有することができる。第１の側面Ｓ１は、一般にダイの「アクティブ（active）」側又は「上面（top）」側又は「前面（front）」側と呼ばれるダイの側面とすることができる。第１の側面Ｓ１は、１つ又は複数のトランジスタを備えることができる。第２の側面Ｓ２は、一般にダイの「非アクティブ（inactive）」側又は「底面（bottom）」側又は「背面（back）」側と呼ばれるダイの側面とすることができる。
第１の側面Ｓ１は、１つ又は複数のトランジスタが形成されているアクティブ層１１４を備えることができる。これらの１つ又は複数のトランジスタは、第１の側面Ｓ１の外表面の下方に位置することができ、一連の金属層及び酸化物層によって第１の側面Ｓ１の外表面に配信される。第２の側面Ｓ２は、半導体材料からなる半導体基板１１８を備えることができる。半導体基板１１８は、ｎ型の材料系又はｐ型の材料系からなることができ、例えば、バルクシリコン又はシリコンオンインシュレーター部分構造体を用いて形成された結晶基板を含むことができる。幾つかの実施形態では、半導体基板１１８は、シリコンと組み合わされる場合もあるし組み合わされない場合もある代わりの材料を用いて形成することができる。この代わりの材料には、ゲルマニウム、インジウムアンチモン、鉛テルル、インジウムヒ素、インジウムリン、ガリウムヒ素、又はガリウムアンチモンが含まれるが、これらに限定されるものではない。様々な実施形態によれば、他のＩＩ−ＶＩ族の材料系、ＩＩＩ−Ｖ族の材料系、又はＩＶ族の材料系を用いて、半導体基板１１８を形成することもできる。
様々な実施形態では、第１のダイ１０２ａは、半導体基板１１８内を少なくとも部分的に通って形成される１つ又は複数のシリコン貫通ビア（ＴＳＶ）１２６を備えることができる。第１のダイ１０２ａの第１の側面Ｓ１は、電気配線特徴部１０６を備えることができる。幾つかの実施形態では、電気配線特徴部１０６は、ボンドパッドとすることができる。第２の側面Ｓ２も、１つ又は複数の電気配線特徴部１２８を備えることができる。幾つかの実施形態では、電気配線特徴部１２８は、対応するＴＳＶ１２６に結合されたＴＳＶパッドとすることができる。ＴＳＶ１２６は、ダイ１０２ａの第１の側面Ｓ１上のアクティブ層１１４と第２の側面Ｓ２上の電気配線特徴部１２８との間で電気信号を配信するように構成することができる。
幾つかの実施形態では、第２のダイ１０２ｂは、複数のダイ１４０と、これらのダイ１４０のうちの幾つか又は全ての中を通って配置された１つ又は複数のＴＳＶ１３６とを備えることができる。様々な実施形態では、電気配線特徴部１３８は、第２のダイ１０２ｂのダイ１４０のうちの１つ又は複数に設けることができる。電気配線特徴部１３８のうちの１つ又は複数は、対応するＴＳＶ１３６と電気的に結合することができる。ダイ１４０は、例えば相互接続構造体を含む任意の好適な技法を用いて相互に結合することができる。この相互接続構造体は、例えば、パッド、バンプ、ピラー、はんだ付け可能な材料、又はそれらの組み合わせ等である。すなわち、ＴＳＶ１３６は、幾つかの実施形態において図示するような単一の連続的な材料構造体からなるものではない場合がある。
電気配線特徴部１２８／１３８は、導電性のパッド、バンプ、ピラー、又は他のそのような構造体とすることができる。様々な実施形態では、電気配線特徴部１２８／１３８は、１つ又は複数の金属層を有することができる。金属層には、ニッケル、パラジウム、プラチナ、スズ、銀、金、銅、又は他の金属が単独又は任意の組み合わせで含まれるが、これらに限定されるものではない。幾つかの実施形態では、電気配線特徴部１２８は、１つ又は複数の銅の層を有することができる。他の実施形態では、電気配線特徴部１３８は、金の外表面を有することができる。
第２のダイ１０２ｂの電気配線特徴部１３８は、ダイ相互接続部１２０によって第１のダイ１０２の電気配線特徴部１２８ａと結合することができる。様々な実施形態では、ダイ相互接続部１２０は、はんだ付け可能な材料（例えば、はんだペースト、はんだボール）を用いて形成することができる。幾つかの実施形態では、第１のダイ１０２ａの第１のＴＳＶ１２６は、対応する電気配線特徴部１２８／１３８及びダイ相互接続部１２０によって第２のダイ１０２ｂの第２のＴＳＶ１３６と結合されて、第１のダイ１０２ａ及び第２のダイ１０２ｂ内を少なくとも部分的に通って延在する導電パス１４２を形成することができる。導電パス１４２は、第２のダイ１０２ｂと第１のダイ１０２ａとの間で電気信号を配信することができる。幾つかの実施形態では、これらの電気信号は、例えば、第１のダイ１０２ａ／第２のダイ１０２ｂの動作に関連付けられた入力／出力（Ｉ／Ｏ）信号及び／又は電力信号若しくは接地信号を含むことができる。
第２のダイ１０２ｂは、例えば図１ｂに示すように、前後構成で第１のダイ１０２ａに結合することができる（例えば、第２のダイ１０２ｂの「フロント」又は「アクティブ」側面が第１のダイ１０２ａの「バック」又は「非アクティブ」側面Ｓ１に結合される）。他の構成では、第１のダイ１０２ａ及び第２のダイ１０２ｂは、背面合わせの配置で互いに結合することができる。様々な実施形態では、１つ又は複数の追加のダイを、第１のダイ１０２ａ、第２のダイ１０２ｂ、及び／又はパッケージ基板１０４と結合することができる。
幾つかの実施形態では、接着層１３０を第１のダイ１０２ａの第２の側面Ｓ２上で配置することができる。接着層１３０は、ポリマーマトリックスを含むことができる。接着層１３０に好適な材料の例は、エポキシ、アクリル樹脂、ポリイミド、エポキシアクリレート、他のポリマー材料、及びそれらの組み合わせを含むことができるが、これらに限定されるものではない。様々な実施形態では、接着層１３０は、ダイ背面フィルム（ＤＢＦ）とすることができる。
幾つかの実施形態では、接着層１３０は、開口部１３２を備えることができ、電気配線特徴部１２８及び／又はダイ相互接続部１２０のうちの１つ又は複数は、開口部１３２内に位置決めすることができる。幾つかの実施形態では、開口部１３２は、接着層１３０全体に対応することができる。例えば、幾つかのＩＣパッケージアセンブリでは、開口部１３２を形成することは、接着層１３０全体を除去することを含むことができる。
例えば、図１ａ及び図１ｂに示すように、アンダーフィル材料又は他の好適な材料を開口部１３２内及び／又は接着層１３０と第２のダイ１０２ｂとの間に加えることによって、第１のダイ１０２ａと第２のダイ１０２ｂとの間にインターフェース層１２４を形成することができる。インターフェース層１２４及び接着層１３０の一方又は双方は、機械的強度／耐反り性をＩＣパッケージアセンブリ１００に与えることができる。この場合も、幾つかの実施形態は、接着層１３０及び開口部１３２が無くてもよい。例えば、幾つかの実施形態では、ＩＣパッケージアセンブリ製造の或る段階で接着層１３０を第１のダイ１０２に付着させ、その後、製造が完了する前に除去することができる。
電気配線特徴部１２８／１３８及びダイ相互接続部１２０等の特徴部の間隔／ピッチは、実施形態間で変動する場合がある。幾つかの実施形態では、隣接する電気配線特徴部１２８及び／又は隣接する電気配線特徴部１３８の間の距離は、３０μｍ〜８０μｍの範囲、４０μｍ〜１００μｍの範囲、４０μｍ未満の範囲、又は１００μｍよりも大きい範囲とすることができる。
次に図１ｃを参照すると、電気配線特徴部１２８／１３８、接着層１３０、及びダイ相互接続部１２０等の特徴部の寸法は、実施形態間で変動する場合がある。
様々な実施形態では、接着層１３０は、１０μｍ未満の厚さ（矢印Ａ）を有することができる。他の実施形態では、接着層１３０は、０．１μｍ〜２０μｍの範囲、０．１μｍ〜９．９μｍの範囲、１μｍ〜９．９μｍの範囲、又は５μｍ〜９．９μｍの範囲の厚さ（矢印Ａ）を有することができる。
様々な実施形態では、電気配線特徴部１２８は、２０μｍの幅（矢印Ｂ）及び３μｍの高さ／厚さ（矢印Ｃ）を有することができる。他の実施形態では、電気配線特徴部１２８は、５μｍ〜４０μｍの範囲、１０μｍ〜３０μｍの範囲、又は１５μｍ〜２５μｍの範囲の幅（矢印Ｂ）、及び０．５μｍ〜１５μｍの範囲、１μｍ〜１０μｍの範囲、又は２μｍ〜５μｍの範囲の高さ／厚さ（矢印Ｃ）を有することができる。
様々な実施形態では、電気配線特徴部１３８は、２０μｍの幅（矢印Ｄ）及び１０μｍの高さ／厚さ（矢印Ｅ）を有することができる。他の実施形態では、電気配線特徴部１３８は、５μｍ〜４０μｍの範囲、１０μｍ〜３０μｍの範囲、又は１５μｍ〜２５μｍの範囲の幅（矢印Ｄ）、及び１μｍ〜２０μｍの範囲、５μｍ〜１５μｍの範囲、又は８μｍ〜１２μｍの範囲の高さ／厚さ（矢印Ｅ）を有することができる。
様々な実施形態では、ダイ相互接続部１２０は、１０μｍの高さ／厚さ（矢印Ｆ）を有することができる。他の実施形態では、ダイ相互接続部１２０は、１μｍ〜２０μｍの範囲、５μｍ〜１５μｍの範囲、又は８μｍ〜１２μｍの範囲の高さ／厚さ（矢印Ｆ）を有することができる。
特定の実施形態では、接着層１３０は、１０μｍ未満の厚さ（矢印Ａ）を有することができ、電気配線特徴部１２８は、２０μｍの幅（矢印Ｂ）及び３μｍの高さ／厚さ（矢印Ｃ）を有することができ、電気配線特徴部１３８は、２０μｍの幅（矢印Ｄ）及び１０μｍの高さ／厚さ（矢印Ｅ）を有することができ、ダイ相互接続部１２０は、１０μｍの高さ／厚さ（矢印Ｆ）を有することができる。
様々な実施形態では、接着層１３０を、第１のダイ１０２ａの第２の側面Ｓ２に付着させ、その後、犠牲パネルと結合することができる。次に、パッケージ基板（例えば、パッケージ基板１０４）を、第１のダイ１０２ａの第１の側面Ｓ１上に形成するか又はこの側面と結合することができ、次に、犠牲パネルを除去することができる。幾つかの実施形態では、接着層１３０が、ビルドアッププロセス中に電気配線特徴部１２８を覆うことができ、開口部１３２が、犠牲パネルの除去後に、接着層１３０内を通って形成されて、電気配線特徴部１２８を露出することができる。他の実施形態では、開口部１３２は、接着層１３０を第１のダイ１０２ａに付着させる前に、接着層１３０に形成することができ、接着層１３０は、電気配線特徴部１３８のうちの１つ又は複数が開口部１３２内に存在するように、第２の側面Ｓ２上に位置決めすることができる。そのような実施形態では、電気配線特徴部１２８は、ビルドアッププロセス後に犠牲パネルの除去によって露出することができる。いずれの場合も、第２のダイ１０２ｂは、電気配線特徴部１３８が露出された後に、第１のダイ１０２ａと結合することができる。
他の実施形態では、接着層１３０を犠牲パネルと結合することができ、第１のダイ１０２ａを接着層１３０と結合する前に、開口部１３２を接着層１３０に形成することができる。開口部１３２は、接着層１３０が犠牲パネルと結合される前又は後のいずれかにおいて接着層１３０に形成することができる。次に、電気配線特徴部１２８のうちの１つ又は複数が開口部１３２内に配置されるように第２の側面Ｓ２を接着層１３０上に位置決めすることによって、第１のダイ１０２ａを接着層１３０と結合することができる。次に、パッケージ基板１０４を第１のダイ１０２ａの第１の側面Ｓ１上に形成することもできるし、そうでない場合には、第１の側面Ｓ１と結合することもできる。次に、犠牲パネルを除去して、電気配線特徴部１２８を露出することができる。他の実施形態では、接着層１３０は、ビルドアッププロセス中に電気配線特徴部１２８を覆うことができ、開口部１３２は、ビルドアップ層の形成及び犠牲パネルの除去の後に、接着層１３０に形成することができる。いずれの場合も、以下でより十分に説明するように、開口部１３２は、接着層１３０を放射エネルギーにさらすことによって形成することができる。
図２及び図４は、幾つかの実施形態に係る、ＩＣパッケージアセンブリを製造する方法の流れ図を概略的に示している。図３ａ〜図３ｇは、図２に示す方法に対応する製造の様々な段階を示している。図５ａ〜図５ｆ及び図６ａ〜図６ｆは、図４に示す方法に対応する製造の様々な段階を示している。
幾つかの図は、参照を容易にするために、犠牲パネルの一方の側面のみにおける製造プロセスを示しているが、本明細書で説明する方法はいずれも、同じ犠牲パネルの反対側の側面上で及び／又は犠牲パネルの同じ側面の複数の部分に沿って実行することができることが理解されるべきである。
最初に図２を参照すると、方法２００は、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部（例えば、電気配線特徴部１２８）を有する第２の側面と、この電気配線特徴部に結合された第１のＴＳＶ（例えば、ＴＳＶ１２６）とを有する第１のダイを準備することによって、ブロック２０１から開始することができる。
ブロック２０３において、接着層を第１のダイの第２の側面と結合することができる。図３ａは、ＩＣパッケージアセンブリ３００の対応する製造段階を示している。図示するように、接着層３３０は、第１のダイ３０２ａの第２の側面Ｓ２と結合することができ、１つ又は複数の電気配線特徴部３２８を覆うことができる。様々な実施形態では、電気配線特徴部３２８は、ＴＳＶパッドとすることができ、第１のＴＳＶ３２６は、ＴＳＶパッド３２８に導電的に結合することができる。様々な実施形態では、接着層３３０は、第１のダイ３０２ａがウェハーから単体化される前又は単体化された後のいずれかにおいて第１のダイ３０２ａと結合することができる。
ブロック２０５において、接着層を犠牲パネルに結合することができる。例えば図３ｂに示すように、犠牲パネル３４６は、積重構成で配列された１つ又は複数の層を有することができる。例えば、犠牲パネル３４６は、銅箔等の１つ又は複数の金属の外層の間に配置されたエポキシコアを備えることができる。特定の実施形態では、犠牲パネル３４６の外層のうちの１つ又は複数は、他の層が機械的に剥離される際に、接着層３３０に接着した状態で残るように構成することができる。外層（複数の場合もある）は、その後、従来のエッチングプロセスによって接着層３３０から除去することができる。
ブロック２０７において、１つ又は複数のビルドアップ層を第１のダイの第１の側面上に形成することができる。図３ｃは、複数のビルドアップ層３５０、３５２、３５４、及び３５６を備えるコアレスパッケージ基板３０４を有するＩＣパッケージアセンブリ３００の対応する製造段階を示している。ビルドアップ層の数及び構成は、実施形態間で変動する場合がある。４つのビルドアップ層が例として示されているが、他の実施形態では、パッケージ基板３０４は、１つのビルドアップ層、２つのビルドアップ層、３つのビルドアップ層、又は５つ以上のビルドアップ層を有することができる。幾つかの実施形態では、ビルドアップ層（複数の場合もある）は、第１のダイ３０２ａ上に順次形成することができる。他の実施形態では、パッケージ基板３０４を別個のプロセスにおいて形成し、その後、第１のダイ３０２ａと結合することができる。
幾つかの実施形態では、誘電材料（例えば、ＡＢＳフィルム）の層を第１のダイ３０２ａの第１の側面Ｓ１上に積層し、誘電材料内を通って電気配線特徴部３０６までビアを（例えば、レーザー穿孔によって）穿孔し、これらのビアを導電材料（例えば、銅）で充填／めっきし、既知の方法によって導電トレースを誘電材料及びビア上に形成することによって、第１のビルドアップ層３５０を形成することができる。追加のビルドアップ層３５２、３５４、及び３５６を同じ又は同様の方法で順次形成することができる。最も外側の層３５６に、導電性特徴部（例えば、ビア若しくはトレース等の導電性特徴部３３４、又は図１ａの電気配線特徴部１１０）のうちの１つ又は複数まで開口部を穿孔することができ、これらの開口部内にパッケージ相互接続３１２を形成することができる。幾つかの実施形態では、ビルドアップ層が形成される際に接着層３３０を硬化（例えば、熱、圧力、及び／又はＵＶ光によって硬化）することができる。
ブロック２０９において、犠牲パネルを接着層から除去して、接着層を露出することができる。様々な実施形態では、エポキシコア等の犠牲層の或る部分を、接着層に接着した状態で残っている別の部分（例えば、銅箔の層）から剥離することができる。この残っている部分は、従来のエッチングプロセスによって除去することができる。図３ｄは、犠牲パネル３４６が接着層３３０及びパッケージ基板３０４から除去された対応する製造段階を示している。
ブロック２１１において、開口部を接着層に形成して、電気配線特徴部を露出することができる。図３ｅは、様々な実施形態に係る対応する製造段階を示している。図示するように、レーザー放射源３５８を用いて、接着層３３０の一部を選択的にアブレートし、それによって、接着層３３０に開口部３３２を形成して、電気配線特徴部３２８を露出することができる。様々な実施形態では、レーザー放射３６０は、紫外線（ＵＶ）レーザー放射とすることができ、レーザー放射源３５８は、二酸化炭素（ＣＯ２）レーザー、一酸化炭素（ＣＯ）レーザー、様々な高調波におけるネオジウムドープイットリウムアルミニウムガーネット（Ｎｄ：ＹＡＧ）レーザー、エキシマーレーザー、又は他の任意の好適なタイプのレーザー放射源とすることができる。幾つかの実施形態では、レーザー放射源３５８は、パルスレーザーとすることができる。他の実施形態では、レーザー放射源３５８は、連続レーザーとすることができる。幾つかの実施形態では、レーザー放射３６０は、グリーン（例えば、５３２ｎｍ）等の短い可視波長のレーザー放射とすることができる。
様々な実施形態では、ビームスキャナーベースのシステム又はマスクプロジェクターベースのシステムを用いて接着層３３０の一部又は全部をアブレートすることによって開口部３３２を形成することができる。様々な実施形態では、開口部３３２は、レーザー投影パターニング（ＬＰＰ）によって形成することができる。ＬＰＰは、幾つかの実施形態では、走査／スカイビングを行うことなく、比較的低いフルエンス（例えば、０．３Ｊ／ｃｍ２〜０．８Ｊ／ｃｍ２）で、電気配線特徴部３２８に対する損傷がほとんど又は全くなく、選択されたエリア全体を露出させるのに用いることができる。他の実施形態では、ガルバノスキャナーを用いて、選択されたエリアをレーザー放射によって制御可能に除去して、開口部３３２を形成することができる。この場合も、レーザー放射は、電気配線特徴部３２８及び／又は第１のダイ３０２の第２の側面Ｓ２のレーザー損傷閾値未満の比較的低いフルエンスを有することができる。幾つかの実施形態では、接着層３３０の全てを除去することができる。
幾つかの実施形態では、ブロック２１１は、残っているあらゆる基板残渣を電気配線特徴部３２８から除去するデスミアプロセスを更に含むことができる。他の実施形態では、ブロック２１１は、酸化／汚染物質を電気配線特徴部３２８の外表面から除去するクリーニングプロセス（例えば、融剤を用いる）を更に含むことができる。他の実施形態は、デスミアプロセス／クリーニングプロセスの一方又は双方を省略することができる。
ブロック２１３において、第１のダイと第２のダイとの間に配置された接着層を用いて、第２のダイを第１のダイの第２の側面と結合することができる。様々な実施形態では、第２のダイ３０２ｂは、ダイアタッチツールを用いて第１のダイ３０２ａと結合することもできるし、熱圧縮ボンディング（ＴＣＢ）等のファインピッチの用途（例えば、１００μｍ未満のバンプピッチ）における使用に好適な他の技法によって結合することもできる。幾つかの実施形態では、はんだボールを用いて、第１のダイのＴＳＶを第２のダイのＴＳＶに結合することができる。
図３ｆは、対応する製造段階を示している。図示するように、第２のダイ３０２ｂは、１つ又は複数のＴＳＶ３３６を有することができ、第１のダイ３０２ａは、１つ又は複数のＴＳＶ３２６を有することができる。ダイ相互接続部３２０（例えば、はんだ）を第１のダイ３０２ａの第１のＴＳＶ３２６と第２のダイ３０２ｂの第２のＴＳＶ３３６との間に形成することができる。ＴＳＶ３２６及び３３６、電気配線特徴部３２８／１３８（それぞれ図３ｆ及び図１ｂを参照）、並びにダイ相互接続部３２０は、接着層３３０の開口部３３２内を通って延在する導電パス（例えば、図１ｂの導電パス１４２）を共同して形成することができる。幾つかの実施形態では、ダイ相互接続部３２０は、はんだペースト印刷／リフロー技法等の従来の方法によって形成することができる。
ブロック２１５において、アンダーフィル材料を第１のダイと第２のダイとの間の開口部内に入れることができる。ブロック２１７において、封入剤（例えば、成形材料）を第２のダイ及び１つ又は複数のビルドアップ層にわたって付着することができる。図３ｇは、対応する製造段階を示している。図示するように、アンダーフィル材料は、第１のダイ３０２ａと第２のダイ３０２ｂとの間に加えられて、インターフェース層３２４を形成することができる。インターフェース層３２４は、開口部３３２及び／又は第２のダイ３０２ｂと接着層３３０との間の残りの空間を実質的に充填することができる。幾つかの実施形態では、ブロック２０９において、接着層３３０の全てを除去することができ、アンダーフィル材料を用いて、第１のダイ３０２ａと第２のダイ３０２ｂとの間の空間の一部又は全てを充填することができる。他の実施形態では、封入剤３０８は、第２のダイ３０２ｂ及び／又はパッケージ基板３０４にわたって形成することができる。
幾つかの実施形態は、ブロック２１５及び２１７の双方を含むことができる。他の実施形態では、ブロック２１５及び２１７の一方又は双方を省略することができる。例えば、幾つかの実施形態では、ブロック２１５を省略することができる。他の実施形態では、ブロック２１７を省略することができる。更に他の実施形態では、ブロック２１５及びブロック２１７の双方を省略することができる。
他の実施形態では、接着層が電気配線特徴部（例えば、ＴＳＶパッド）と接触しないように、第１のダイを接着層と結合する前に、接着層をパターニングして開口部を形成することができる。図４は、そのような実施形態の一例を示している。図５ａ〜図５ｆ及び図６ａ〜図６ｆは、図４の実施形態の２つの変形形態を示している。
次に図４を参照すると、方法４００は、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部（例えば、電気配線特徴部１２８）を有する第２の側面と、この電気配線特徴部に結合された第１のＴＳＶ（例えば、ＴＳＶ１２６）とを有する第１のダイ（例えば、図１ａの第１のダイ１０２ａ）を準備することによって、ブロック４０１から開始することができる。
ブロック４０３において、接着層を犠牲パネルに結合することができる。幾つかの実施形態では、図５ａに例として示すように、ブロック４０３は、犠牲パネル５４６上に最も外側の銅層５７０を形成することと、この最も外側の銅層５７０に開口部５７２を形成することとを含むことができる。ピックアンドプレースツールを用いる等の従来の技法によって、接着層５３０を開口部５７２内に位置決めすることができる。
代替的に、図６ａに例として示すように、最も外側の銅層５７０も開口部５７２も形成することなく、接着層６３０を犠牲パネル６４６と結合することができる。
ブロック４０５において、開口部を接着層に形成することができる。図５ｂ及び図６ｂに例として示すように、レーザー放射源５５８／６５８を用いることによって開口部５３２／６３２を接着層５３０／６３０に形成し、接着層５３０／６３０の選択されたエリアをレーザー放射５６０／６６０にさらすことができる。
ブロック４０７において、開口部に位置決めされた電気配線特徴部を用いて、接着層を第１のダイの第２の側面に結合することができる。図５ｃ及び図６ｃは、対応する製造段階を示している。図示するように、開口部５３２／６３２内の電気配線特徴部５２８／６２８を用いて、第１のダイ５０２ａ／６０２ａを位置決めすることによって、電気配線特徴部５２８／６２８と接着層５３０／６３０との間の接触を削減又は除去することができる。これによって、後続のデスカムプロセスの必要性を削減又は除去することができる。
ブロック４０９において、１つ又は複数のビルドアップ層を第１のダイ上に形成することができる。図５ｄ及び図６ｄは、対応する製造段階を示している。図示するように、パッケージ基板５０４／６０４（例えば、１つ又は複数のビルドアップ層を有するＢＢＵＬ基板）を第１のダイ５０２ａ／６０２ａ及び電気配線特徴部５０６／６０６上に順次形成することができる。
ブロック４１１において、図２のブロック２０９に関して上記で説明したように、犠牲パネルをＩＣパッケージアセンブリから除去することができる。
ブロック４１３、４１５、及び４１７は、図２のブロック２１３、２１５、及び２１７に関して説明したものと同じ又は同様の方法で実行することができる。
ブロック４１３において、図５ｅ及び図６ｅに例として示すように、第２のダイ５０２ｂ／６０２ｂを第１のダイ５０２ａ／６０２ａの第２の側面と結合することができる。接着層５３０／６３０は、第１のダイ５０２ａ／６０２ａと第２のダイ５０２ｂ／６０２ｂとの間に配置することができる。様々な実施形態では、第２のダイ５０２ｂ／６０２ｂは、ダイアタッチツールを用いて第１のダイ５０２ａ／６０２ａと結合することもできるし、熱圧縮ボンディング（ＴＣＢ）等の他の技法によって結合することもできる。
ダイ相互接続部５２０／６２０（例えば、はんだボール）を、第１のダイ５０２ａ／６０２ａの第１のＴＳＶ５２６／６２６と第２のダイ５０２ｂ／６０２ｂの第２のＴＳＶ５３６／６３６との間に形成することができる。ＴＳＶ５２６／６２６及び５３６／６３６、電気配線特徴部５２８／６２８、第２のダイ５０２ｂ／６０２ｂの対応する電気配線特徴部（例えば、図１ｂの電気配線特徴部１３８を参照）、並びにダイ相互接続部５２０／６２０は、接着層５３０／６３０の開口部５３２／６３２内を通って延在する導電パス（例えば、図１ｂの導電パス１４２を参照）を共同して形成することができる。幾つかの実施形態では、ダイ相互接続部５２０／６２０は、はんだペースト印刷／リフロー技法等の従来の方法によって形成することができる。
ブロック４１５において、アンダーフィル材料を第１のダイと第２のダイとの間の開口部内に入れることができる。ブロック４１７において、封入剤（例えば、成形材料）を第２のダイ及び１つ又は複数のビルドアップ層にわたって付着することができる。図５ｆ及び図６ｆは、対応する製造段階を示している。様々な実施形態では、アンダーフィル材料は、インターフェース層５２４／６２４を形成するのに用いることができる。他の実施形態では、封入剤５０８／６０８は、第２のダイ５０２ｂ／６０２ｂ及び／又はパッケージ基板５０４／６０４にわたって形成することができる。この場合も、幾つかの実施形態は、ブロック４１５及び４１７の双方を含むことができる。他の実施形態では、ブロック４１５及び４１７の一方又は双方を省略することができる。例えば、幾つかの実施形態では、ブロック４１５を省略することができる。他の実施形態では、ブロック４１７を省略することができる。更に他の実施形態では、ブロック４１５及びブロック４１７の双方を省略することができる。
特許請求された主題を理解する際に最も役立つように、様々な動作が複数の個別の動作として順に説明される。しかしながら、説明の順序は、これらの動作が必ず順序に依存していることを意味するものと解釈されるべきではない。本開示の実施形態は、任意の好適なハードウェア及び／又はソフトウェアを用いて所望のとおりに構成されるシステムに実施することができる。
図７は、様々な実施形態に係る一例示のコンピューティングデバイス７０１を示している。本明細書で説明したようなＩＣパッケージアセンブリをコンピューティング／通信デバイスに実装することができる。例えば、ＩＣパッケージアセンブリ７００をコンピューティングデバイス７０１に実装することができる。ＩＣパッケージアセンブリ７００は、パッケージ基板７０４に組み込まれた第１のダイ７０２ａと、第１のダイ７０２ａと結合された第２のダイ７０２ｂとを備えることができる。ＩＣパッケージアセンブリ７００の構成要素、特徴部、及び／又は構成は、ＩＣパッケージアセンブリ１００、３００、５００、及び／又は６００のうちの任意のものに関して本明細書で説明したとおりのものとすることができる。
コンピューティングデバイス７０１は、マザーボード７２２等の回路基板を収容することができる。マザーボード７２２は、複数の構成要素を備えることができる。これらの構成要素は、ＩＣパッケージアセンブリ７００及び少なくとも１つの通信チップ７６２を含むが、これらに限定されるものではない。ＩＣパッケージアセンブリ７００は、マザーボード７２２（例えば、図１ａの回路基板１２２）に物理的及び電気的に結合することができる。幾つかの実施態様では、通信チップ（複数の場合もある）７６２も、マザーボード７２２に物理的及び電気的に結合することができる。更なる実施態様では、通信チップ（複数の場合もある）７６２は、ＩＣパッケージアセンブリ７００の一部とすることができる。様々な実施形態では、少なくとも１つの通信チップ７６２は、ＩＣパッケージアセンブリ７００に物理的及び電気的に結合することができる。更なる実施態様では、通信チップ７６２は、例えば、ＩＣパッケージアセンブリ７００のビルドアップ層上の追加のダイ又はビルドアップ層に組み込まれた追加のダイとして、ＩＣパッケージアセンブリ７００の一部とすることができる。これらの実施形態の場合、ＩＣパッケージアセンブリ７００及び通信チップ７６２は、マザーボード７２２上に配置することができる。代わりの実施形態では、様々な構成要素は、マザーボード７２２を用いることなく結合することができる。
幾つかの実施形態では、ＩＣパッケージアセンブリ７００のダイ（例えば、第１のダイ７０２ａ）は、コンピューティングデバイス７０１のプロセッサとすることができる。「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリに記憶することができる他の電子データに変換する任意のデバイス又はデバイスの任意の部分を指すことができる。
コンピューティングデバイス７０１は、その用途に応じて、マザーボード７２２に物理的及び電気的に結合される場合もあるし、されない場合もある他の構成要素を備えることができる。これらの他の構成要素は、揮発性メモリ（例えば、「ＤＲＡＭ」とも呼ばれるダイナミックランダムアクセスメモリ）、不揮発性メモリ（例えば、「ＲＯＭ」とも呼ばれる読み出し専用メモリ）、フラッシュメモリ、入力／出力コントローラー、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、グラフィックスプロセッサ、１つ又は複数のアンテナ、ディスプレイ（図示せず）、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリー、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、全地球測位システム（「ＧＰＳ」）デバイス、コンパス、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー、カメラ、及びマスストレージデバイス（ハードディスクドライブ、ソリッドステートドライブ、コンパクトディスク（「ＣＤ」）、デジタル多用途ディスク（「ＤＶＤ」）等）（図示せず）、マイクロミラー（図示せず）等を含むが、これらに限定されるものではない。様々な実施形態では、様々な構成要素を他の構成要素と集積して、システムオンチップ（「ＳｏＣ」）を形成することができる。更なる実施形態では、ＤＲＡＭ等の幾つかの構成要素をＩＣパッケージアセンブリ７００に又は同アセンブリ内に組み込むことができる。
通信チップ（複数の場合もある）７６２は、コンピューティングデバイス７０１へのデータの転送及びコンピューティングデバイス７０１からのデータの転送の有線通信及び／又は無線通信を可能にすることができる。「無線」という用語及びその派生語は、変調された電磁放射の使用によって非固体媒体を通じてデータを通信することができる回路、デバイス、システム、方法、技法、通信チャネル等を記述するのに用いることができる。幾つかの実施形態では、関連付けられたデバイスがいかなるワイヤも含まない場合があるが、この用語は、関連付けられたデバイスがいかなるワイヤも含まないことを意味するものではない。通信チップ７６２は、複数の無線標準規格又は無線プロトコルのうちの任意のものを実施することができる。これらの無線標準規格又は無線プロトコルには、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６標準規格（例えば、ＩＥＥＥ８０２．１６−２００５修正版）を含む電気電子技術者協会（ＩＥＥＥ）標準規格、任意の修正、更新、及び／又は改訂を伴ったロングタームエボリューション（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）等）が含まれるが、これらに限定されるものではない。ＩＥＥＥ８０２．１６互換ＢＷＡネットワークは、一般に、「Worldwide Interoperability for Microwave Access（マイクロ波アクセスの世界的な相互運用性）」を表す頭字語であるＷｉＭＡＸネットワークと呼ばれる。ＷｉＭＡＸは、ＩＥＥＥ８０２．１６標準規格の適合性試験及び相互運用性試験に合格した製品の証明マークである。通信チップ７６２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動電気通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作することができる。通信チップ７６２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上無線アクセスネットワーク（ＵＴＲＡＮ）、又は進化型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作することができる。通信チップ７６２は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタル高度コードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ−ＤＯ）、それらの派生物、及び３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定される他の任意の無線プロトコルに従って動作することができる。通信チップ７６２は、他の実施形態では、他の無線プロトコルに従って動作することができる。
コンピューティングデバイス７０１は、複数の通信チップ７６２を備えることができる。例えば、第１の通信チップ７６２は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）等の短距離無線通信に専用化することができ、第２の通信チップ７６２は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等の長距離無線通信に専用化することができる。
様々な実施態様では、コンピューティングデバイス７０１は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、コンピューティングタブレット、携帯情報端末（「ＰＤＡ」）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピューター、サーバー、プリンター、スキャナー、モニター、セットトップボックス、エンターテイメント制御ユニット（例えば、ゲーミングコンソール）、デジタルカメラ、ポータブル音楽プレイヤー、デジタルビデオレコーダー、又はデジタルウォッチとすることができる。更なる実施態様では、コンピューティングデバイス７０１は、データを処理する他の任意の電子デバイスとすることができる。
＜例＞ ここでは、３Ｄ ＩＣパッケージアセンブリ、そのような３Ｄ ＩＣパッケージアセンブリを製造する方法、及びそのような３Ｄ ＩＣパッケージアセンブリを組み込んだシステムの様々な実施形態が説明される。様々な実施形態では、パッケージアセンブリは、複数のビルドアップ層を有するパッケージ基板と、パッケージ基板に組み込まれた第１のダイと、第１のダイと結合された第２のダイとを備えることができる。様々な実施形態では、第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、第１の側面の反対側の第２の側面と、第１のシリコン貫通ビア（ＴＳＶ）と、第２の側面の第１の部分上に配置された電気配線特徴部とを有することができる。様々な実施形態では、電気配線特徴部は、第１のＴＳＶによって、１つ又は複数のトランジスタのうちの少なくとも１つのトランジスタと電気的に結合されていることができる。
様々な実施形態では、第２のダイは、第１のＴＳＶと電気的に結合されている、第２のＴＳＶと、を備えることができる。様々な実施形態では、パッケージアセンブリは、第１のダイの第２の側面の第２の部分に配置された接着層を更に備えることができ、電気配線特徴部は、接着層における開口部内に配置されることができる。様々な実施形態では、第２のダイはメモリダイとすることができる。様々な実施形態では、電気配線特徴部はＴＳＶパッドとすることができる。様々な実施形態では、第１のＴＳＶは、第１のダイの第１の複数のＴＳＶのうちの１つとすることができる。様々な実施形態では、第２のＴＳＶは、第１の複数のＴＳＶと一致するとともに第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、第２のダイの第２の複数のＴＳＶのうちの１つとすることができる。
様々な実施形態では、第２のダイは、３次元（３Ｄ）メモリダイスタックに構成された複数のメモリダイのうちの１つとすることができる。様々な実施形態では、電気配線特徴部は、第１のＴＳＶパッドとすることができる。様々な実施形態では、第２のダイは、第２のＴＳＶと結合された第２のＴＳＶパッドを有することができる。パッケージアセンブリは、第１のＴＳＶパッド及び第２のＴＳＶパッドと結合されたダイ相互接続部を更に備えることができる。様々な実施形態では、パッケージアセンブリは、第１のダイと第２のダイとの間に配置されたアンダーフィル層を更に備えることができる。様々な実施形態では、アンダーフィル層は、第１のダイと第２のダイとの間に配置することができる。様々な実施形態では、アンダーフィル層は、接着層における開口部内に配置することができる。様々な実施形態では、アンダーフィル層の一部は、接着層と第１のダイとの間に配置することができる。様々な実施形態では、パッケージアセンブリは、第２のダイを密閉するように構成された成形材料の層を更に備えることができる。
様々な実施形態では、方法は、第１のダイを準備することであって、第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部を有する第２の側面と、電気配線特徴部に結合されるとともに第１の側面と第２の側面との間に配置される第１のシリコン貫通ビア（ＴＳＶ）とを有することと、第１のダイの第２の側面に接着層を結合することと、第１のダイの第１の側面上に１つ又は複数のビルドアップ層を形成することと、接着層に開口部を形成することと、第２のダイを第１のダイの第２の側面と結合することであって、接着層は、第１のダイと第２のダイとの間に配置されることと、を含む。様々な実施形態では、第２のダイは、第２のＴＳＶを有することができ、第１のＴＳＶは、開口部内を通って配置された導電パスによって第２のＴＳＶと電気的に結合することができる。様々な実施形態では、第１のダイの第２の側面に接着層を結合する前に、接着層を犠牲パネルに結合することを更に含むことができる。様々な実施形態では、接着層に開口部を形成することは、第１のダイの第２の側面に接着層を結合する前に、接着層内を通って犠牲パネルまで開口部を形成することを含むことができる。様々な実施形態では、第１のダイの第２の側面に接着層を結合することは、開口部に配置された電気配線特徴部を用いて接着層上に第１のダイの第２の側面を配置することを含むことができる。
様々な実施形態では、方法は、犠牲パネル上に銅層を形成することと、銅層にキャビティを形成することと、を更に含むことができる。様々な実施形態では、接着層を犠牲パネルに結合することは、接着層内を通って犠牲パネルまで開口部を形成する前に、接着層をキャビティ内に配置することを含むことができる。様々な実施形態では、第１のダイの第２の側面に接着層を結合することは、接着層の一部を電気配線特徴部上に配置することを含むことができる。様々な実施形態では、方法は、第１のダイ及び接着層を犠牲パネル上に配置することであって、接着層は、第１のダイと犠牲パネルとの間に配置される、配置することと、第１のダイの第１の側面上に１つ又は複数のビルドアップ層を形成する前に、犠牲パネルを接着層から除去することと、を更に含むことができる。様々な実施形態では、接着層に開口部を形成することは、犠牲パネルを除去して電気配線特徴部を露出させた後に、接着層の一部を除去することを含むことができる。様々な実施形態では、接着層に開口部を形成することは、接着層の一部をレーザー放射にさらすことを含むことができる。様々な実施形態では、接着層の一部をレーザー放射にさらすことは、レーザー投影パターニングツールによって実行されることができる。様々な実施形態では、レーザー投影パターニングツールは、１つ又は複数のエキシマーレーザーを備えることができる。
様々な実施形態では、接着層の一部を除去することは、紫外線（ＵＶ）レーザーを用いて接着層の一部を走査することを更に含むことができる。様々な実施形態では、接着層の一部を除去することは、エキシマーレーザーを用いて、接着層の一部をレーザー放射にさらすことを更に含むことができる。様々な実施形態では、接着層の一部を除去することは、レーザー直描によって接着層の一部をレーザー放射にさらすことを更に含むことができる。様々な実施形態では、接着層の一部を除去することは、レーザー投影パターニングによって接着層の一部をレーザー放射にさらすことを更に含むことができる。様々な実施形態では、レーザー放射は、ＵＶレーザー放射又はグリーンレーザー放射とすることができる。様々な実施形態では、方法は、第２のダイ及び１つ又は複数のビルドアップ層にわたって成形材料を付着させることを更に含むことができる。様々な実施形態では、第２のダイを成形材料に組み込むことができる。様々な実施形態では、方法は、第１のダイと第２のダイとの間にアンダーフィル材料を付着させることを更に含むことができる。
様々な実施形態では、システムは、回路基板と、パッケージアセンブリであって、当該パッケージアセンブリの外表面上に配置された電気配線特徴部を介して上記回路基板と結合された、パッケージアセンブリとを備えることができる。様々な実施形態では、パッケージアセンブリは、１つ又は複数のビルドアップ層を備える基板と、この基板に組み込まれた第１のダイと、第２のダイと、ダイ相互接続部と、電気パスとを備えることができる。様々な実施形態では、第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、この第１の側面の反対側の第２の側面と、第１のＴＳＶと、第２の側面上の第１の電気配線特徴部とを有することができる。様々な実施形態では、第１の側面は、第１のＴＳＶによって第１の電気配線特徴部と電気的に結合することができる。様々な実施形態では、パッケージアセンブリは、第１のダイの第２の側面上に配置された接着層を更に備えることができる。様々な実施形態では、第２のダイは、第２のＴＳＶと、この第２のＴＳＶと電気的に結合された第２の電気配線特徴部とを有することができる。様々な実施形態では、ダイ相互接続部は、第１の電気配線特徴部と第２の電気配線特徴部との間に配置することができる。様々な実施形態では、電気パスは、第１のＴＳＶ及び第２のＴＳＶを備えることができ、１つ又は複数のビルドアップ層を通って第２のダイと回路基板との間に電気信号を配信するように構成することができる。
様々な実施形態では、第１のダイは、マイクロプロセッサダイを含むことができる。様々な実施形態では、第１のＴＳＶは、第１のダイの第１の複数のＴＳＶのうちの１つとすることができる。様々な実施形態では、第２のダイは、３次元（３Ｄ）スタックに配列された複数のメモリダイとすることができる。様々な実施形態では、第２のＴＳＶは、第１の複数のＴＳＶと一致するとともに第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、第２のダイの複数のＴＳＶのうちの１つとすることができる。様々な実施形態では、システムは、第１のダイと第２のダイとの間に配置されたアンダーフィル材料を更に備えることができる。様々な実施形態では、システムは、第２のダイを密封するように配置された成形コンパウンド、を更に備えることができる。様々な実施形態では、システムは、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリー、全地球測位システム（ＧＰＳ）デバイス、コンパス、スピーカー、カメラ、及びマスストレージデバイスのうちの１つ又は複数を更に備える。
様々な実施形態は、上記で説明した実施形態の任意の好適な組み合わせを含むことができる。さらに、幾つかの実施形態は、実行されると、上記で説明した実施形態のうちの任意のものの動作をもたらす命令が記憶された形でこの命令を有する１つ又は複数の非一時的なコンピューター可読媒体を含むことができる。その上、幾つかの実施形態は、上記で説明した実施形態の様々な動作を実行する任意の好適な手段を有する装置又はシステムを含むことができる。
要約書に記載されたものを含めて、図示した実施態様の上記説明は、網羅的であることを意図するものでもなければ、本開示の実施形態を開示された厳密な形態に限定することを意図するものでもない。具体的な実施態様及び例が例示の目的で本明細書において説明されているが、当業者が認識するように、様々な同等の変更が本開示の範囲内において可能である。
これらの変更は、上記詳細な説明を考慮して、本開示の実施形態に対して行うことができる。添付の特許請求の範囲において用いられる用語は、本開示の様々な実施形態を、本明細書及び特許請求の範囲において開示した具体的な実施態様に限定するものと解釈されるべきではない。それとは逆に、その範囲は、添付の特許請求の範囲によって完全に定められるべきであり、特許請求の範囲は、特許請求の範囲の解釈の確立されたドクトリンに従って解釈されるべきである。
＜他の可能な請求項＞
［項目１］
パッケージアセンブリであって、
複数のビルドアップ層を有するパッケージ基板と、
前記パッケージ基板に組み込まれた第１のダイであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、該第１の側面の反対側の第２の側面と、第１のシリコン貫通ビア（ＴＳＶ）と、前記第２の側面の第１の部分に配置された電気配線特徴部とを有し、前記電気配線特徴部は、前記第１のＴＳＶによって前記１つ又は複数のトランジスタのうちの少なくとも１つのトランジスタと電気的に結合されている、第１のダイと、
前記第１のダイの前記第２の側面の第２の部分に配置された接着層と、
前記接着層と結合された第２のダイであって、該第２のダイは第２のＴＳＶを有し、該第２のＴＳＶは、前記第１のＴＳＶと電気的に結合されている、第２のダイと、を備える、パッケージアセンブリ。
［項目２］
前記第２のダイはメモリダイであり、
前記電気配線特徴部はＴＳＶパッドであり、
前記第１のＴＳＶは、前記第１のダイの第１の複数のＴＳＶのうちの１つであり、
前記第２のＴＳＶは、前記第１の複数のＴＳＶと一致するとともに前記第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、前記第２のダイの第２の複数のＴＳＶのうちの１つである、項目１に記載のパッケージアセンブリ。
［項目３］
前記第２のダイは、３次元（３Ｄ）メモリダイスタックに構成された複数のメモリダイのうちの１つである、項目２に記載のパッケージアセンブリ。
［項目４］
前記電気配線特徴部は、第１のＴＳＶパッドであり、前記第２のダイは、前記第２のＴＳＶと結合された第２のＴＳＶパッドを有し、該パッケージアセンブリは、前記第１のＴＳＶパッド及び前記第２のＴＳＶパッドと結合されたダイ相互接続部を更に備える、項目１に記載のパッケージアセンブリ。
［項目５］
前記第１のダイと前記第２のダイとの間に配置されたアンダーフィル層を更に備える、項目１に記載のパッケージアセンブリ。
［項目６］
前記アンダーフィル層の一部は、前記接着層と前記第１のダイとの間に配置されている、項目５に記載のパッケージアセンブリ。
［項目７］
前記第２のダイを密閉するように構成された成形材料の層を更に備える、項目１に記載のパッケージアセンブリ。
［項目８］
方法であって、
第１のダイを準備することであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部を有する第２の側面と、前記電気配線特徴部に結合されるとともに前記第１の側面と前記第２の側面との間に配置される第１のシリコン貫通ビア（ＴＳＶ）とを有することと、
前記第１のダイの前記第２の側面に接着層を結合することと、
前記第１のダイの前記第１の側面上に１つ又は複数のビルドアップ層を形成することと、
前記接着層に開口部を形成することと、
第２のダイを前記第１のダイの前記第２の側面と結合することであって、前記接着層は、前記第１のダイと前記第２のダイとの間に配置され、前記第２のダイは、第２のＴＳＶを有し、前記第１のＴＳＶは、前記開口部内を通って配置された導電パスによって前記第２のＴＳＶと電気的に結合されることと、を含む、方法。
［項目９］
前記第１のダイの前記第２の側面に前記接着層を結合する前に、前記接着層を犠牲パネルに結合することを更に含む、項目８に記載の方法。
［項目１０］
前記接着層に前記開口部を形成することは、前記第１のダイの前記第２の側面に前記接着層を結合する前に、前記接着層を通って前記犠牲パネルまで開口部を形成することを含み、前記第１のダイの前記第２の側面に前記接着層を結合することは、前記開口部に配置された前記電気配線特徴部を用いて前記接着層上に前記第１のダイの前記第２の側面を配置することを含む、項目９に記載の方法。
［項目１１］
前記犠牲パネル上に銅層を形成することと、
前記銅層にキャビティを形成することと、を更に含み、前記接着層を前記犠牲パネルに結合することは、前記接着層を通って前記犠牲パネルまで前記開口部を形成する前に、前記接着層を前記キャビティ内に配置することを含む、項目１０に記載の方法。
［項目１２］
前記第１のダイの前記第２の側面に前記接着層を結合することは、前記接着層の一部を前記電気配線特徴部上に配置することを含み、前記方法は、
前記第１のダイ及び前記接着層を犠牲パネル上に配置することであって、前記接着層は、前記第１のダイと前記犠牲パネルとの間に配置されることと、
前記第１のダイの前記第１の側面上に前記１つ又は複数のビルドアップ層を形成した後に、前記犠牲パネルを前記接着層から除去することと、を更に含み、前記接着層に前記開口部を形成することは、前記犠牲パネルを除去して前記電気配線特徴部を露出させた後に、前記接着層の前記一部を除去することを含む、項目８に記載の方法。
［項目１３］
前記接着層に前記開口部を形成することは、前記接着層の一部をレーザー放射にさらすことを含む、項目８に記載の方法。
［項目１４］
前記接着層の前記一部をレーザー放射にさらすことは、レーザー投影パターニングツールによって実行される、項目１３に記載の方法。
［項目１５］
前記接着層の前記一部を除去することは、紫外線（ＵＶ）レーザーを用いて前記接着層の前記一部を走査することを更に含む、項目１３に記載の方法。
［項目１６］
前記第２のダイ及び前記１つ又は複数のビルドアップ層にわたって成形材料を付着させることを更に含み、前記第２のダイは、前記成形材料に組み込まれる、項目８に記載の方法。
［項目１７］
前記第１のダイと前記第２のダイとの間にアンダーフィル材料を付着させることを更に含む、項目８に記載の方法。
［項目１８］
システムであって、
回路基板と、
パッケージアセンブリであって、該パッケージアセンブリの外表面上に配置された電気配線特徴部を介して前記回路基板と結合され、
１つ又は複数のビルドアップ層を有する基板と、
前記基板に組み込まれた第１のダイであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、該第１の側面の反対側の第２の側面と、第１のＴＳＶと、前記第２の側面上の第１の電気配線特徴部とを有し、前記第１の側面は、前記第１のＴＳＶによって前記第１の電気配線特徴部と電気的に結合されている、第１のダイと、
前記第１のダイの前記第２の側面に配置される接着層と、
第２のＴＳＶと、該第２のＴＳＶと電気的に結合された第２の電気配線特徴部とを有する第２のダイと、
前記第１の電気配線特徴部と前記第２の電気配線特徴部との間に配置されたダイ相互接続部と、
前記第１のＴＳＶ及び前記第２のＴＳＶを含む電気パスであって、該電気パスは、前記１つ又は複数のビルドアップ層を通って前記第２のダイと前記回路基板との間で電気信号を配信する、電気パスと、を含む、パッケージアセンブリと、を備える、システム。
［項目１９］
前記第１のＴＳＶは、前記第１のダイの第１の複数のＴＳＶのうちの１つであり、前記第２のダイは、３次元（３Ｄ）スタックに配列された複数のメモリダイであり、前記第２のＴＳＶは、前記第１の複数のＴＳＶと一致するとともに前記第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、前記第２のダイの複数のＴＳＶのうちの１つである、項目１８に記載のシステム。
［項目２０］
前記第１のダイと前記第２のダイとの間に配置されたアンダーフィル材料、又は、
前記第２のダイを密封するように配置された成形コンパウンド、を更に備える、項目１９に記載のシステム。

Claims (22)

  1. パッケージアセンブリであって、
    複数のビルドアップ層を有するパッケージ基板と、
    前記パッケージ基板に組み込まれた第１のダイであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、該第１の側面の反対側の第２の側面と、第１のシリコン貫通ビア（第１のＴＳＶ）と、前記第２の側面上に配置された電気配線特徴部とを有し、前記電気配線特徴部は、前記第１のＴＳＶによって、前記１つ又は複数のトランジスタのうちの少なくとも１つのトランジスタと電気的に結合されている、第１のダイと、
    前記第１のダイの前記第２の側面と結合された第２のダイであって、該第２のダイは、第２のＴＳＶを有し、該第２のＴＳＶは、前記第１のＴＳＶと電気的に結合されている、第２のダイと、
    前記第１のダイの前記第２の側面に配置された接着層と、
    前記接着層における開口部内に配置されたアンダーフィル層と、
    を備え、前記電気配線特徴部は、前記接着層における前記開口部内に配置される、パッケージアセンブリ。
  2. 前記第２のダイはメモリダイであり、
    前記電気配線特徴部はＴＳＶパッドであり、
    前記第１のＴＳＶは、前記第１のダイの第１の複数のＴＳＶのうちの１つであり、
    前記第２のＴＳＶは、前記第１の複数のＴＳＶと一致するとともに前記第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、前記第２のダイの第２の複数のＴＳＶのうちの１つである、請求項１に記載のパッケージアセンブリ。
  3. 前記第２のダイは、３次元（３Ｄ）メモリダイスタックに構成された複数のメモリダイのうちの１つである、請求項１または２に記載のパッケージアセンブリ。
  4. 前記電気配線特徴部は、第１のＴＳＶパッドであり、前記第２のダイは、前記第２のＴＳＶと結合された第２のＴＳＶパッドを有し、該パッケージアセンブリは、前記第１のＴＳＶパッド及び前記第２のＴＳＶパッドと結合されたダイ相互接続部を更に備える、請求項１または２に記載のパッケージアセンブリ。
  5. 前記第１のダイと前記第２のダイとの間に配置されたアンダーフィル層を更に備える、請求項１または２に記載のパッケージアセンブリ。
  6. 前記アンダーフィル層の一部は、前記接着層と前記第１のダイとの間に配置されている、請求項１または２に記載のパッケージアセンブリ。
  7. 前記第２のダイを密閉する成形材料の層を更に備える、請求項１または２に記載のパッケージアセンブリ。
  8. 集積回路パッケージアセンブリを製造する方法であって、
    第１のダイを準備することであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部を有する第２の側面と、前記電気配線特徴部に結合されるとともに前記第１の側面と前記第２の側面との間に配置される第１のシリコン貫通ビア（第１のＴＳＶ）とを有することと、
    接着層を犠牲パネルに結合することと、
    前記接着層に開口部を形成することと、
    前記第１のダイの前記第２の側面に前記接着層を結合することと、
    前記第１のダイの前記第１の側面上に１つ又は複数のビルドアップ層を形成することと、
    前記犠牲パネルを前記接着層から除去することと、
    第２のダイを前記第１のダイの前記第２の側面と結合することであって、前記接着層は、前記第１のダイと前記第２のダイとの間に配置され、前記第２のダイは、第２のＴＳＶを有し、前記第１のＴＳＶは、前記開口部内を通って配置された導電パスによって前記第２のＴＳＶと電気的に結合されることと、
    前記接着層の前記開口部にアンダーフィル材料を配置することと、
    を含む、集積回路パッケージアセンブリを製造する方法。
  9. 前記接着層に前記開口部を形成することは、前記第１のダイの前記第２の側面に前記接着層を結合する前に、前記接着層を通って前記犠牲パネルまで開口部を形成することを含み、前記第１のダイの前記第２の側面に前記接着層を結合することは、前記開口部に配置された前記電気配線特徴部を用いて前記接着層上に前記第１のダイの前記第２の側面を配置することを含む、請求項８に記載の方法。
  10. 前記犠牲パネル上に銅層を形成することと、
    前記銅層にキャビティを形成することと、
    を更に含み、前記接着層を前記犠牲パネルに結合することは、前記接着層を通って前記犠牲パネルまで前記開口部を形成する前に、前記接着層を前記キャビティ内に配置することを含む、請求項９に記載の方法。
  11. 集積回路パッケージアセンブリを製造する方法であって、
    第１のダイを準備することであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、電気配線特徴部を有する第２の側面と、前記電気配線特徴部に結合されるとともに前記第１の側面と前記第２の側面との間に配置される第１のシリコン貫通ビア（第１のＴＳＶ）とを有することと、
    前記第１のダイの前記第２の側面に接着層を結合することと、
    前記第１のダイ及び前記接着層を犠牲パネル上に配置することであって、前記接着層は、前記第１のダイと前記犠牲パネルとの間に配置されることと、
    前記第１のダイの前記第１の側面上に１つ又は複数のビルドアップ層を形成することと、
    前記犠牲パネルを前記接着層から除去することと、
    前記接着層に開口部を形成することと、
    第２のダイを前記第１のダイの前記第２の側面と結合することであって、前記接着層は、前記第１のダイと前記第２のダイとの間に配置され、前記第２のダイは、第２のＴＳＶを有し、前記第１のＴＳＶは、前記開口部内を通って配置された導電パスによって前記第２のＴＳＶと電気的に結合されることと、
    前記接着層の前記開口部にアンダーフィル材料を配置することと、
    を含む、集積回路パッケージアセンブリを製造する方法。
  12. 前記第１のダイの前記第２の側面に前記接着層を結合することは、前記接着層の一部を前記電気配線特徴部上に配置することを含み、
    前記接着層に前記開口部を形成することは、前記犠牲パネルを除去して前記電気配線特徴部を露出させた後に、前記接着層の前記一部を除去することを含む、請求項１１に記載の方法。
  13. 前記接着層に前記開口部を形成することは、前記接着層の一部をレーザー放射にさらすことを含む、請求項８〜１２のいずれか一項に記載の方法。
  14. 前記接着層の前記一部をレーザー放射にさらすことは、レーザー投影パターニングツールによって実行される、請求項１３に記載の方法。
  15. 前記接着層の前記一部を除去することは、紫外線（ＵＶ）レーザーを用いて前記接着層の前記一部を走査することを更に含む、請求項１３に記載の方法。
  16. 前記第２のダイ及び前記１つ又は複数のビルドアップ層にわたって成形材料を付着させることを更に含み、前記第２のダイは、前記成形材料に組み込まれる、請求項８〜１５のいずれか１項に記載の方法。
  17. 前記第１のダイと前記第２のダイとの間にアンダーフィル材料を付着させることを更に含む、請求項８〜１５のいずれか１項に記載の方法。
  18. コンピューティングデバイスであって、
    回路基板と、
    パッケージアセンブリであって、該パッケージアセンブリの外表面上に配置された電気配線特徴部を介して前記回路基板と結合され、
    １つ又は複数のビルドアップ層を有する基板と、
    前記基板に組み込まれた第１のダイであって、該第１のダイは、１つ又は複数のトランジスタを有する第１の側面と、該第１の側面の反対側の第２の側面と、第１のＴＳＶと、前記第２の側面上の第１の電気配線特徴部とを有し、前記第１の側面は、前記第１のＴＳＶによって前記第１の電気配線特徴部と電気的に結合されている、第１のダイと、
    第２のＴＳＶと、該第２のＴＳＶと電気的に結合された第２の電気配線特徴部とを有する第２のダイと、
    前記第１のダイの前記第２の側面に配置された接着層と、
    前記接着層における開口部内に配置されたアンダーフィル材料と、
    前記第１の電気配線特徴部と前記第２の電気配線特徴部との間に配置されたダイ相互接続部と、
    前記第１のＴＳＶ及び前記第２のＴＳＶを含む電気パスであって、該電気パスは、前記１つ又は複数のビルドアップ層を通って前記第２のダイと前記回路基板との間で電気信号を配信する、電気パスと、
    を含み、前記電気配線特徴部は、前記接着層における前記開口部内に配置される、パッケージアセンブリと、
    を備える、コンピューティングデバイス。
  19. 前記第１のダイは、マイクロプロセッサダイを含む、請求項１８に記載のコンピューティングデバイス。
  20. 前記第１のＴＳＶは、前記第１のダイの第１の複数のＴＳＶのうちの１つであり、前記第２のダイは、３次元（３Ｄ）スタックに配列された複数のメモリダイのうちの１つであり、前記第２のＴＳＶは、前記第１の複数のＴＳＶと一致するとともに前記第１の複数のＴＳＶと垂直方向に位置合わせされて配列された、前記第２のダイの複数のＴＳＶのうちの１つである、請求項１８に記載のコンピューティングデバイス。
  21. 前記第１のダイと前記第２のダイとの間に配置されたアンダーフィル材料、又は、
    前記第２のダイを密封するように配置された成形コンパウンド、
    を更に備える、請求項１８〜２０のいずれか１項に記載のコンピューティングデバイス。
  22. アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリー、全地球測位システム（ＧＰＳ）デバイス、コンパス、スピーカー、カメラ、及びマスストレージデバイスのうちの１つ又は複数を更に備える、請求項１８〜２０のいずれか１項に記載のコンピューティングデバイス。
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