KR102493462B1 - 반도체 칩 적층을 위한 장치 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 칩 적층을 위한 장치는, 기판에 적층된 반도체 칩에 압력을 가하는 누름 부재를 포함하고, 누름 부재는 반도체 칩과 맞닿는 누름 판 및 누름 판과 연결되는 누름 봉을 포함하며, 누름 판은 반도체 칩과 대응하는 영역을 상부에서 바라볼 때, 반도체 칩의 상부의 면적보다 작은 면적을 가지는 중심부 및 중심부의 각각의 모서리에 돌출부를 포함하는 것을 특징으로 한다.

Description

반도체 칩 적층을 위한 장치{Apparatus for stacking semiconductor chips}
본 발명은 반도체 패키지를 제조하는 장비에 관한 것으로, 보다 상세하게는 반도체 칩을 웨이퍼나 인쇄 회로 기판에 본딩하는 반도체 칩 적층을 위한 장치에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수의 반도체 칩들을 형성한다. 형성된 반도체 칩들을 기판에 실장하기 위하여, 반도체 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 칩의 사이즈는 소형화되어 가고 있으며, 이에 대응하여, 반도체 패키지도 소형화되고 있다. 이와 같이 소형화된 반도체 패키지는, 예를 들어, 반도체 칩 정도의 사이즈를 갖는 칩 스케일 패키지(Chip Scale Package), 웨이퍼 레벨 패키지(Wafer Level Package) 등을 들 수 있다. 또한, 반도체 패키지 상에 다른 반도체 패키지가 적층된 패키지 온 패키지(Package On Package), 하나의 반도체 칩에 전체 시스템을 포함한 시스템 온 칩(System On Chip) 및 하나의 반도체 패키지에 전체 시스템을 포함한 시스템 인 패키지(System In Package) 등이 등장하고 있다. 이러한 반도체 패키지를 제조하는 공정에서 기판과 반도체 칩 간, 또는 서로 적층된 반도체 칩들 간을 접합하는 본딩 공정이 필요하며, 이러한 본딩 공정을 수행하기 위하여 반도체 칩 적층을 위한 장치가 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지의 제조 공정에서 기판과 반도체 칩 간, 또는 서로 적층된 반도체 칩들 간을 접합하는 본딩 공정을 효율적으로 수행할 수 있는 반도체 칩 적층을 위한 장치를 제공하는 것을 목적으로 한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 칩 적층을 위한 장치는, 기판에 적층된 반도체 칩에 압력을 가하는 누름 부재를 포함하고, 상기 누름 부재는 상기 반도체 칩과 맞닿는 누름 판 및 상기 누름 판과 연결되는 누름 봉을 포함하며, 상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때, 상기 반도체 칩의 상부의 면적보다 작은 면적을 가지는 중심부 및 상기 중심부의 각각의 모서리에 돌출부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 중심부는 사각 형상이며, 상기 돌출부는 상기 중심부의 4개의 모서리에 각각 동일한 형상으로, 상기 중심부의 인접하는 두 변에 걸쳐 돌출되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 중심부는 각각의 변이 상기 누름 봉이 부착된 중심으로 오목하게 휘어진 형상인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판은 탄성을 가지는 재질로 형성된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 중심부는 제1 강도를 갖는 물질로 형성되고, 상기 돌출부는 상기 제1 강도보다 큰 제2 강도를 갖는 물질로 형성되어 이종 물질의 접합 구조를 갖는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때, 상기 누름 판의 중심에서 상기 돌출부의 꼭짓점까지의 길이는 상기 반도체 칩의 상부의 중심으로부터 상기 반도체 칩의 꼭짓점까지의 길이보다 더 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때, 상기 누름 판에서 상기 중심부의 각 변은 상기 반도체 칩의 상부의 내부에 존재하고, 상기 돌출부는 상기 반도체 칩의 상부의 내부 및 외부에 존재하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판은 상기 누름 봉을 중심으로 선대칭형 구조인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 돌출부는 다각형 또는 원형인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 중심부가 상기 반도체 칩의 상부의 중심 부분에 가하는 압력과 상기 돌출부가 상기 반도체 칩의 상부의 모서리 부분에 가하는 압력은 실질적으로 동일한 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 칩 적층을 위한 장치는, 하부에 접합 부재를 포함하는 하나 이상의 반도체 칩이 기판에 장착되고, 상기 기판과 상기 반도체 칩, 또는 상기 반도체 칩 간의 접합을 위하여 상기 반도체 칩에 압력을 가하는 반도체 칩 적층을 위한 장치로서, 상기 반도체 칩이 적층된 상기 기판이 놓이는 스테이지; 상기 스테이지와 마주보며, 상기 반도체 칩에 압력을 가하는 누름 부재; 및 상기 누름 부재가 상기 반도체 칩에 가하는 압력을 측정하는 압력 측정기를 포함하고, 상기 누름 부재는 상기 반도체 칩과 맞닿는 누름 판 및 상기 누름 판과 연결되는 누름 봉을 포함하며, 상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때, 상기 반도체 칩의 상부의 면적보다 작은 면적을 가지는 중심부 및 상기 중심부의 각각의 모서리에 돌출부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 반도체 칩 적층을 위한 장치는 컨트롤러를 더 포함하고, 상기 누름 부재가 상기 반도체 칩에 가하는 압력은 상기 컨트롤러에 의해 조절 가능한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 부재가 상기 반도체 칩에 압력을 가하는 동안, 상기 누름 판에 가해지는 압력을 상기 컨트롤러로 조절하여, 상기 누름 판에서 상기 중심부가 상기 반도체 칩의 상부의 중심 부분에 가하는 압력과 상기 돌출부가 상기 반도체 칩의 상부의 모서리 부분에 가하는 압력은 실질적으로 동일하도록 조절 가능한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판에서 상기 중심부 및 상기 돌출부는 각각 서로 다른 탄성 계수를 가지는 물질로 형성된 것을 특징으로 한다.
예시적인 실시예들에서, 상기 누름 판이 상기 반도체 칩의 상부와 맞닿는 부분은 평탄면인 것을 특징으로 한다.
본 발명의 기술적 사상에 따르면, 반도체 패키지의 제조 공정에서 기판과 반도체 칩 간, 또는 서로 적층된 반도체 칩들 간을 접합하는 본딩 공정을 효율적으로 수행할 수 있으며, 상기 본딩 공정에 소요되는 시간을 줄일 수 있고, 접합 부재의 과도한 오버플로우(overflow)로 인한 반도체 칩의 오염 및 크랙 등의 불량을 최소화할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 반도체 칩 이송 유닛을 개략적으로 나타낸 개념도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 반도체 칩 이송 유닛이 반도체 칩을 적층하는 상태를 개략적으로 나타낸 개념도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 본딩 유닛을 개략적으로 나타낸 개념도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재를 확대하여 나타낸 측단면도이다.
도 5a 내지 도 5c는 비교예에 따른 반도체 칩 적층을 위한 장치의 누름 부재 및 이에 의에 형성된 반도체 패키지를 나타낸 도면이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재 및 이에 의에 형성된 반도체 패키지를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재를 나타낸 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 반도체 패키지의 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 반도체 패키지의 기판 상에 적층된 구성 요소의 상면이라는 것은 반도체 패키지의 기판에 대한 반대 면을 의미하고, 하면이라는 것은 반도체 패키지의 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 반도체 칩 이송 유닛을 개략적으로 나타낸 개념도이다.
본 발명의 기술적 사상은 반도체 칩 적층을 위한 장치로서, 반도체 패키지의 제조 공정에서 기판 상에 반도체 칩을 적층하거나, 하부 반도체 칩 상에 상부 반도체 칩을 적층하기 위한 장치에 관한 것이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있고, 이러한 추세에 대응하여 현재 반도체 패키지의 실장 기술은 하나의 기판에 복수의 반도체 칩들을 적층하여 실장하거나, 반도체 패키지 위에 다른 반도체 패키지를 적층하는 방법이 사용되고 있다. 이러한 반도체 패키지의 제조 공정에서 기판과 반도체 칩 간, 그리고 서로 적층된 반도체 칩들 간을 접합하는 본딩 공정이 요구되고 있다.
도 1을 참조하면, 본 발명의 반도체 칩 적층을 위한 장치는 반도체 칩(C)을 이송하기 위한 반도체 칩 이송 유닛(10)을 포함할 수 있다.
반도체 칩 이송 유닛(10)은, 복수의 반도체 칩들(C)을 포함하는 웨이퍼(W)가 올려지는 테이블(11), 상기 웨이퍼(W)를 테이블(11)의 웨이퍼 고정부(12)에 로딩(loading) 또는 언로딩(unloading) 시키는 웨이퍼 이송부(미도시), 상기 반도체 칩(C)을 진공 압력 등을 이용하여 픽업하는 픽커(13), 상기 픽커(13)를 고정하는 픽커 암(14) 및 상기 픽커 암(14)을 이동시키는 픽커 암 이송부(15)를 포함할 수 있다.
이와 같은 구성을 가진 반도체 칩 이송 유닛(10)으로 반도체 칩(C)을 이송하는 방법을 개략적으로 설명하도록 한다.
먼저, 테이블(11)의 웨이퍼 고정부(12)에 복수의 반도체 칩들(C)을 포함하는 웨이퍼(W)가 웨이퍼 이송부를 통하여 로딩된다. 다음으로, 픽커(13)가 상기 웨이퍼(W)에 마련된 상기 반도체 칩(C)을 픽업한다. 다음으로, 픽업된 상기 반도체 칩(C)이 기판(S, 도 2 참조) 또는 이미 이송이 완료된 다른 반도체 칩(C) 상에 적층된다. 다음으로, 앞서 설명한 단계를 반복적으로 수행하여 상기 웨이퍼(W)의 반도체 칩(C)을 다른 기판(S, 도 2 참조)에 적층하여 반도체 칩(C) 적층 공정을 수행한다. 마지막으로, 상기 웨이퍼(W)가 웨이퍼 이송부를 통하여 상기 테이블(11)에서 언로딩되고, 상기 반도체 칩(C)의 이송은 종료된다. 앞서 설명한 단계는 필요에 따라, 순서를 바꾸어 수행될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 반도체 칩 이송 유닛이 반도체 칩을 적층하는 상태를 개략적으로 나타낸 개념도이다.
도 2를 참조하면, 반도체 칩 이송 유닛(10, 도 1 참조)을 이용하여 기판(S) 상에 반도체 칩(C)을 적층하는 과정 및 상기 과정을 통하여 반도체 패키지(P)를 제조하는 방법을 나타낸다.
먼저, 반도체 칩 적층을 위한 장치의 본딩 유닛(100, 도 3 참조)의 스테이지(210) 상에 하나 이상의 기판(S)을 준비한다. 웨이퍼(W, 도 1 참조)에 포함된 복수의 반도체 칩들(C)을 픽커(13)로 픽업한다. 다음으로, 상기 픽커(13)를 사용하여 상기 기판(S) 상에 상기 반도체 칩(C)을 다이 어태치(die attach)한다. 상기 반도체 칩(C)의 하면에는 접합 부재(F)가 형성될 수 있다. 예시적인 실시예들에서, 상기 접합 부재(F)는 비 전도성 필름(non conductive film)일 수 있다. 또는, 상기 접합 부재(F)는 비 전도성 페이스트(non conductive paste), 이방성 도전 필름(anisotropic conductive film), 또는 이방성 도전 페이스트(anisotropic conductive paste)일 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
도면에는 하나의 기판(S) 상에 하나의 반도체 칩(C)이 적층된 모습을 도시하였으나 이에 한정되는 것은 아니고, 상기 반도체 칩(C) 상에 다른 반도체 칩(C)을 하나 이상 적층할 수 있다. 예시적인 실시예들에서, 상기 반도체 칩(C)은 모두 메모리 칩일 수 있다. 또는, 상기 반도체 칩(C)은 서로 상이한 종류의 반도체 칩(C)일 수 있다. 예시적인 실시예들에서, 상기 반도체 칩(C)은 메모리 칩 및 컨트롤러 칩을 포함할 수 있다. 하나의 컨트롤러 칩과 하나 이상의 메모리 칩이 상기 기판(S)에 서로 적층되어 실장될 수 있다. 이에 대한 상세한 설명은 후술하도록 한다.
이와 같은 과정을 거쳐, 기판(S) 상에 하나 이상의 반도체 칩(C)이 적층된 반도체 패키지(P)를 제조한다. 적층 검사 유닛(미도시)은 반도체 칩(C)의 적층 공정이 완료된 후, 상기 반도체 칩(C)과 상기 기판(S)의 정렬, 또는 서로 적층된 상기 반도체 칩들(C) 간의 정렬이 정상적으로 수행되었는지 검사한다. 반도체 패키지의 제조 공정에 따라, 상기 적층 검사 유닛은 생략될 수도 있다.
이와 같은 과정을 거쳐, 기판(S) 상에 하나 이상의 반도체 칩(C)이 적층된 상기 반도체 패키지(P)는 본딩 유닛(100, 도 3 참조)에 의하여 본딩이 이루어질 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 본딩 유닛을 개략적으로 나타낸 개념도이다.
도 3을 참조하면, 본딩 유닛(100)은 누름 판(110) 및 누름 봉(120)을 포함하는 누름 부재(110M), 로봇 암(130), 로봇 암 구동기(140) 및 스테이지(210)를 포함할 수 있다.
상기 스테이지(210)는 몸체부와 탄성부를 포함할 수 있다. 탄성부는 몸체부의 상면에 배치된다. 상기 탄성부는 상기 몸체부와 대응하는 크기로 제공될 수 있다. 예시적인 실시예들에서, 상기 탄성부는 탄성을 가진 재질, 예를 들어, 고무로 제공될 수 있다. 상기 탄성부에 사용되는 고무는 내열성이 우수한 재질로 제공될 수 있다. 기판(S) 상에 적층된 하나 이상의 반도체 칩들(C) 간에 단차가 있는 경우, 최상부 반도체 칩(C)에 압력이 가해질 때, 상기 단차로 인하여 반도체 칩들(C) 간에 가해지는 압력이 서로 상이할 수 있다. 상기 탄성부는 최상부 반도체 칩(C)에 압력이 가해지는 동안 반도체 칩들(C) 간의 단차에서 발생하는 압력의 차이를 흡수할 수 있다. 따라서 반도체 칩들(C) 간에 단차가 있는 경우에도 반도체 칩들(C)에 서로 동일한 압력이 가해질 수 있다.
상기 탄성부는 고정 부재에 의해 상기 몸체부에 고정될 수 있다. 예시적인 실시예들에서, 고정 부재는 진공으로 상기 탄성부를 상기 몸체부에 고정할 수 있다. 상기 탄성부의 하면에는 진공 홀이 형성될 수 있다. 상기 진공 홀은 복수로 제공될 수 있다. 상기 스테이지(210) 내에는 상기 진공 홀과 연결되는 진공 라인들이 형성될 수 있다. 상기 진공 라인은 감압 부재와 연결될 수 있다. 상기 감압 부재로는 진공 펌프가 사용될 수 있다. 또는, 상기 탄성부는 접착제 또는 기구적 클램프 등에 의해 상기 몸체부에 고정하여 결합될 수 있다.
상기 누름 부재(110M)는 상기 반도체 칩(C)에 압력을 가한다. 상기 누름 부재(110M)는 하나, 또는 복수 개가 제공될 수 있다. 상기 누름 부재(110M)는 로봇 암(130)에 연결될 수 있다. 상기 누름 부재(110M)는 누름 판(110) 및 상기 누름 판(110)과 연결된 누름 봉(120)을 포함할 수 있다. 상기 누름 판(110)은 상기 반도체 칩(C)의 상면에 맞닿아 직접적으로 압력을 가하는 역할을 한다. 상기 누름 봉(120)은 상하로 움직여 상기 누름 판(110)을 통하여 상기 반도체 칩(C)에 압력을 제공할 수 있다.
상기 누름 판(110)의 배치 및 형상에 따라 상기 반도체 칩(C)에 가해지는 압력에 차이가 있을 수 있다. 따라서, 상기 누름 판(110)의 배치 및 형상은 반도체 패키지(P)를 제조하는 공정에서 중요할 수 있다. 이에 따른 내용은 뒤에서 자세히 설명하도록 한다.
상기 로봇 암(130) 및 로봇 암 구동기(140)는 상기 누름 부재(110M)를 상기 반도체 칩(C)과 정렬될 수 있도록 위치시키는 역할을 수행할 수 있다. 상기 로봇 암(130)은 좌우로 회전할 수 있고, 상기 로봇 암 구동기(140)는 상하로 이동할 수 있다.
이와 같은 구성을 가진 본딩 유닛(100)으로 반도체 칩(C)을 기판(S) 상에 본딩하는 방법을 개략적으로 설명하도록 한다. 상기 누름 부재(110M)가 상기 반도체 칩(C)에 압력을 가하는 과정은 프리 설정 단계, 조정 단계, 로딩 단계 및 가압 단계로 나눌 수 있다.
프리 설정 단계에서는 스테이지(210) 상에 반도체 패키지(P)가 제공되지 않은 상태에서 상기 누름 부재(110M)가 반도체 칩(C)에 인가할 압력의 초기 설정 압력 값을 결정한다. 상기 초기 설정 압력 값은 반도체 칩(C)의 크기 및 종류, 적층된 반도체 칩(C)의 수에 따라 달라질 수 있다.
조정 단계에서는 기판(S)에 적층된 반도체 칩(C)의 수 및 종류를 고려하여 상기 초기 설정 압력 값을 증가하거나 감소함으로써, 상기 반도체 칩(C)에 가해질 압력으로 조정 설정 압력 값을 결정한다.
로딩 단계에서는 반도체 패키지(P)가 스테이지(210)에 위치한다.
가압 단계는 고정 가압 단계와 가변 가압 단계를 가진다. 고정 가압 단계에서는 상기 누름 부재(110M)가 상기 반도체 칩(C)을 조정 압력 값의 일정 비율까지 1차 가압한다. 이후, 가변 가압 단계에서는 압력 측정기(125, 도 4 참조)에서 측정된 압력 값에 근거하여 컨트롤러(150)가 상기 누름 부재(110M)의 압력을 조절하면서 조정 압력 값까지 상기 반도체 칩(C)을 2차 가압한다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재를 확대하여 나타낸 측단면도이다.
도 4를 참조하면, 상기 누름 부재(110M)는 누름 판(110) 및 상기 누름 판(110)과 연결된 누름 봉(120)을 포함할 수 있다. 상기 누름 판(110)은 상기 반도체 칩(C)의 상면에 맞닿아 직접적으로 압력을 가하는 역할을 할 수 있다. 상기 누름 봉(120)은 상하로 움직여 상기 누름 판(110)을 통하여 반도체 칩(C)에 압력을 제공할 수 있다.
상기 누름 부재(110M)는 압력 측정기(125)를 포함할 수 있다. 상기 압력 측정기(125)는 상기 누름 부재(110M)의 압력을 측정할 수 있도록 배치될 수 있고, 도면에서와 같이, 상기 누름 판(110) 및 상기 누름 봉(120)을 연결하는 조인트 영역에 배치될 수 있다. 상기 압력 측정기(125)에는 컨트롤러(150)가 포함될 수 있다.
상기 압력 측정기(125)에서 측정된 압력 값에 근거하여 상기 누름 부재(110M)가 반도체 칩(C, 도 3 참조)에 압력을 가하는 동안, 상기 누름 판(110)에 가해지는 압력을 상기 컨트롤러(150)가 조절하여, 상기 누름 판(110)의 중심부가 상기 반도체 칩(C, 도 3 참조)에 가하는 압력과 상기 누름 판(110)의 주변부가 상기 반도체 칩(C, 도 3 참조)에 가하는 압력은 실질적으로 동일하도록 조정할 수 있다.
하나의 누름 봉(120)이 하나의 누름 판(110)의 상면에 연결될 수 있다. 상기 누름 봉(120)은 그 길이 방향이 상기 누름 판(110)의 중심축을 따라서 위치될 수 있다. 상기 누름 봉(120)은 조인트 영역을 통하여 상기 누름 판(110)에 결합될 수 있다. 상기 누름 봉(120)은 상기 누름 판(110)을 상하로 이동시키고, 상기 누름 판(110)이 반도체 칩(C, 도 3 참조)에 압력을 가하도록 할 수 있다. 상기 누름 봉(120)은 유압 모터 및 실린더를 포함할 수 있다.
상기 압력 측정기(125)는 반도체 칩(C, 도 3 참조)에 압력이 가해질 때 상기 누름 부재(110M)가 제공하는 압력을 측정한다. 측정된 압력은 전기적인 신호로 변경되어 상기 컨트롤러(150)로 전송될 수 있다. 예를 들어, 상기 압력 측정기(125)로는 로드 셀(load cell)이 사용될 수 있다. 상기 컨트롤러(150)는 상기 압력 측정기(125)에서 전송된 신호에 근거하여 상기 누름 봉(120)의 유압 모터의 출력을 제어할 수 있다. 상기 누름 부재(110M)가 복수로 존재하는 경우, 상기 컨트롤러(150)는 각각의 누름 봉(120)에서 유압 모터의 출력을 서로 독립적으로 제어할 수 있다.
도 5a 내지 도 5c는 비교예에 따른 반도체 칩 적층을 위한 장치의 누름 부재 및 이에 의에 형성된 반도체 패키지를 나타낸 도면이다.
도 5a를 참조하면, 비교예에 따른 누름 판(110A)을 이용하여 반도체 칩(C)에 압력을 가했을 때의 반도체 패키지(P)의 모습을 나타낸다.
상기 비교예에 따른 누름 판(110A)은 상기 반도체 칩(C)의 상부의 면적보다 작은 면적을 가질 수 있다. 즉, 상기 비교예에 따른 누름 판(110A)은 상기 반도체 칩(C)과 대응하는 영역을 상부에서 바라볼 때, 상기 반도체 칩(C)의 상부 영역에 전부 포함될 수 있다.
이 경우, 상기 비교예에 따른 누름 판(110A)을 통하여 상기 반도체 칩(C)에 압력을 가하면, 접합 부재(F)가 상기 반도체 칩(C)의 각 변을 따라 과도하게 오버플로우(overflow)될 수 있다. 상기 비교예에 따른 누름 판(110A)은 상기 반도체 칩(C)의 모서리 부분에 직접적으로 압력을 가할 수 없으므로, 유동성을 가지는 상기 접합 부재(F)가 반도체 칩(C)의 각 변을 따라 이동하여 과도하게 오버플로우될 수 있다.
이러한 과도한 오버플로우는 실리콘 관통 전극(Through Silicon Via, TSV)이 포함된 반도체 칩들(C) 사이에서는 문제가 크지 않을 수 있으나, 하나 이상의 반도체 칩(C)이 적층되는 반도체 패키지(P)에서 최상단의 실리콘 관통 전극이 포함되지 않은 반도체 칩(C)에서는 문제가 발생할 수 있다.
접합 부재(F)가 과도하게 오버플로우되어 최상단 반도체 칩(C)의 상면으로 흘러가 최상단 반도체 칩(C)의 상면에 남게 될 경우, 차후의 밀봉을 위한 몰딩 공정에서 금형과 접합 부재(F)가 접촉하게 되어 최상단 반도체 칩(C)의 크랙을 유발할 수 있다.
실리콘 관통 전극을 포함한 반도체 칩들(C)을 적층한 반도체 패키지(P)에서, 실리콘 관통 전극을 포함하는 반도체 칩(C)은 60㎛ 이하의 두께를 가질 수 있다. 한편, 실리콘 관통 전극을 포함하지 않는 최상단의 반도체 칩(C) 역시 반도체 패키지(P)의 전체 높이를 낮추기 위하여 60㎛ 이하의 두께를 가질 수 있다. 최상단 반도체 칩(C)의 두께를 과도하게 얇게 하는 경우, 상기 접합 부재(F)가 최상단 반도체 칩(C)의 상면으로 흘러가 남게 되고, 그에 따라 몰딩 공정에서 크랙의 문제가 발생할 수 있다.
도 5b를 참조하면, 반도체 패키지(P) 및 상기 비교예에 따른 누름 판(110A)을 도 5a의 A-A'선을 따라 절단한 단면도를 나타낸다.
반도체 칩(C)의 하면의 대부분의 영역은 접합 부재(F)에 의하여 기판(S)의 상면과 본딩되나, 상기 반도체 칩(C)의 모서리 부분은 상기 접합 부재(F)의 미충진이 발생할 수 있다. 이는 상기 접합 부재(F)의 일부가 상기 반도체 칩(C)의 각 변을 따라 과도하게 오버플로우되어 상대적으로 빈 공간이 발생하기 때문이다. 이러한 접합 부재(F)의 미충진은 반도체 패키지(P)의 제조 공정에서 상기 반도체 칩(C)의 하면의 노출로 인한 오염 및 크랙을 유발할 수 있다.
도 5c를 참조하면, 반도체 패키지(P) 및 상기 비교예에 따른 누름 판(110A)을 도 5a의 B-B'선을 따라 절단한 단면도를 나타낸다.
반도체 칩(C)의 각 변이 위치하는 영역의 접합 부재(F)가 과도하게 오버플로우되어 상기 반도체 칩(C)의 상부의 일부에까지 영향을 미치는 상태를 형성할 수 있다. 이러한 상기 접합 부재(F)의 과도하게 오버플로우는 상기 반도체 칩(C)의 상부의 오염 및 상기 비교예에 따른 누름 판(110A)의 오염을 유발하여 반도체 패키지(P)의 제조 공정에 영향을 미칠 수 있다.
이러한 과도하게 오버플로우로 인한 반도체 칩(C)의 상부의 오염을 방지하기 위하여 상기 반도체 칩(C)의 상부에 포일 헤드(foil head)를 덮고, 상기 비교예에 따른 누름 판(110A)을 사용하여 상기 반도체 칩(C)에 압력을 가하는 방식을 사용할 수 있다. 이 경우, 상기 반도체 칩(C)의 상부의 오염은 방지할 수 있으나, 상기 포일 헤드를 추가적으로 사용함으로 인하여, 반도체 패키지(P)의 제조 공정 시간 및 제조 공정 비용의 증가를 유발할 수 있다.
도 6a 내지 도 6c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재 및 이에 의에 형성된 반도체 패키지를 나타낸 도면이다.
도 6a를 참조하면, 본 발명의 기술적 사상의 누름 판(110)은, 반도체 칩(C)과 대응하는 영역을 상부에서 바라볼 때, 상기 반도체 칩(C)의 상부의 면적보다 작은 면적을 가지는 중심부(110C) 및 상기 중심부(110C)의 각각의 모서리에 돌출된 형상인 돌출부(110P)를 포함할 수 있다.
상기 누름 판(110)은 상기 반도체 칩(C)의 각 변과 평행한 선(110C_S1, 110C_S2)을 따라 중심부(110C) 및 돌출부(110P)로 나뉠 수 있다. 즉, 상기 누름 판(110)의 상기 평행한 선(110C_S1, 110C_S2)이 가상적으로 교차하는 부분까지를 상기 누름 판(110)의 중심부(110C)로 정의할 수 있다. 상기 누름 판(110)에서 상기 중심부(110C)를 제외한 영역을 돌출부(110P)로 정의할 수 있다.
상기 누름 판(110)의 형상이 사각 형상이 아니라 할지라도, 상기 누름 판(110)에 상기 반도체 칩(C)의 각 변과 평행한 가상의 선을 고려하여 상기 중심부(110C)를 정의할 수 있다.
도면에 도시된 것과 같이, 상기 누름 판(110)은 상기 중심부(110C)가 사각 형상이며, 상기 돌출부(110P)는 상기 중심부(110C)의 4개의 모서리에 각각 동일한 형상으로 상기 중심부(110C)의 인접하는 두 변에 걸쳐 돌출되는 것일 수 있다. 그러나 상기 중심부(110C) 및 상기 돌출부(110P)의 형상은 이에 한정되는 것은 아니다.
이 경우, 상기 누름 판(110)에서 상기 반도체 칩(C)의 상부에 가해지는 압력은 상기 중심부(110C) 및 상기 돌출부(110P)로 분산될 수 있다. 따라서, 상기 반도체 칩(C)의 모서리 부분에도 상기 반도체 칩(C)의 중심 부분과 실질적으로 동일한 압력이 가해질 수 있다.
상기 반도체 칩(C)의 상부의 모든 영역에 걸쳐서 실질적으로 동일한 압력이 가해지는 경우, 상기 반도체 칩(C)의 하면에 형성된 접합 부재(F)에도 동일한 압력이 가해질 수 있다. 따라서, 상기 접합 부재(F)는 상기 반도체 칩(C)의 각 변 및 각 모서리에서 동일하게 오버플로우될 수 있다. 이는 상기 접합 부재(F)에 가해지는 압력의 분산을 가져와 특정 부위에서 과도하게 오버플로우되지 않는 것이다.
기판(S)과 반도체 칩(C) 간의 공간, 반도체 칩들(C) 간의 공간은 접합 부재(F)로 충진이 되는데, 상기 접합 부재(F)의 적당한 오버플로우를 통하여 상기 반도체 칩(C)의 각 변 및 각 모서리 부분에서 충분한 충진을 확보함으로써, 반도체 패키지(P)의 신뢰성이 확보되도록 제조 공정이 진행될 수 있다.
예시적인 실시예들에서, 상기 누름 판(110)은 탄성을 가지는 재질, 예를 들면, 고무로 형성될 수 있다. 상기 누름 판(110)은 상기 중심부(110C)는 제1 강도를 갖는 물질로 형성되고, 상기 돌출부(110P)는 상기 제1 강도보다 큰 제2 강도를 갖는 물질로 형성되어, 이종 물질의 접합 구조를 갖는 것일 수 있다. 예를 들면, 제1 강도를 갖는 물질은 연성 고무, 제2 강도를 갖는 물질은 경성 고무일 수 있다.
이 경우, 상기 누름 판(110)이 상기 반도체 칩(C)의 상부에 가하는 압력은 상기 누름 판(110)의 탄성 변형으로 인하여 분산될 수 있다. 또한, 상기 누름 판(110)의 상기 돌출부(110P)를 구성하는 물질의 강도가 더 크므로, 변형이 쉽게 이루어지지 않아, 상기 반도체 칩(C)의 모서리 부분까지 실질적으로 동일한 압력을 가할 수 있다. 이 경우, 상기 반도체 칩(C)의 모서리 부분에 상기 접합 부재(F)의 미충진 현상이 발생하지 않을 수 있다.
상기 누름 판(110)은 상기 반도체 칩(C)과 대응하는 영역을 상부에서 바라볼 때, 상기 누름 판(110)의 중심 부분, 즉, 누름 봉(120, 도 6b 참조)이 결합되는 부분으로부터 상기 돌출부(110P)의 꼭짓점까지의 길이는 상기 반도체 칩(C)의 상부의 중심으로부터 상기 반도체 칩(C)의 꼭짓점까지의 길이보다 더 클 수 있다.
예시적인 실시예들에서, 상기 누름 판(110)은 상기 반도체 칩(C)과 대응하는 영역을 상부에서 바라볼 때, 상기 누름 판(110)에서 상기 반도체 칩(C)의 각 변과 평행한 선(110C_S1, 110C_S2)으로 정의되는 상기 중심부(110C)는 상기 반도체 칩(C)의 상부의 내부에 존재하고, 상기 돌출부(110P)는 상기 반도체 칩(C)의 상부의 내부 및 외부에 존재할 수 있다.
또한, 상기 누름 판(110)은 상기 누름 봉(120, 도 6b 참조)을 중심으로 좌우 대칭형 또는 상하 대칭형과 같은 선대칭형, 또는 점대칭형 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 6b를 참조하면, 반도체 패키지(P) 및 본 발명의 기술적 사상의 일 실시예에 따른 누름 판(110)을 도 6a의 A-A'선을 따라 절단한 단면도를 나타낸다.
반도체 칩(C)의 하면의 대부분의 영역은 접합 부재(F)에 의하여 기판(S)의 상면과 본딩되도록 접합 부재(F)가 충진되고, 상기 반도체 칩(C)의 모서리 부분까지 충분히 충진될 수 있다. 이는 상기 누름 판(110)의 돌출부(110P, 도 6a 참조)가 상기 반도체 칩(C)의 각 모서리 부분에도 중심 부분과 실질적으로 동일한 압력을 가하기 때문이다. 상기 접합 부재(F)가 일부 오버플로우될 수 있으나, 이러한 접합 부재(F)의 오버플로우는 과도하지 않을 정도로만 발생할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 칩 적층을 위한 장치를 통하여 제조되는 반도체 패키지(P)를 구성하는 반도체 칩(C), 접합 부재(F) 및 기판(S)을 살펴보면 다음과 같다.
상기 반도체 칩(C)은 상기 기판(S)의 상면에 하나 이상이 적층된다. 상기 반도체 칩(C)은 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템 온 칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 또한, 상기 반도체 칩(C)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 가질 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 칩일 수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 칩이고, 다른 하나는 컨트롤러 칩일 수 있다.
상기 기판(S)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 상기 인쇄회로기판은 단면 기판(single-sided PCB) 또는 양면 기판(double-sided PCB)일 수 있고, 상기 기판(S) 내부에 하나 이상의 내부 배선 패턴을 포함한 다층 기판(multi-layer PCB)일 수 있다. 나아가 인쇄회로기판은 경성 인쇄회로기판(rigid PCB) 또는 연성 인쇄회로기판(flexible PCB)일 수 있다.
상기 접합 부재(F)는 비 전도성 접착제 또는 비 전도성 테이프일 수 있다. 상기 접합 부재(F)는 상기 반도체 칩(C)의 칩 연결 부재를 덮도록 형성될 수 있다. 예시적인 실시예들에서, 비 전도성 접착제의 경우에는 디스펜싱(dispensing)을 통해 액상의 비 전도성 접착제를 웨이퍼 상에 도포하는 방식으로 진행될 수 있고, 비 전도성 테이프는 일반적인 테이프와 같이 비 전도성 테이프를 웨이퍼 상에 붙이는 방식으로 진행될 수 있다. 참고로, 상기 접합 부재(F)가 비 전도성 테이프인 경우에는 웨이퍼 상에 붙이는 공정은 용이하나 차후, 반도체 칩 단위로 분리할 때, 모서리 부분에서의 접합 부재(F)의 컨트롤이 힘들 수 있다. 한편, 접합 부재(F)가 비 전도성 접착제인 경우에는 웨이퍼 상의 각각의 반도체 칩 상에 도포하는 식으로 진행되어 도포 공정이 까다로우나, 반도체 칩 단위로 분리할 때, 모서리 부분에서의 접합 부재(F)의 컨트롤의 문제는 발생하지 않을 수 있다.
기계적 힘으로 누름 부재(110M)가 상기 반도체 칩(C)의 상부에 압력을 가하는 공정에서, 상기 접합 부재(F)가 상기 반도체 칩(C)의 외곽으로 밀려나면서 반도체 칩(C)의 측면을 비롯한 모서리 부분을 일부 덮을 수 있다. 이에 따라, 상기 반도체 칩(C)의 상부에 압력을 가하는 공정을 오버플로우 공정이라고 언급하기도 한다. 상기 오버플로우 공정은 일정 온도에서 한 번에 진행할 수도 있고, 여러 온도에서 단계별로 진행될 수도 있다. 예시적인 실시예들에서, 여러 온도에서 단계별로 진행되는 경우, 상기 접합 부재(F)의 유리 전이 온도(glass transition temperature) 특성에 따라 단계별로 진행될 수 있다. 또한, 상기 오버플로우 공정은 비교적 낮은 온도, 예컨대 120℃ 내외의 온도에서 진행될 수 있다.
도 6c를 참조하면, 반도체 패키지(P) 및 본 발명의 기술적 사상의 일 실시예에 따른 누름 판(110)을 도 6a의 B-B'선을 따라 절단한 단면도를 나타낸다.
상기 반도체 칩(C)의 하면의 각 변이 위치하는 영역은 접합 부재(F)가 일부 오버플로우될 수 있다. 이러한 상기 접합 부재(F)의 오버플로우는 상기 반도체 칩(C)의 측면의 일부를 감싸는 정도로 이루어지므로, 상기 반도체 칩(C)의 상부에 영향을 미치지 아니할 수 있다. 따라서, 본 발명의 기술적 사상의 누름 판(110)을 사용하여 상기 반도체 칩(C)에 압력을 가하는 경우, 상기 접합 부재(F)의 과도한 오버플로우로 인한 영향은 문제되지 않을 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 칩 적층을 위한 장치의 누름 부재를 나타낸 도면이다.
도 7a를 참조하면, 누름 판(110)의 중심부(110C)는 각각의 변이 누름 봉(120, 도 6c 참조)이 부착된 중심 부분으로 오목하게 휘어진 형상인 것일 수 있다.
반도체 칩(C)의 상부의 각 변으로 가해지는 압력으로 인한 접합 부재(F, 도 6c 참조)의 오버플로우 정도에 따라, 상기 누름 판(110)의 형상의 변화를 통하여 상기 반도체 칩(C)의 상부에 가해지는 압력을 조절할 수 있다. 반도체 패키지의 종류에 따라 달라지는 반도체 칩(C)의 크기 및 종류, 적층된 반도체 칩(C)의 수에 맞추어, 반도체 칩(C)의 상면에 가해지는 압력을 부분적으로 조절하기 위하여 상기 누름 판(110)의 형상을 다양하게 디자인될 수 있다.
상기 누름 판(110)의 상기 중심부(110C)의 오목한 정도는 다양할 수 있으며, 앞서 살핀 바와 같이 상기 중심부(110C) 및 돌출부(110P)의 재질은 서로 다른 강도를 갖는 탄성 물질로 형성될 수 있다.
도 7b를 참조하면, 상기 누름 판(110)의 상기 돌출부(110P)는 원형일 수 있다. 즉, 앞서 살핀 바와 같이 상기 중심부(110C)의 형상뿐만 아니라, 상기 돌출부(110P)의 형상도 다양하게 디자인될 수 있다. 상기 반도체 칩(C)의 상부의 모서리 부분에서 접합 부재(F, 도 6a 참조)의 오버플로우되는 정도에 따라, 상기 누름 판(110)의 오염을 방지하기 위하여 다양한 형상으로 디자인될 수 있다.
도면에는 상기 중심부(110C)는 오목한 형상으로, 상기 돌출부(110P)는 원형의 일부를 가지는 형상으로 누름 판(110)이 도시되어 있으나, 이에 한정되는 것은 아니고, 상기 돌출부(110P)는 다양한 형태의 다각형으로 디자인될 수 있다. 또한, 상기 돌출부(110P)는 좌우 대칭형 또는 상하 대칭형과 같은 선대칭형, 또는 점대칭형으로 형성될 수 있으나, 이에 한정되는 것은 아니고, 각각의 돌출부(110P)가 서로 다른 형상으로 디자인될 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 누름 판
120: 누름 봉
130: 로봇 암
140: 로봇 암 구동기
C: 반도체 칩
F: 접합 부재
S: 기판
P: 반도체 패키지

Claims (10)

  1. 기판에 적층된 반도체 칩에 압력을 가하는 누름 부재를 포함하고,
    상기 누름 부재는 상기 반도체 칩과 맞닿는 누름 판 및 상기 누름 판과 연결되는 누름 봉을 포함하며,
    상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때,
    상기 반도체 칩의 상부의 면적보다 작은 면적을 가지는 중심부 및
    상기 중심부의 각각의 모서리에 돌출부를 포함하고,
    상기 누름 판은 탄성을 가지는 재질로 형성되며, 상기 중심부는 제1 강도를 갖는 물질로 형성되고, 상기 돌출부는 상기 제1 강도보다 큰 제2 강도를 갖는 물질로 형성되어 이종 물질의 접합 구조를 갖는 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  2. 제1항에 있어서,
    상기 누름 판에서 상기 중심부는 사각 형상이며,
    상기 돌출부는 상기 중심부의 4개의 모서리에 각각 동일한 형상으로, 상기 중심부의 인접하는 두 변에 걸쳐 돌출되는 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  3. 제1항에 있어서,
    상기 누름 판에서 상기 중심부는 각각의 변이 상기 누름 봉이 부착된 중심으로 오목하게 휘어진 형상인 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때,
    상기 누름 판의 중심에서 상기 돌출부의 꼭짓점까지의 길이는 상기 반도체 칩의 상부의 중심으로부터 상기 반도체 칩의 꼭짓점까지의 길이보다 더 큰 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  7. 제1항에 있어서,
    상기 누름 판에서 상기 중심부가 상기 반도체 칩의 상부의 중심 부분에 가하는 압력과 상기 돌출부가 상기 반도체 칩의 상부의 모서리 부분에 가하는 압력은 실질적으로 동일한 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  8. 하부에 접합 부재를 포함하는 하나 이상의 반도체 칩이 기판에 장착되고,
    상기 기판과 상기 반도체 칩, 또는 상기 반도체 칩 간의 접합을 위하여 상기 반도체 칩에 압력을 가하는 반도체 칩 적층을 위한 장치로서,
    상기 반도체 칩이 적층된 상기 기판이 놓이는 스테이지;
    상기 스테이지와 마주보며, 상기 반도체 칩에 압력을 가하는 누름 부재; 및
    상기 누름 부재가 상기 반도체 칩에 가하는 압력을 측정하는 압력 측정기를 포함하고,
    상기 누름 부재는 상기 반도체 칩과 맞닿는 누름 판 및 상기 누름 판과 연결되는 누름 봉을 포함하며,
    상기 누름 판은 상기 반도체 칩과 대응하는 영역을 상부에서 바라볼 때,
    상기 반도체 칩의 상부의 면적보다 작은 면적을 가지는 중심부 및
    상기 중심부의 각각의 모서리에 돌출부를 포함하고,
    상기 누름 판은 탄성을 가지는 재질로 형성되며, 상기 중심부는 제1 강도를 갖는 물질로 형성되고, 상기 돌출부는 상기 제1 강도보다 큰 제2 강도를 갖는 물질로 형성되어 이종 물질의 접합 구조를 갖는 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  9. 제8항에 있어서,
    상기 반도체 칩 적층을 위한 장치는 컨트롤러를 더 포함하고,
    상기 누름 부재가 상기 반도체 칩에 가하는 압력은 상기 컨트롤러에 의해 조절 가능한 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
  10. 제9항에 있어서,
    상기 누름 부재가 상기 반도체 칩에 압력을 가하는 동안, 상기 누름 판에 가해지는 압력을 상기 컨트롤러로 조절하여, 상기 누름 판에서 상기 중심부가 상기 반도체 칩의 상부의 중심 부분에 가하는 압력과 상기 돌출부가 상기 반도체 칩의 상부의 모서리 부분에 가하는 압력은 실질적으로 동일하도록 조절 가능한 것을 특징으로 하는 반도체 칩 적층을 위한 장치.
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