KR101712837B1 - Pip 구조를 갖는 반도체 패키지 제조 방법 - Google Patents

Pip 구조를 갖는 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR101712837B1
KR101712837B1 KR1020150156496A KR20150156496A KR101712837B1 KR 101712837 B1 KR101712837 B1 KR 101712837B1 KR 1020150156496 A KR1020150156496 A KR 1020150156496A KR 20150156496 A KR20150156496 A KR 20150156496A KR 101712837 B1 KR101712837 B1 KR 101712837B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor
substrate
conductive wire
molding material
Prior art date
Application number
KR1020150156496A
Other languages
English (en)
Inventor
신명호
Original Assignee
주식회사 에스에프에이반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에스에프에이반도체 filed Critical 주식회사 에스에프에이반도체
Priority to KR1020150156496A priority Critical patent/KR101712837B1/ko
Application granted granted Critical
Publication of KR101712837B1 publication Critical patent/KR101712837B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 패키지 인 패키지(PIP) 구조로 반도체 칩을 다중으로 적층하기 위한 것으로서, 반도체 패키징 공정 상에서, 제 1 반도체 칩을 제 1 기판에 형성하고, 상기 제 1 기판에 접속된 제 1 도전성 와이어의 끝단이 제 1 몰딩재의 외부로 돌출되게 만드는 제 1 패키지의 제조 공정; 상기 제 1 도전성 와이어의 끝단과 접속할 제 2 기판의 상부에 몰드언더필 방식으로 제 2 반도체 칩을 형성하고, 상기 제 2 기판의 하부에 다수의 솔더범프를 형성하는 플립 칩 고정 공정; 상기 제 1 몰딩재의 표면이 상기 제 2 반도체를 향하도록 상기 제 1 패키지를 제 2 반도체 위에 적층하고, 에폭시 또는 접착 필름과 같은 접착제로 상기 제 1 몰딩재와 상기 제 2 반도체를 서로 접착하는 패키지 고정 공정; 및 상기 제 1 몰딩재에서 돌출된 상기 제 1 도전성 와이어의 끝단과 상기 제 2 기판을 솔더 제팅 방식으로 형성한 접속부에 의해 서로 전기적으로 연결시키는 솔더 제팅 공정을 포함한다.

Description

PIP 구조를 갖는 반도체 패키지 제조 방법{method for manufacturing semiconductor package with package in package structure}
본 발명은 PIP 구조를 갖는 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 패키지 인 패키지(package in package, PIP) 구조로 반도체 칩을 다중으로 적층하기 위한 PIP 구조를 갖는 반도체 패키지 제조 방법에 관한 것이다.
일반적으로 반도체 패키지 공정에서는 패키지 기판 위의 반도체 칩을 실장하고, 패키지 기판과 반도체 칩을 전기적으로 통전 가능하게 연결한 후, 외부를 플라스틱 또는 수지로 몰딩하여 패키지가 만들어질 수 있다.
플립 칩 기술은 전기적 장치 또는 반도체 칩 아랫면의 전극 패턴을 이용해 그대로 패키지 기판에 융착시키는 바와 같이, 해상 장치 또는 칩을 페이스다운(face-down)의 형태로 기판에 직접 장착할 수 있는 디바이스 실장 방식을 의미할 수 있다.
이러한 플립 칩 기술을 이용하는 패키지는 칩 크기와 대등한 크기로 소형화 및 경량화를 가져올 수 있고, 전극 간 거리(피치)를 훨씬 미세하게 할 수 있다.
그러나, 종래 기술에서는 플립 칩 기술을 사용하여 반도체 칩을 다중으로 적층하고 그 반도체 칩들을 서로 연결하는 것이 매우 어렵다. 예컨대, 종래 기술에서는 적층된 반도체 칩으로부터 부가 연결 구조인 도전성 와이어의 본딩이 추가적으로 발생된다. 그런데, 패키지의 경박 단소화를 위해서 반도체 칩 위에 다른 종류의 다이(die) 또는 반도체 칩을 적층하여 실장할 때 불완전한 몰딩이 이루어지거나, 몰딩재 내에 보이드(void)가 생성되거나, 플래시(flash) 침범 불량 위험이 높은 단점이 있다.
또한, 도전성 와이어의 본딩시 도전성 와이어의 중간 부분이 아래로 벤딩되어 쳐지는 와이어 스위핑(wire sweeping)이 일어난다. 여기서, 도전성 와이어는 반도체 칩의 다른 회로 부분과 접촉하지 않도록 상향으로 일정 높이(height)를 유지하여야 하기 때문에, 도전성 와이어의 높이를 몰딩재의 박막화를 위해 무한정 낮게 설계할 수 없는 상황이다.
즉, 종래 기술에서는 반도체 칩의 적층 이후 전기적 연결 과정에서 와이어 스위핑 문제 및 쇼트(short) 발생의 위험이 있다.
또한, 와이어 스위핑 형태의 도전성 와이어는 상향으로 소정 높이를 갖도록 돌출된 오버행(overhang) 부위가 존재하기 때문에, 와이어 스위핑 및 오버행 부위로 인하여, 몰딩재의 높이를 얇게 하는데 한계가 있고, 패키지의 소형화에 걸림돌이 되고 있는 상황이다.
본 발명 목적은, 상기와 같은 실정을 감안하여 제안된 것으로, 제 2 패키지 또는 제 3 패키지의 내부에 제 1 패키지를 적층하고 솔더 제팅(solder jetting)에 의해 전기적 신호 소통이 가능하도록 연결함에 따라, 와이어 오버행 발생을 미연에 방지할 수 있고, 멀티 적층(multi stack)이 가능하며, 다양한 형태의 패키지의 제작이 가능한 PIP 구조를 갖는 반도체 패키지 제조 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명에 의한 PIP 구조를 갖는 반도체 패키지 제조 방법은, 반도체 패키징 공정 상에서, 제 1 반도체 칩을 제 1 기판에 형성하고, 상기 제 1 기판에 접속된 제 1 도전성 와이어의 끝단이 제 1 몰딩재의 외부로 돌출되게 만드는 제 1 패키지의 제조 공정; 상기 제 1 도전성 와이어의 끝단과 접속할 제 2 기판의 상부에 몰드언더필(molded under fill) 방식으로 제 2 반도체 칩을 형성하고, 상기 제 2 기판의 하부에 다수의 솔더범프를 형성하는 플립 칩 고정(flip chip attach) 공정; 상기 제 1 몰딩재의 표면이 상기 제 2 반도체를 향하도록 상기 제 1 패키지를 제 2 반도체 위에 적층(stack)하고, 에폭시 또는 접착 필름과 같은 접착제로 상기 제 1 몰딩재와 상기 제 2 반도체를 서로 접착하는 패키지 고정(package attach) 공정; 및 상기 제 1 몰딩재에서 돌출된 상기 제 1 도전성 와이어의 끝단과 상기 제 2 기판을 솔더 제팅(solder jetting) 방식으로 형성한 접속부에 의해 서로 전기적으로 연결시키는 솔더 제팅 공정;을 포함한다.
상기 솔더 제팅 공정 이후에는, 상기 제 1 패키지와 상기 제 2 반도체와 상기 제 1 도전성 와이어 및 접속부를 보호하기 위하여 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 제 2 몰딩재로 감싸주어 제 2 패키지를 완성하는 제 1 몰드 공정이 더 포함된다.
상기 제 1 패키지는 본드 비아 어레이(bond via array) 패키지로 형성되어 있다.
상기 플립 칩 고정 공정에서는, 상기 제 1 반도체 칩과 상기 제 2 기판의 사이에서 미세 솔더볼에 의해 내부 연결단자를 형성하도록 언더필막이 제공된다.
상기 솔더 제팅 공정 이후에는, 상기 제 1 패키지의 제 1 기판 위에 에폭시 또는 접착 필름과 같은 접착제로 적층된 제 3 반도체 칩을 부착하고, 상기 제 3 반도체 칩과 상기 제 1 기판을 제 2 도전성 와이어로 연결하는 칩 고정(chip attach) 공정이 더 포함된다.
상기 칩 고정 공정 이후에는, 상기 제 1 패키지와 상기 제 2 반도체와 상기 제 1 도전성 와이어와 상기 접속부와 상기 제 3 반도체 칩 및 제 2 도전성 와이어를 보호하기 위하여 에폭시 몰딩 컴파운드와 같은 제 3 몰딩재로 감싸주어 제 3 패키지를 완성하는 제 2 몰드 공정가 더 포함된다.
본 발명에 의한 PIP 구조를 갖는 반도체 패키지 제조 방법은, 와이어 제팅을 통해서 서로 연결된 제 2 패키지의 내부에 제 1 패키지가 구비되어서 경박 단소화된 패키지 인 패키지(PIP) 구조의 반도체 패키지를 실현할 수 있다.
본 발명에 의한 PIP 구조를 갖는 반도체 패키지 제조 방법은, 와이어 스위핑 및 쇼트 위험성을 미연에 방지하면서도, 칩의 다중 적층이 가능한 장점이 있다.
본 발명에 의한 PIP 구조를 갖는 반도체 패키지 제조 방법은, 제 1 패키지와 제 2 패키지를 연결하는 제 1 도전성 와이어에서 와이어 오버행 발생을 미연에 방지할 수 있으며, 적용 이후 공정 진행시 적용설비의 변동없이 동일하게 진행할 수 있고 패키지를 구현하는 다양한 제품을 제작할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법에서 제 1 패키지의 제조 공정을 설명하기 위한 단면도.
도 2는 제 2 패키지의 플립 칩 고정(flip chip attach) 공정을 설명하기 위한 단면도.
도 3은 도 1에 도시된 제 1 패키지를 제 2 반도체 위에 접착하는 패키지 고정(package attach) 공정을 설명하기 위한 단면도.
도 4는 도 1에 도시된 제 1 패키지의 제 1 도전성 와이어와 제 2 기판간 접속을 위한 솔더 제팅(solder jetting) 공정을 설명하기 위한 단면도.
도 5는 도 4의 공정 이후에 제 2 패키지를 완성하기 위한 제 1 몰드 공정을 설명하기 위한 단면도.
도 6은 본 발명의 응용예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법에서, 뒤집어진 상태의 제 1 패키지 위에 제 3 반도체 칩 및 제 2 도전성 와이어를 연결하는 칩 고정(chip attach) 공정을 설명하기 위한 단면도.
도 7은 도 6의 공정 이후에 제 3 패키지를 완성하기 위한 제 2 몰드 공정을 설명하기 위한 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다.
한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성소자, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성소자, 단계, 동작 및/또는 소자의 존재 또는 추가함을 배제하지 않는다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
본 실시예 또는 응용예에서 언급된 반도체 칩은 베어 칩(bare chip)에 해당하는 다이(die), 전극패드, 메모리 칩, 로직 칩 중 어느 하나 또는 이들의 조합으로 이루어지는 전기적 장치를 통칭하는 것으로 이해될 수 있다.
본 실시예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법은 도 1에 도시된 제 1 패키지의 제조 공정과, 도 2에 도시된 플립 칩 고정(flip chip attach) 공정과, 도 3에 도시된 패키지 고정(package attach) 공정과, 도 4에 도시된 솔더 제팅 공정과, 도 5에 도시된 제 1 몰드 공정을 포함한다.
도 1은 본 발명의 일 실시예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법에서 플립 칩 실장 공정을 설명하기 위한 단면도이다.
도 1을 참조하면, 제 1 패키지(100)의 제조 공정은 반도체 패키징 공정 상에서, 제 1 반도체 칩(120)을 제 1 기판(110)에 형성한다.
제 1 반도체 칩(120)과 제 1 기판(110)은 본드 비아층(150)을 통해 서로 전기적으로 연결된다. 즉, 제 1 패키지(100)는 본드 비아 어레이(bond via array) 패키지로서 형성되어 있는 것을 의미할 수 있다.
이러한 제 1 패키지(100)의 제조 공정에서는 제 1 기판(110)에 접속된 제 1 도전성 와이어(130)의 끝단(133)이 제 1 몰딩재(140)의 외부로 돌출되게 만든다. 즉, 도전성 와이어(130)의 끝단(133)은 제 1 기판(110)의 반대쪽에 해당하는 제 1 몰딩재(140)의 표면 밖으로 돌출되어 있다.
여기서, 제 1 도전성 와이어(130)는 제 1 반도체 칩(120)으로부터 루프(loop) 형상을 가지도록 연장되어 제 1 기판(110)에 접속된 와이어 곡선부(131)와, 상기 와이어 곡선부(131)의 끝단에 접속 또는 그 주변의 제 1 기판(110)에 접속되고, 제 1 반도체 칩(120)의 높이 방향(예: 제 1 기판(110)을 기준으로 수직한 방향)으로 연장된 와이어 수직부(132)와, 이런 와이어 수직부(132)의 끝단, 즉 제 1 도전성 와이어(130)의 끝단(133)으로 이루어져 있다.
와이어 수직부(132)의 연장길이는 제 1 몰딩재(140)의 두께에 도 3에서 설명할 언더필막(250), 제 2 반도체 칩(220) 및 접착제(300) 각각의 두께를 합한 크기로 형성된다.
또한, 제 1 반도체 칩(120)과 상기 제 1 도전성 와이어(130)의 와이어 곡선부(131)와 와이어 수직부(132)의 일부분 및 본드 비아층(150)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 제 1 몰딩재(140)에 의해 감싸져서 외부로부터 보호된다.
이러한 제 1 패키지(100)의 제조 공정을 통해서 제 1 패키지(100)가 완성될 수 있다. 또한, 제 1 패키지(100)는 상하로 뒤집어진 상태로 도 2에 도시된 플립 칩 고정 공정 쪽으로 로딩될 수 있다.
도 2는 제 2 패키지의 플립 칩 고정 공정을 설명하기 위한 단면도이다.
도 2를 참조하면, 제 1 패키지(100)를 제 2 패키지(200)의 내부에 구비시키기 위한 플립 칩 고정 공정에서는, 제 1 패키지(100)의 제 1 도전성 와이어(130)의 끝단(133)과 접속할 제 2 기판(210)의 상부에 몰드언더필(molded under fill) 방식으로 제 2 반도체 칩(220)이 형성된다.
즉, 제 2 반도체 칩(220)의 아랫면의 전극 패턴은 몰드언더필(molded under fill) 방식과 같은 플립 칩 기술을 통해서, 제 2 기판(210)의 인쇄회로기판에 페이스다운(face-down)의 형태로 직접 접착 또는 고정될 수 있다.
또한, 플립 칩 고정 공정에서는 제 2 기판(210)의 하부에 다수의 솔더범프(230)가 형성된다.
특히, 플립 칩 고정 공정에서는 상기 제 2 반도체 칩(220)과 상기 제 2 기판(210)의 사이에서 제공되는 미세 솔더볼에 의해 내부 연결단자를 형성하도록 언더필막(250)이 형성된다.
도 3은 도 1에 도시된 제 1 패키지를 제 2 반도체 위에 접착하는 패키지 고정 공정을 설명하기 위한 단면도이다.
도 3을 참조하면, 패키지 고정 공정에서는 도 1의 제 1 몰딩재(140)의 표면이 상기 제 2 반도체(220)를 향하도록, 도 1의 제 1 패키지(100)가 뒤집어진 상태로 제 2 반도체(220)의 위에 로딩된다.
이렇게 뒤집어진 상태의 제 1 패키지(100) 내에서 제 1 도전성 와이어(130)는 하향으로 쳐진 상태를 유지하는 와이어 곡선부(131)를 가지고 있으므로, 기존의 와이어 오버행 발생이 미연에 방지될 수 있다.
또한, 상기 뒤집어진 상태의 제 1 패키지(100)는 제 2 반도체(220) 위에 적층(stack)되고, 이때, 상기 제 1 몰딩재(140)와 상기 제 2 반도체(220)의 사이에 에폭시 또는 접착 필름과 같은 접착제(300)가 제공된다.
이러한 접착제(300)에 의해서 제 1 몰딩재(140)와 제 2 반도체(220)는 서로 접착된다.
이때, 제 1 도전성 와이어(130)의 끝단(133)은 제 2 패키지(200)용 제 2 기판(210)의 표면에 근접 또는 접촉할 수 있는 상태가 된다.
도 4는 도 1에 도시된 제 1 패키지의 제 1 도전성 와이어와 제 2 기판간 접속을 위한 솔더 제팅 공정을 설명하기 위한 단면도이다.
도 4를 참조하면, 제 2 패키지(200)의 제조시 솔더 제팅 공정에서는 상에서는 상기 제 1 몰딩재(140)에서 돌출된 상기 제 1 도전성 와이어(130)의 끝단(133)과 상기 제 2 기판(210)이 솔더 제팅(solder jetting)으로 형성된 접속부(260)에 의해 서로 전기적으로 연결된다. 즉, 접속부(260)를 통해서, 제 2 기판(210)의 인쇄회로기판은 제 1 도전성 와이어(130)의 끝단과 연결된다. 여기서, 접속부(260)는 와이어 솔더링 또는 솔더 제팅에 사용되는 땜납 재질로 이루어져 있다.
솔더 제팅 공정 이후에는 제 1 몰드 공정이 진행된다.
도 5는 도 4의 공정 이후에 제 2 패키지를 완성하기 위한 제 1 몰드 공정을 설명하기 위한 단면도이다.
도 5를 참조하면, 제 1 몰드 공정은 제 1 패키지(100)와 제 2 반도체(220)와 제 1 도전성 와이어(130) 및 접속부(260)를 보호하기 위하여 제 2 몰딩재(240)로 감싸주어 제 2 패키지(200)를 완성한다. 여기서, 제 2 몰딩재(240)는 앞서 언급한 제 1 패키지(100)의 제 1 몰딩재(140)와 동일 물성을 가지고 있거나, 제 2 패키지(200)의 외부의 습기, 충격, 열 및 전하 등과 같은 외부 환경 조건을 고려하여 선택한 다른 물성의 에폭시 몰딩 컴파운드로 이루어질 수 있다.
이러한 제 1 몰드 공정을 통해서 제 2 패키지(200) 내에 제 1 패키지(100)가 마련되는 PIP(package in package) 구조가 만들어질 수 있다.
이하에서는 본 발명의 응용예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법에 대하여 설명하고자 한다.
본 발명의 응용예는 앞서 언급한 바와 같이, 도 4에 도시된 바와 같이 적층된 제 1 패키지의 상부를 이용하여 별도의 다이 또는 제 3 반도체 칩(420)을 더 적층시킬 수 있다.
예컨대, 도 4에 도시된 솔더 제팅 공정 이후에는, 도 6과 같은 칩 고정 공정이 더 포함될 수 있다.
도 6은 본 발명의 응용예에 따른 PIP 구조를 갖는 반도체 패키지 제조 방법에서, 뒤집어진 상태의 제 1 패키지 위에 제 3 반도체 칩 및 제 2 도전성 와이어를 연결하는 칩 고정 공정을 설명하기 위한 단면도이다.
도 6을 참조하면, 칩 고정 공정에서는 제 1 패키지(100)의 제 1 기판(110) 위에 에폭시 또는 접착 필름과 같은 접착제(410)로 적층된 제 3 반도체 칩(420)을 부착하고, 상기 제 3 반도체 칩(420)과 상기 제 1 기판(110)을 제 2 도전성 와이어(430)로 연결하여서, 전기적 신호 소통이 이루어질 수 있다.
이러한 칩 고정 공정의 추가로 인하여 새로운 패키지, 즉 아래로부터 위쪽 방향을 기준으로, 제 2 반도체 칩(220), 제 1 반도체 칩(120) 및 제 3 반도체 칩(420)이 차례로 적층된 제 3 패키지(400)의 제조가 가능해진다.
도 7은 도 6의 공정 이후에 제 3 패키지를 완성하기 위한 제 2 몰드 공정을 설명하기 위한 단면도이다.
도 7을 참조하면, 도 6의 제 3 패키지(400)용 칩 고정 공정 이후에는 제 1 반도체 칩(120)을 갖는 제 1 패키지(100)와, 상기 제 2 반도체(220)와, 상기 제 1 도전성 와이어(130)와, 상기 접속부(260)와, 상기 제 3 반도체 칩(420) 및 제 2 도전성 와이어(430)를 보호하기 위하여 에폭시 몰딩 컴파운드와 같은 제 3 몰딩재(440)로 감싸주어 제 3 패키지(400)를 완성하는 제 2 몰드 공정이 이루어질 수 있다.
이러한 제 2 몰드 공정을 통해서 제 3 패키지(400) 내에 제 1 패키지(100)가 마련되며, 그 제 1 패키지(100) 상의 제 3 반도체 칩(420)이 적층된 PIP(package in package) 구조가 만들어질 수 있다.
이렇듯 본 발명에 따른 실시예 또는 응용예는 솔더 제팅을 통해서 패키지 인 패키지(PIP) 구조를 실현하면서, 기판간 전기적 신호를 서로 통할 수 있게 연결하는 와이어 곡선부 및 와이어 수직부로 이루어진 제 1 도전성 와이어에 의해 기존의 와이어 오버행 발생을 미연에 방지할 수 있다.
이렇듯 본 발명에 따른 실시예 또는 응용예는 다중 적층(multi stack)이 가능하며, 예컨대 제 2 패키지 내에 제 1 패키지가 마련되거나, 또는 제 3 패키지 내에 제 1 패키지가 마련되는 바와 같이, 다양한 형태의 패키지 인 패키지를 양산할 수 있다.
이상의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질적 특성을 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능하다. 따라서, 본 발명에 표현된 실시예들은 본 발명의 기술적 사상을 한정하는 것이 아니라, 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 특허청구범위에 의하여 해석되어야 하고, 그와 동등하거나, 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 제 1 패키지 110 : 제 1 기판
120 : 제 1 반도체 칩 130 : 제 1 도전성 와이어
140 : 제 1 몰딩재 200 : 제 2 패키지
210 : 제 2 기판 220 : 제 2 반도체 칩
230 : 솔더범프 240 : 제 2 몰딩재
250 : 언더필막 260 : 접속부
300, 410 : 접착제 400 : 제 3 패키지
420 : 제 3 반도체 칩 430 : 제 2 도전성 와이어
440 : 제 3 몰딩재

Claims (6)

  1. 반도체 패키징 공정 상에서, 제 1 반도체 칩을 제 1 기판에 형성하고, 상기 제 1 기판에 접속된 제 1 도전성 와이어의 끝단이 제 1 몰딩재의 외부로 돌출되게 만드는 제 1 패키지의 제조 공정;
    상기 제 1 도전성 와이어의 끝단과 접속할 제 2 기판의 상부에 몰드언더필(molded under fill) 방식으로 제 2 반도체 칩을 형성하고, 상기 제 2 기판의 하부에 다수의 솔더범프를 형성하는 플립 칩 고정(flip chip attach) 공정;
    상기 제 1 몰딩재의 표면이 상기 제 2 반도체를 향하도록 상기 제 1 패키지를 제 2 반도체 위에 적층(stack)하고, 에폭시 또는 접착 필름과 같은 접착제로 상기 제 1 몰딩재와 상기 제 2 반도체를 서로 접착하는 패키지 고정(package attach) 공정; 및
    상기 제 1 몰딩재에서 돌출된 상기 제 1 도전성 와이어의 끝단과 상기 제 2 기판을 솔더 제팅(solder jetting) 방식으로 형성한 접속부에 의해 서로 전기적으로 연결시키는 솔더 제팅 공정;을 포함하는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 솔더 제팅 공정 이후에는,
    상기 제 1 패키지와 상기 제 2 반도체와 상기 제 1 도전성 와이어 및 접속부를 보호하기 위하여 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 제 2 몰딩재로 감싸주어 제 2 패키지를 완성하는 제 1 몰드 공정이 더 포함되는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 패키지는 본드 비아 어레이(bond via array) 패키지로 형성되어 있는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 플립 칩 고정 공정에서는,
    상기 제 2 반도체 칩과 상기 제 2 기판의 사이에서 미세 솔더볼에 의해 내부 연결단자를 형성하도록 언더필막이 제공되는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 솔더 제팅 공정 이후에는,
    상기 제 1 패키지의 제 1 기판 위에 에폭시 또는 접착 필름과 같은 접착제로 적층된 제 3 반도체 칩을 부착하고, 상기 제 3 반도체 칩과 상기 제 1 기판을 제 2 도전성 와이어로 연결하는 칩 고정(chip attach) 공정이 더 포함되는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 칩 고정 공정 이후에는,
    상기 제 1 패키지와 상기 제 2 반도체와 상기 제 1 도전성 와이어와 상기 접속부와 상기 제 3 반도체 칩 및 제 2 도전성 와이어를 보호하기 위하여 에폭시 몰딩 컴파운드와 같은 제 3 몰딩재로 감싸주어 제 3 패키지를 완성하는 제 2 몰드 공정이 더 포함되는 것
    인 PIP 구조를 갖는 반도체 패키지 제조 방법.
KR1020150156496A 2015-11-09 2015-11-09 Pip 구조를 갖는 반도체 패키지 제조 방법 KR101712837B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150156496A KR101712837B1 (ko) 2015-11-09 2015-11-09 Pip 구조를 갖는 반도체 패키지 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150156496A KR101712837B1 (ko) 2015-11-09 2015-11-09 Pip 구조를 갖는 반도체 패키지 제조 방법

Publications (1)

Publication Number Publication Date
KR101712837B1 true KR101712837B1 (ko) 2017-03-07

Family

ID=58411236

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150156496A KR101712837B1 (ko) 2015-11-09 2015-11-09 Pip 구조를 갖는 반도체 패키지 제조 방법

Country Status (1)

Country Link
KR (1) KR101712837B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220209A1 (en) * 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
KR20120028846A (ko) * 2010-09-15 2012-03-23 스태츠 칩팩, 엘티디. 반도체 패키지 및 그 제조 방법
KR20120132511A (ko) * 2010-03-01 2012-12-05 콸콤 인코포레이티드 임베딩된 다이를 갖는 집적 회로 패키지 내의 열 비아들

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220209A1 (en) * 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
KR20080069512A (ko) * 2005-03-31 2008-07-28 스태츠 칩팩, 엘티디. 상부면 및 하부면에서 노출된 기판 표면들을 갖는 반도체적층 패키지 어셈블리
KR20120132511A (ko) * 2010-03-01 2012-12-05 콸콤 인코포레이티드 임베딩된 다이를 갖는 집적 회로 패키지 내의 열 비아들
KR20120028846A (ko) * 2010-09-15 2012-03-23 스태츠 칩팩, 엘티디. 반도체 패키지 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US10008477B2 (en) Microelectronic element with bond elements to encapsulation surface
US20100155920A1 (en) Stacked semiconductor package, semiconductor package module and method of manufacturing the stacked semiconductor package
US7674640B2 (en) Stacked die package system
US20120153432A1 (en) Semiconductor device and method for manufacturing same
KR102367404B1 (ko) 반도체 패키지의 제조 방법
US9443823B2 (en) Semiconductor device including filling material provided in space defined by three semiconductor chips
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
CN102646663B (zh) 半导体封装件
US20160276312A1 (en) Semiconductor device and method for manufacturing the same
KR20100112446A (ko) 적층형 반도체 패키지 및 그 제조 방법
US20150041972A1 (en) Semiconductor package and fabrication method thereof
TW201304018A (zh) 積層型半導體封裝及其製造方法
US10867956B2 (en) Method of manufacturing a semiconductor device
KR101238213B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR101573281B1 (ko) 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법
US20160155716A1 (en) Package substrate, semiconductor package and method of manufacturing the same
KR101474189B1 (ko) 집적회로 패키지
KR20170034957A (ko) 플렉서블윙 배선기판을 포함하는 반도체 패키지
US9997504B2 (en) Electronic device module and method of manufacturing the same
CN103400826B (zh) 半导体封装及其制造方法
US7154171B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
KR101712837B1 (ko) Pip 구조를 갖는 반도체 패키지 제조 방법
KR101607989B1 (ko) 패키지 온 패키지 및 이의 제조 방법
KR101391081B1 (ko) 플립칩 반도체 패키지 및 그 제조방법
KR20170016551A (ko) 반도체 패키지

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4