CN105938790B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法，包括以下步骤：在印刷布线衬底之上安装Si内插器，等离子体清洗Si内插器的上表面，在Si内插器的上表面之上布置NCF，和通过NCF在Si内插器的上表面之上安装半导体芯片。另外，该方法包括通过多个凸起电极用回流焊将第二衬底的多个电极中的每个电极和半导体芯片的多个电极垫中的每个电极垫相互电耦合的步骤，和在将NCF附着到Si内插器之前等离子体清洗Si内插器的表面的步骤。

Description

制造半导体器件的方法
相关申请的交叉引用
2015年3月5日提出的日本专利申请No.2015-043085的公开包括说明书、附图和摘要，通过引用的方式将其作为整体并入本文。
技术领域
本发明涉及一种半导体器件的制造技术，具体涉及其中执行倒装芯片耦合的半导体器件的制造技术。
背景技术
在通过倒装芯片耦合将半导体芯片安装在衬底上的半导体器件中，将树脂(底部填料)布置在半导体芯片和衬底之间的间隙中，并用这种树脂来保护倒装芯片耦合的耦合部分。
对于上述底部填料的形成，有在安装半导体芯片之前将树脂供应到衬底之上的预制方法，和在安装半导体芯片之后将树脂注入到上述间隙中的改造方法。作为预制方法的示例，已知为NCF(非导电膜)方法。NCF是一种膜状绝缘粘合剂，并具有在加热时具有流动性的特点。
另外，近年来，由于半导体器件的多功能等，半导体芯片的凸起的块的数量趋于增加。结果，凸起之间的间距大多数是精细间距(窄间距)。此外，当凸起之间的间距是精细间距时，由于凸起尺寸也变小了，所以半导体芯片和衬底之间的间隙也变得狭窄，即使在衬底中形成许可范围内的翘曲时，树脂也几乎不能进入间隙，因此，改造方法不适合于精细间距。
因此，当凸起之间的间距被制造为精细间距时，优选采用预制方法。
另外，例如，在日本未审专利申请公开No.2012-231039中公开了通过粘合剂膜将电子部件安装在布线板之上的制造方法。
发明内容
在执行倒装芯片耦合的半导体器件的装配中，当采用NCF的预制方法时，衬底和NCF之间的粘附性是重要的。更具体地，当将衬底的NCF附着面弄脏时，衬底和NCF之间的粘附性会劣化，且NCF容易从衬底剥离。结果，存在半导体器件的质量劣化和可靠性劣化的问题。
另外，污染物会出现在例如烘烤步骤等中。换句话说，当使衬底和有机材料诸如树脂受到热处理时，会散发各种化学物质并使其附着到被制造的半导体器件的衬底等，并产生污渍。
从本说明书的描述和附图，其它问题和新的特征将变得清楚。
根据实施例的一种制造半导体器件的方法包括以下步骤：(a)等离子体清洗芯片支承衬底的上表面，该芯片支承衬底包括形成多个电极的上表面和下表面，(b)在步骤(a)之后，在芯片支承衬底的上表面之上布置绝缘粘合剂，和(c)在步骤(b)之后，通过绝缘粘合剂在芯片支承衬底的上表面上安装半导体芯片。另外，包括在步骤(c)之后的步骤(d)，通过回流焊加热安装有半导体芯片和绝缘粘合剂的芯片支承衬底，并通过多个凸起电极将芯片支承衬底的每个电极和半导体芯片的多个电极垫中的每个电极垫相互电耦合。此外，在步骤(d)中，在将绝缘粘合剂布置在每个凸起电极的周围的状态下，通过凸起电极将各个电极和各个电极垫相互电耦合。
另外，根据实施例的制造半导体器件的另一种方法包括以下步骤：(a)在第一衬底之上安装第二衬底，其中第二衬底包括形成多个电极的上表面和下表面，(b)在步骤(a)之后，烘烤第一衬底，(c)在步骤(b)之后，等离子体清洗第二衬底的上表面。此外，包括在步骤(c)之后的步骤(d)，在第二衬底的上表面之上布置绝缘粘合剂，和在步骤(d)之后的步骤(e)，通过绝缘粘合剂在第二衬底的上表面之上安装半导体芯片。此外，包括在步骤(e)之后的步骤(f)，通过回流焊加热安装有半导体芯片和绝缘粘合剂的第二衬底，并通过多个凸起电极将第二衬底的每个电极和半导体芯片的多个电极垫中的每个电极垫相互电耦合。另外，在步骤(f)中，在将绝缘粘合剂布置在每个凸起电极的周围的状态下，通过凸起电极将各个电极和各个电极垫相互电耦合。
根据上述的实施例，可以改善半导体器件的可靠性。
附图说明
图1是示出实施例的半导体器件的结构示例的横截面图。
图2是示出图1所示的半导体器件的装配过程的示例的流程图。
图3是示出在图2所示的装配过程的部分步骤中的结构的横截面图。
图4是示出在图2所示的装配过程的部分步骤中的结构的横截面图。
图5是示出在图2所示的装配过程的部分步骤中的结构的横截面图。
图6是示出在图2所示的装配过程的部分步骤中的结构的横截面图。
图7是示出在图2所示的装配过程的部分步骤中的结构的横截面图。
图8是示出在图2所示的装配过程的安装芯片时对准标记的识别方法的示例的平面图。
图9是示出在图2所示的装配过程的安装芯片时安装方法的示例的透视图。
图10是示出在图2所示的装配过程的安装芯片时安装方法的示例的透视图。
图11是示出在图2所示的装配过程的安装芯片时芯片吸引状态的示例的横截面图。
图12是示出在图2所示的装配过程的倒装芯片耦合时在耦合之前和耦合之后的结构示例的放大的部分横截面图。
图13是示出在图2所示的装配过程的回流焊时温度曲线的示例的图。
图14是示出实施例的NCF供给方法的第一变形的横截面图和透视图。
图15是示出实施例的NCF供给方法的第二变形的透视图。
图16是示出实施例的NCF供给方法的第三变形的透视图。
图17是示出实施例的第四变形的半导体器件结构的横截面图。
图18是示出在装配图17所示的半导体器件中的NCF供给方法的横截面图。
图19是示出在装配图17所示的半导体器件中的倒装芯片耦合状态的横截面图。
图20是示出在图19所示的倒装芯片耦合时在耦合之前和耦合之后的结构的放大的部分横截面图。
具体实施方式
在下面的实施例中，原则上将不重复对相同或相似部分的说明，除非在特别需要时。
另外，在下面的实施例中，当为方便起见需要时，虽然可将描述分成多个部分或实施例，但它们不是彼此无关的，且一个是另一个的部分或全部的修改、细节、补充说明等，除特别明确规定的情况以外。
此外，在下面的实施例中，当提到元件等的数量时(包括件数、数值、数量、范围等)，它们不限于特定数量，且可以等于或大于和等于或小于特定数量，除特别明确规定的情况以外，除原则上明确限于特定数量的情况以外，等等。
此外，在下面的实施例中，不用说，其构成元件(也包括元件步骤等)不一定是必不可少的，除特别明确规定的情况以外，除原则上明确认为是必不可少的情况以外，等等。
另外，在下面的实施例中，不用说，当相对于构成元件等提到“由A形成”、“由…组成”、“包括A”和“包含A”时，除特别明确规定是仅有的元件以外等，否则不同于所述元件的元件没有被排除。以类似的方式，在下面的实施例中，当提到构成元件等的形状、位置关系等时，它们都包含基本近似或类似于其形状等的形状等，除特别明确规定的情况以外，除原则上明确认为不是的情况以外，等等。这一事实也适用于上述的数值和范围。
下面，将基于附图详细说明本发明的实施例。另外，在用于说明实施例的所有附图中，相同参考符号被指定给具有相同功能的部件，并将省略对其的重复说明。此外，为了便于理解附图，即使在平面图中也有给出影线的情况。
(实施例)
图1是示出实施例的半导体器件的结构示例的横截面图。
图1示出的本实施例的半导体器件是将逻辑芯片2和存储器芯片3安装在使主衬底和半导体芯片彼此电耦合的内插器之上的一种半导体封装，且逻辑芯片2和存储器芯片3分别倒装芯片耦合在内插器之上。另外，存储器芯片3可仅用一级(一块)来安装，或者可层叠在多级之上。图1示出的结构示出了用3级层叠的存储器芯片3的情况。
另外，在本实施例中，作为上述半导体器件的示例，将说明其中用于外部耦合上述半导体器件的端子是布置在主衬底的下表面之上的多个球电极的情况。因此，本实施例说明的半导体器件也是一种BGA(球栅阵列)型半导体封装(以下简称为BGA 5)。
另外，在本实施例的BGA 5中，在逻辑芯片2和存储器芯片3的每一个之上，布置称为盖7的散热器板以覆盖这些半导体芯片。
此外，内插器是一种使其端子间距彼此不同的半导体芯片和主衬底(第一衬底)互相中继的芯片支承衬底，且本实施例的内插器是一种由Si(硅)形成的衬底。在本实施例中，该芯片支承衬底在下文中称为Si内插器(第二衬底)1。
在这里，将逻辑芯片2和存储器芯片3彼此耦合的布线被实现在Si内插器1内，因此，Si内插器1还具有能减少耦合到主衬底的端子块数的功能和由此扩展端子间距的功能。
另外，在BGA 5中，布置在逻辑芯片2和存储器芯片3中的多个凸起电极以精细间距(窄间距)的方式布置。因此，对应于精细间距的多个凸起电极中的每个凸起电极，都是由主要成分为Cu(铜)的合金形成的Cu柱(柱状电极)4。铜柱4也称为例如微凸起。
将说明图1示出的BGA 5的详细结构。BGA 5包括作为主衬底的印刷布线衬底(第一衬底)9、Si内插器(芯片支承衬底、第二衬底)1，其是一种通过多个焊球12安装在印刷布线衬底9的上表面9a之上的中继衬底、和分别与Si内插器1的上表面1a倒装芯片耦合的逻辑芯片2和存储器芯片3。
因此，印刷布线衬底9的上表面9a和Si内插器1的下表面1b被布置为隔着多个焊球12彼此相对，Si内插器1的上表面1a与逻辑芯片2的主表面2a和存储器芯片3的主表面3a分别被布置为隔着多个Cu柱4彼此相对。
如上所述，逻辑芯片2通过以精细间距布置的多个Cu柱4与Si内插器1的上表面1a倒装芯片耦合，而存储器芯片3也以类似的方式通过以精细间距布置的多个Cu柱4与Si内插器1的上表面1a倒装芯片耦合。
另外，存储器芯片3被3级地层叠，每个存储器芯片都通过穿透通路3c与多个Cu柱4电耦合。换句话说，第二级的存储器芯片3层叠在第一级的存储器芯片3的背面3b之上，第三级的存储器芯片3层叠在第二级的存储器芯片3的背面3b之上。
另外，在Si内插器1的上表面1a侧的表面层中，形成布线层1d，并在内部布置从上表面1a侧延伸到下表面1b侧的多个穿透通路1c。通过它们，多个Cu柱4中每个Cu柱和布置在下表面1b侧的多个焊球12中的每个焊球，通过形成在布线层1d中的布线和穿透通路1c相互电耦合。以类似的方式，存储器芯片3的多个Cu柱4也与布置在下表面1b侧的多个焊球12中的每个焊球，通过形成在布线层1d中的布线和穿透通路1c电耦合。
另外，印刷布线衬底9包括多个内部布线9d和多个通路9c，多个BGA球8布置在其下表面9b之上。这些BGA球8是用于外部耦合的端子或是BGA 5的外部电极端子。
通过上述配置，逻辑芯片2的主表面2a的电极垫2c，通过Cu柱4、Si内插器1的穿透通路1c、焊球12和印刷布线衬底9的内部布线9d和通路9c，与印刷布线衬底9的下表面9b侧的BGA球8电耦合。另一方面，以类似的方式，存储器芯片3的穿透通路3c，通过Cu柱4、Si内插器1的穿透通路1c、焊球12和印刷布线衬底9的内部布线9d和通路9c，与印刷布线衬底9的下表面9b侧的BGA球8电耦合。
另外，在印刷布线衬底9和Si内插器1之间，填充底部填料(树脂)6a。在通过多个焊球12将Si内插器1倒装芯片耦合到印刷布线衬底9上之后，倒入并布置Si内插器1的这种底部填料6a。
另一方面，逻辑芯片2和存储器芯片3的每一个的底部填料(树脂)6b是NCF(绝缘粘合剂)10，在倒装芯片耦合逻辑芯片2和存储器芯片3的每一个之前，将NCF 10布置在Si内插器1的上表面1a之上，并在该处理之后从NCF 10的顶部安装逻辑芯片2和存储器芯片3。换句话说，通过预制(也称为预涂敷)方法，将作为逻辑芯片2和存储器芯片3的每一个的底部填料6b的NCF 10布置在Si内插器1之上。
然而，在被3级地层叠的存储器芯片3之中，在第一级的存储器芯片3和第二级的存储器芯片3之间的间隙中和在第二级的存储器芯片3和第三级的存储器芯片3之间的间隙中，布置底部填料6a，该底部填料6a是倒入到每个间隙中的树脂。在层叠全部存储器芯片3之后，将这些底部填料6a倒入到各个芯片之间的间隙中。
另外，在BGA 5中，盖7被布置为散热器板。盖7被布置为覆盖逻辑芯片2、三个存储器芯片3和Si内插器1。盖7包括边缘部分7a和位于高于边缘部分7a的天花板部分7b，边缘部分7a通过粘合剂11结合到印刷布线衬底9的上表面9a的外围部分。因此，逻辑芯片2、存储器芯片3和Si内插器1用盖7覆盖和保护。
另外，盖7的天花板部分7b通过粘合剂11分别与逻辑芯片2的背面2b和第三级的存储器芯片3的背面3b结合在一起，将由逻辑芯片2和存储器芯片3产生的热量转移到盖7并散发到外面。换句话说，盖7也具有散热器板的功能。
因此，当考虑辐射特性时，粘合剂11优选使用导电粘合剂(导电树脂)，并且是例如银膏、铝基膏等。
另外，例如，安装在BGA 5上的存储器芯片3是DRAM(动态随机存取存储器)，并由逻辑芯片2来控制，但其不限于DRAM。
接下来，将说明本实施例的半导体器件(BGA 5)的装配。
图2是示出图1所示的半导体器件的装配过程的示例的流程图，图3至图7是分别示出图2所示的装配过程的一部分步骤的结构的横截面。
首先，执行图2的步骤S1所示的“焊剂供给”。在步骤S1的焊剂供给中，如图3所示，使用焊剂转录板16将焊剂15供应到布置在Si内插器1的下表面1b之上的多个焊球12中的每个焊球。
在焊剂供给之后，执行图2的步骤S2所示的“Si内插器安装”。在这里，如图3的步骤S2所示，将焊料13事先涂覆在印刷布线衬底(第一衬底)9的上表面9a的各个电极中，将布置在Si内插器(第二衬底)1的下表面1b中的多个焊球12设置为接触焊料13，并将Si内插器安装在焊料13之上。换句话说，将Si内插器1安装在印刷布线衬底9之上。
在安装Si内插器之后，执行图2的步骤S3所示的“回流焊”。更具体地，将由印刷布线衬底9和Si内插器1形成的组件放在回流熔炉中并加热，将焊球12和焊料13熔化，并形成新的多个焊球12。此时，在新形成的多个焊球12的每个焊球表面之上，形成焊剂15。
在回流焊之后，执行图2的步骤S4所示的“焊剂清洗”。更具体地，将形成在多个焊球12的每一焊球表面之上的焊料15移除。此时，使用溶剂或水执行焊剂清洗(参考图4)。
在焊剂清洗之后，执行图2的步骤S5所示的“烘烤”。步骤S5的烘烤是一种用于干燥印刷布线衬底9的热处理。更具体地，为了减少来源于包含在印刷布线衬底9中的水分的底部填料(下述的图5所示的底部填料6a)的空隙的目的，执行印刷布线衬底9的除湿烘烤。虽然除湿烘烤的条件取决于印刷布线衬底9的材料、尺寸和布线布局，但作为示例，温度为120℃-180℃，时间为0.5-6小时。
另外，当温度太低时，不能获得烘烤效果，当温度太高时，会改变衬底的质量。因此，优选温度为大约150℃，在衬底厚度为0.5μm的情况下，优选时间为大约4.5小时。
另外，对于烘烤炉的气氛，优选是流动的大气空气或惰性气体诸如氮气，并优选烘烤炉内的氧浓度为10％或10％以下。
在烘烤之后，执行图2的步骤S6所示的“O2等离子体清洗”。在这里，通过使用氧气(O2)的等离子体清洗，移除印刷布线衬底9的上表面9a的污渍，并由此改善与下述的底部填充树脂(如图5所示的底部填料6a)的粘附性。
在O2等离子体清洗之后，执行图2的步骤S7所示的“底部填充树脂涂覆+固化烘烤”。如图5的步骤S7所示，将底部填料(树脂)6a倒入(涂覆)到印刷布线衬底9和Si内插器1之间的间隙。此时，还将底部填料6a倒入Si内插器1的侧表面到使底部填料6a上升的程度。
另外，由于在如上所述的涂覆底部填料6a之前等离子体清洗印刷布线衬底9的上表面9a，所以印刷布线衬底9和底部填料6a之间的粘附性是极好的。
在底部填充树脂涂覆+固化烘烤之后，执行图2的步骤S8所示的“Ar等离子体清洗”。换句话说，等离子体清洗Si内插器1的上表面1a。更具体地，为了改善Si内插器1和下述的NCF 10之间的粘附性(防止Si内插器1和NCF 10的剥离)以及降低NCF中的空隙的目的，使Si内插器1受到等离子体清洗处理。此时，产生等离子体的气体可以是氩气(Ar)、氧气(O2)或其它气体混合物。
例如，当使用Ar气体作为产生等离子体的气体时，在Ar等离子体清洗中，使Ar原子在Si内插器1的表面上发生碰撞，并可以移除有机物等的杂质。另外，由于通过使Ar原子在Si内插器1的表面上发生碰撞能够在Si内插器1的表面上形成精细的不平，因此能够改善与下述的NCF 10的粘附性。
在Ar等离子体清洗后，执行图2的步骤S9所示的“在Si内插器之上附着NCF”。换句话说，将NCF(绝缘粘合剂)10布置在Si内插器1的上表面1a之上。
在这里，NCF 10具有用轻剥离膜(材料：PET)和重剥离膜(材料：PET)夹住的3层结构或使重剥离膜附着到NCF 10的一个表面的2层结构，并在3层结构或2层结构的状态下将NCF 10绕在卷轴周围。另外，设计并制造3层结构产品的轻剥离膜，以便与重剥离膜相比很容易从NCF主体剥离。
接下来，将说明完成除湿烘烤(图2的步骤S5)和等离子体清洗处理(图2的步骤S8)的、将NCF 10供应到Si内插器1的过程(参考图5的步骤S9)。
首先，将重剥离膜和NCF 10切割成预定尺寸，并在NCF 10接触Si内插器1的方向上，将其布置在Si内插器1的上表面1a之上(在3层结构产品的情况下，在剥离轻剥离膜之后，冲压3层结构产品)。在用冲压机冲压NCF 10时，为了防止产生NCF 10的毛边，还存在在加热时执行冲压的情况。NCF 10的温度优选为大约40℃-80℃，因为当温度太低时对防止毛边没有效果且当温度太高时NCF 10的热固性会过度进行。
接下来，执行将NCF 10附着到Si内插器1的工作。当使用真空层叠设备在0.05kPa-0.5kPa的减压下加热到60℃-100℃时，通过用隔膜将约0.05MPa-0.5MPa压力施加到重剥离膜侧达5-20秒，来执行附着工作。
最后，移除重剥离膜，以实现只有NCF 10附着在Si内插器1的上表面1a的状态。
在Si内插器之上附着NCF之后，执行图2的步骤S10所示的“NCF预烘烤”。换句话说，在附着NCF之后且安装半导体芯片之前，执行NCF 10的烘烤处理(预烘烤：热处理)。
更具体地，为了移除会变为NCF中的空隙的成因的包含在NCF中的过量溶剂和水分的目的，使附着有NCF 10的Si内插器1在烘烤炉中受到热处理(NCF 10被预烘烤)。在该热处理中Si内插器1的温度为60℃-180℃，时间为大约0.5-3小时。优选的是温度为大约80℃，时间为大约1.5小时。
在这种情况下，该温度低于使印刷布线衬底9受到烘烤处理时(图2的步骤S5的烘烤)(例如，150℃)的温度，该时间短于印刷布线衬底9的烘烤处理的时间(例如，4.5小时)。
在NCF 10的预烘烤中，当温度太高或时间太长时，会使NCF 10固化，而当温度太低或时间太短时，会出现未充分固化的状态(溶剂和水分的移除变得不充分)。
因此，在温度和时间的适当范围内执行NCF 10的预烘烤是重要的。
另外，对于在NCF 10的预烘烤中的烘烤炉的气氛，可使用大气空气或惰性气体诸如氮气。当使用惰性气体时，优选使炉内的氧浓度为10％或10％以下。
在NCF预烘烤之后，执行图2的步骤S11所示的“逻辑芯片/存储器芯片安装(暂时耦合)”。换句话说，如图6的步骤S11所示，通过NCF 10将各半导体芯片(逻辑芯片2和存储器芯片3)安装(暂时耦合)在Si内插器1的上表面1a之上。
在这里，图8是示出在图2所示的装配过程的安装芯片时对准标记的识别方法的示例的平面图。图9是示出在图2所示的装配过程的安装芯片时安装方法的示例的透视图，图10是示出在图2所示的装配过程的安装芯片时安装方法的示例的透视图。另外，图11是示出在图2所示的装配过程的安装芯片时芯片吸引状态的示例的横截面图，图12是示出在图2所示的装配过程的倒装芯片耦合时在耦合之前和耦合之后的结构示例的放大的部分横截面图。
在芯片安装步骤中，具体而言，使用倒装芯片焊接机21，将半导体芯片(逻辑芯片2、存储器芯片3)安装在已附着NCF的Si内插器1之上，如图10所示。换句话说，通过吸引方式等将已附着NCF的Si内插器1固定到倒装芯片焊接机21的工作台20。另外，如果在将其固定到倒装芯片焊接机21的工作台20时Si内插器1的温度太高，使NCF 10固化到不能安装半导体芯片的程度的时间会变短，而相反如果温度太低，这种不利影响会出现，由于NCF 10的粘度高，半导体芯片的安装会变得困难，且当安装半导体芯片时它会成为产生空隙的原因。
因此，设置倒装芯片焊接机21的工作台20的温度，使得Si内插器1的温度变成60℃-100℃，因为在加速NCF 10的热固性反应时的温度通常为大约100℃。
在芯片安装步骤中，首先，如图9所示，从储存在芯片托盘17中的逻辑芯片2中(也类似于存储器芯片3)，用夹头(芯片吸引工具)18吸引并拾取要被拾取的逻辑芯片2，随后用倒装芯片焊接机21的换向机构将夹头18吸引状态下的逻辑芯片2反转。另外，用倒装芯片焊接机21的键合工具19吸引并保持逻辑芯片2的背面2b，如图10所示，并在这种状态下，将逻辑芯片2转移到用工作台20保持的Si内插器1上方。
此外，用未示出的摄像机从顶部识别图8所示的Si内插器1的对准标记(标记)1e，而用未示出的摄像机从底部识别逻辑芯片2的对准标记，并基于各自的识别结果，将逻辑芯片2和Si内插器1相互定位。
另外，如图8所示，用于识别Si内插器1的位置的对准标记1e形成在NCF 10外面的位置，NCF 10布置在Si内插器1的上表面1a之上的芯片安装区域1f的位置。由于对准标记1e形成在NCF 10外面的位置，因此即使是在附着NCF 10之后和在即将安装逻辑芯片2之前，也能识别Si内插器1的对准标记1e。
因此，能够以较高的精度将逻辑芯片2和Si内插器1相互定位。
针对上述配置，在用倒装芯片焊接机21的键合工具19吸引并保持逻辑芯片2的状态下和在将逻辑芯片2和Si内插器1相互定位的状态下，将逻辑芯片2安装在Si内插器1之上。
此时，当检测到逻辑芯片2和附着NCF 10的Si内插器1接触时，如图12所示，倒装芯片焊接机21的键合工具19会在逻辑芯片2上施加负荷并向Si内插器1侧按压逻辑芯片2。另外，将形成在芯片侧的柱状Cu柱4和作为在Si内插器1侧的电极端子的并与穿透通路1c耦合的端子部分(电极)1h制成为相互接触，并使形成在芯片侧的柱状Cu柱4的末端处的焊料13变形(参考图12的“安装后”)。
此外，由于逻辑芯片2和Si内插器1之间的间隙的距离，在变形和耦合之后的形状和在回流焊处理之后的耦合部分的形状之间，变得几乎相同，即使当将逻辑芯片2安装在Si内插器1之上以使其倾斜一定程度时，也能安装逻辑芯片2使得所有柱状Cu柱4充分接触Si内插器1的上述电极端子(端子部分1h)。
更具体地，调节施加到逻辑芯片2的负荷和温度以及它们的施加时间，以使柱状Cu柱4的末端的焊料13变形并使其高度比变形之前低5μm-15μm。
优选的是，此时上述电极端子(端子部分1h)的温度是在低于焊料熔点(焊料13的熔点)的温度范围内的最高可能温度。更具体地，在将逻辑芯片2和Si内插器1相互定位之后，如图12所示，以低于焊料13的熔点的温度和以最高可能温度加热各个焊料13并加压使其变形，其中焊料13涂覆在多个Cu柱4中的每个Cu柱的末端，由此将多个端子部分1h中的每个端子部分1h制成为凹进各个焊料13中。换句话说，在不使焊料13熔化的温度下将Cu柱4按压到端子部分1h中。
具体而言，在锡/银基无铅焊料的情况下，由于焊料的熔点为大约230℃，所以在安装时耦合部分的适宜温度为大约200℃-220℃。当倒装芯片焊接机21的键合工具19的温度升高或降低时，这可能会导致生产时间劣化，因此优选保持恒定的温度。
另外，对于与Si内插器1的穿透通路1c耦合的端子部分(电极)1h的结构，如图12的“安装前”所示，例如，使焊料13固相扩散的金属即Au镀层14形成在Ni镀层1g的表面上，且芯片侧的铜柱4和Si内插器1侧的端子部分(电极)1h的耦合会受焊料13和Au镀层14的影响。
针对上述配置，将逻辑芯片2与Si内插器1暂时耦合。通过类似的方法，也将存储器芯片3暂时耦合。然而，事先执行存储器芯片3的3级层叠，并通过改造(后面的浇筑)方法将底部填料6b分别倒入到第一级和第二级之间的间隙中和第二级和第三级之间的间隙中。
另外，在本实施例的芯片安装步骤中，如图11所示，用倒装芯片焊接机21的键合工具(头)19的吸引表面吸引并保持逻辑芯片2，并将逻辑芯片2安装在图10所示的Si内插器1的上表面1a之上。
此时，如图11所示，键合工具19的吸引表面19a的平面尺寸小于逻辑芯片2的背面2b的平面尺寸。然而，键合工具19的吸引表面19a的平面尺寸可等于逻辑芯片2的背面2b的平面尺寸。
在安装逻辑芯片/存储器芯片之后，执行图2的步骤S12(图6的步骤S12)所示的回流焊(最终耦合)。在这里，通过回流焊加热安装有逻辑芯片2和存储器芯片3以及NCF 10的Si内插器1，并通过多个Cu柱4和焊料13将Si内插器1的多个端子部分1h中的每个端子部分和逻辑芯片2的多个电极垫2c中的每个电极垫(参考图1)相互电耦合。
此时，如图12所示，由于事先通过改造方法将NCF 10布置在Si内插器1的上表面1a之上，所以在将NCF 10布置在多个Cu柱4中的每个Cu柱周围的状态下，通过多个Cu柱4将多个端子部分1h中的每个端子部分和多个电极垫2c中的每个电极垫相互电耦合(最终耦合)。
更具体地，使通过完成芯片安装步骤分别安装有逻辑芯片2和存储器芯片3的Si内插器1和支承该Si内插器1的印刷布线衬底9在传送带式回流焊炉中受到回流焊处理。另外，逻辑芯片2和存储器芯片3的每一个都处于以下状态，每个芯片的表面的Cu柱4和Si内插器1侧的端子部分1h之间的耦合用NCF 10的保持力和柱状Cu柱4与Si内插器1的端子部分1h的接触来保持。
因此，焊接Si内插器1的端子部分1h，促进合金层的形成，并将逻辑芯片2(也类似于存储器芯片3)和Si内插器1更牢固地相互物理耦合。
在这里，图13是示出在图2所示的装配过程的回流焊时的温度曲线的示例的图。
如图13所示，作为温度曲线，优选的是，在使安装有半导体芯片的Si内插器1进入回流焊炉并使温度开始升高之后，尽快达到峰值温度的这种温度曲线。其原因是，由于在较早时间该温度可达到焊料熔点，焊料可以被熔化，同时NCF 10的固化率尽可能最低，并且通过熔化的焊料的表面张力可以期望确保半导体芯片和Si内插器1的耦合部分的焊料形状变得平滑。另外，在图13中，线段A示出了较早进入回流焊炉的部分的曲线，而线段B示出了较晚进入回流焊炉的部分的曲线。
当耦合部分的形状平滑时，通常可缓和应力诸如热应力的集中，由此可以期望改善耦合部分的可靠性。具体而言，优选的是从温度升高开始至达到峰值温度为100秒或100秒以下。虽然峰值温度是焊料熔点或焊料熔点以上是必要的，但当它太高时，被应用的热负荷会过大，因此将它设置为230℃-260℃的范围。对于回流焊方法，可采用在装配半导体中流行的热空气法或红外法。也可使用惰性气体诸如氮气。
将描述实际回流焊步骤的操作的示例。在将安装有半导体芯片的Si内插器1供应到回流焊炉中时，以Si内插器1的预定方向与传送带的运动方向一致的这种方向方式，布置Si内插器1。此时，可并排布置2组Si内插器1。另外，一旦前面的Si内插器1运走之后就可连续供应Si内插器1。虽然回流焊炉的输送速度取决于炉的规格，但作为常规回流焊炉，存在可在执行例如每分钟1-2米供给的同时实现上述温度曲线的回流焊炉。在这种情况下，回流焊炉的每分钟1至3次的供给次数是可能的。在计算具体回流焊步骤的生产时间时，可以从1片Si内插器1装配30组半导体器件，当在同时供给2片时供给次数为每分钟2次时，回流焊的生产时间变成0.5秒/IC。
在回流焊(最终耦合)之后，执行图2的步骤S13(图6的步骤S13)所示的“NCF固化烘烤”。在这里，执行固化烘烤，从而NCF被固化，其中在将包括Si内插器1的印刷布线衬底9存储在由金属等制成的储料槽中的同时，使其在烘烤炉中受到热处理，其中该Si内插器1已经完成了回流焊并安装有半导体芯片。
通过这种固化烘烤，使NCF 10的固化反应率为95％或95％以上。虽然固化烘烤的条件根据NCF 10而不同，例如，温度为150℃-200℃，优选为180℃，时间为大约20-60分钟，优选为20分钟(样品的实际温度是所述温度的时间)。另外，对于在执行固化烘烤时的烘烤炉的气氛，可使大气气氛或惰性气体诸如氮气流动。
在NCF固化烘烤之后，执行图2的步骤S14(图6的步骤S14)所示的“盖粘合剂涂覆+盖附着”。
在这里，如图6的步骤S14所示，用粘合剂11将盖7的边缘部分7a和印刷布线衬底9相互耦合，并用粘合剂11分别将逻辑芯片2的背面2b与盖7的天花板部分7b以及第三级的存储器芯片3的背面3b与盖7的天花板部分7b相互耦合。
在盖粘合剂涂覆+盖附着之后，执行图2的步骤S15(图7的步骤S15)所示的“盖粘合剂的固化烘烤”。在这里，加热盖7的粘合剂11，并执行烘烤处理。
在盖粘合剂的固化烘烤之后，执行图2的步骤S16(图7的步骤S16)所示的“BGA球安装+回流焊+焊剂清洗”。在这里，如图7的步骤S16所示，通过回流焊将多个BGA球8附着到印刷布线衬底9的下表面9b，然后，清洗(焊剂清洗)并移除形成在各BGA球8的表面之上的焊剂15。
因此，完成了本实施例的图1所示的BGA 5的装配。
接下来，将说明在装配本实施例的半导体器件时的倒装芯片耦合的机制。
形成在每个半导体芯片的表面之上的柱状凸起电极(Cu柱4)，通过以该顺序在半导体芯片的铝(Al)垫之上电镀UBM(底部凸起金属)、Cu和焊料形成。Ni层可形成在Cu和焊料之间。因为在焊料电镀之后执行回流焊处理，所以在柱状凸起电极末端处的焊料13的形状会变成圆形形状。
此外，与其它金属相比焊料较软，特别是在接近焊料熔点的温度范围内在将半导体芯片安装在Si内插器1之上时，焊料硬度会降低，焊料会变得容易变形。因此，当将柱状凸起电极末端的焊料13制造得与Si内插器1的端子部分1h相接触时，首先，使柱状凸起电极末端的焊料13变形。在这种变形的同时，使固相扩散发生在柱状凸起电极(Cu柱4)末端的焊料13和Si内插器1的端子部分1h之间，并获得用于将半导体芯片固定到Si内插器1的耦合力。
另外，还通过促进NCF的热固性反应，获得用于将半导体芯片固定到Si内插器1的力。NCF 10的具体固化反应率(在这里，在暂时耦合芯片时的固化反应率)为50％-80％是适宜的。当固化反应率太低时，用于将半导体芯片固定到Si内插器1的能力会变得不足。另一方面，当在暂时耦合时增加固化反应率时，将很难预料由在下一步的回流焊步骤中的焊料的表面张力引起的耦合部分的形状变化。通过使固化反应率为50％-80％，能够防止在随后的步骤中在焊料熔化时锡(SN)等流出。此外，也能防止树脂流出。
在安装(暂时耦合)芯片时，为了有效进行NCF 10热固性反应，优选不使焊料熔化，尽可能多地促进金属之间的固相扩散，并以在不使焊料熔化的范围内的最高可能温度执行安装。
另外，如果由柱状凸起电极(Cu柱4)和衬底的电极端子(端子部分1h)之间的固相扩散和NCF的热固性获得的固定力是薄弱的，当释放工作台20的吸引且该过程转移到回流焊步骤时，例如，由于振动等柱状凸起电极(Cu柱4)和Si内插器1的端子部分1h会相互分开。
在这种情况下，即使当执行回流焊时，也难以将半导体芯片和Si内插器1相互电耦合。
另外，由于安装的半导体芯片的温度高于Si内插器1的温度100℃或100℃以上，当吸引Si内插器1的工作台20的材料有极好的热导率时，加热半导体芯片和Si内插器1的耦合部分以及使NCF 10进行固相扩散并增加NCF 10的固化率是需要时间的。因此，对于吸引倒装芯片焊接机21的工作台20，优选使用热导率较低的陶瓷材料和玻璃材料。
根据本实施例的半导体器件的制造方法，可确保下面的效果。
也就是说，在将NCF 10附着到Si内插器1之前通过等离子体清洗Si内插器1的表面，能够移除附着到Si内插器1的表面(上表面1a)的杂质等。例如，Si内插器1的杂质出现在烘烤步骤等中。更具体地，当衬底和有机材料诸如树脂受到热处理时，会散发出各种化学物质，并使其附着到装配中所使用的工具、部件等，这导致了产品(半导体器件)质量的劣化和可靠性的劣化。
因此，在本实施例中，在将NCF 10附着到Si内插器1之前通过等离子体清洗Si内插器1的表面，能够移除附着到Si内插器1的表面的杂质等，并由此改善Si内插器1的表面和NCF 10之间的粘附性。
结果，使Si内插器1和NCF 10难以相互剥离，并能改善BGA 5的质量和可靠性。
另外，当将半导体芯片安装在Si内插器1之上时，可能会将NCF10从半导体芯片的下面和半导体芯片的侧表面挤出来，可能会将NCF10附着到吸引并保持半导体芯片的键合工具19。因此，对于吸引保持、安装、加热和施加负荷到半导体芯片的键合工具19，为了防止NCF 10附着到键合工具19，如图11所示，使键合工具19的吸引表面19a的平面尺寸等于或略小于半导体芯片的平面尺寸。例如，将键合工具19的吸引表面19a的平面尺寸制造得小于半导体芯片的平面尺寸约每一芯片边0.2mm。
更具体地，当安装半导体芯片时，从半导体芯片下面挤出来的在侧表面之上的NCF10的量，取决于半导体芯片的平面尺寸和NCF 10的厚度，当挤出来的量多时，NCF 10容易附着到安装半导体芯片的键合工具19。另外，当半导体芯片较厚时，NCF几乎不会附着到键合工具19，与此相反，当半导体芯片变薄时，NCF 10容易附着到键合工具19。
因此，在本实施例中，如图11所示，键合工具19的吸引表面19a的平面尺寸或者小于或者等于逻辑芯片2的背面2b的平面尺寸，因此，即使当在安装芯片时将NCF 10从逻辑芯片2下面和半导体芯片的侧表面挤出来时，也能够防止NCF 10附着到吸引表面19a。
结果，能够防止键合工具19的吸引表面19a被NCF 10弄脏，也能够防止吸引表面19a的污渍附着到半导体芯片等。因此，能够改善半导体器件(BGA 5)的质量和可靠性。
另外，在装配本实施例的半导体器件中，由于通过回流焊形成在芯片表面之上的柱状Cu柱4的末端的焊料13是熔化的，以使半导体芯片和Si内插器1相互电耦合，所以与其中通过一个接一个连续执行加热、焊接和冷却芯片使半导体芯片和衬底相互耦合的NCF方法相比，可以更均匀地加热耦合部分。因此，能够改善一个芯片内的半导体芯片和Si内插器1的耦合工艺的均匀性，并能够在半导体器件(BGA 5)中确保高耦合质量。
尤其是，虽然在半导体芯片的4个拐角处散热易受到影响且根据在一个芯片内的位置很容易分散焊料的耦合部分的工艺，但在本实施例中，由于能够均匀地加热耦合部分，所以能够改善其均匀性并能够确保高耦合质量的半导体器件(BGA 5)。
接下来，将说明在装配本实施例的半导体器件时对生产效率的影响。根据对本申请的发明人的技术的比较和研究，当将半导体芯片安装在衬底之上时，执行加热至焊料熔点或焊料熔点以上、焊接，以及冷却至焊料熔点或焊料熔点以下。因此，在此部分花了很长一段时间。具体而言，每个IC花了7秒-10秒。
另一方面，根据本实施例，由于在将半导体芯片安装在Si内插器1之上时不执行加热、焊接和冷却，并在回流焊炉中使焊料熔化，虽然增加了步骤数量，但能够在短时间内完成安装步骤。另外，由于回流焊炉具有较大的处理能力，结果，与被比较和研究的技术相比，在本实施例的半导体器件的制造方法中，能够缩短生产时间，并能够提高生产效率。通常，已经将NCF 10发展成为一种快速固化型树脂，且在220℃，固化率达到约70％，这足以在约3秒内完成本实施例的方法。
另外，在芯片的安装步骤中，可以预期包括芯片拾取和安装位置识别的生产时间为5秒/IC。由于如上所述可以预期回流焊步骤的生产时间为大约0.5秒/IC，所以根据本实施例的方法，可以预计在生产1组半导体器件的倒装芯片键合步骤中的生产时间为5.5秒。因此，与被比较和研究的方法相比，能够缩短生产时间约30％。
另外，如上所述，由于本实施例的半导体器件的制造方法能够提高生产效率，所以能够减少制造成本。
此外，在装配本实施例的半导体器件中，由于NCF 10是预制的，所以从初始阶段用树脂(NCF 10)覆盖倒装芯片耦合的耦合部分。因此，能够减少施加到上述耦合部分的热应力。结果，能够降低在上述耦合部分中产生的破裂，并能够改善半导体器件(BGA 5)的耦合可靠性。
[变形]
图14是示出该实施例的NCF供给方法的第一变形的横截面图和透视图，图15是示出该实施例的NCF供给方法的第二变形的透视图，图16是示出该实施例的NCF供给方法的第三变形的透视图。
第一至第三变形是用于说明在衬底中形成NCF 10的方法。
图14所示的第一变形示出了将膜之上的NCF 10供应到晶片(芯片、衬底)22侧的方法。
首先，执行NCF准备。在这里，准备下面的NCF 10，其中将该NCF 10附着到基膜10a并将覆盖膜10b附着在其顶部之上。接下来，在覆盖膜剥离中，从NCF 10剥离覆盖膜10b。然后，执行晶片之上的NCF层叠。例如，在划片步骤之间，将切成(NCF切割)与晶片22的尺寸相同的NCF 10层叠在晶片22的电路表面之上。
此时，NCF 10的厚度和附着条件类似于本实施例所述的条件。另外，在晶片划片步骤中，将NCF 10和半导体芯片同时切割成单独的芯片。此后，从划片片中拾取附着有NCF的半导体芯片，并将其安装在Si内插器和印刷布线衬底之上。
根据图14所示的NCF形成方法，通过执行晶片级的NCF附着，能够增加在一次层叠工作中向半导体器件提供NCF 10的半导体芯片的片数。
接下来，将说明图15所示的第二变形。
第二变形是一种用刮板25在多个图案化衬底24之上印刷液体树脂23形成NCF 10并获得B级的方法。
首先，在树脂印刷中，用刮板25在布置印刷掩模26的多个图案化衬底24之上印刷液体树脂23。此后，在烘烤中，使布置在工作台27之上的多个图案化衬底24受到烘烤处理，并将其制成为B级。因此，在多个图案化衬底24之上形成多个NCF 10。
根据图15所示的NCF形成方法，由于印刷方法的生产效率高，所以通过用印刷方法在多个图案化衬底24之上形成NCF 10，能够在多个图案化衬底24之上有效形成NCF 10。另外，由于能够根据印刷掩模26的设计选择供应NCF 10的位置，所以也能提高材料的使用效率。
接下来，将说明图16所示的第三变形。
第三变形是一种通过在晶片22(可以是芯片或印刷布线衬底)之上印刷膏状树脂28形成NCF 10的方法。
首先，在树脂印刷中，在划片之前使用印刷掩模26和刮板25，在晶片(或印刷布线衬底)22之上印刷膏状树脂28。此后，在烘烤中，在工作台27之上使晶片22受到烘烤处理，并将膏状树脂28制成为B级。因此，在晶片22之上形成NCF 10。
根据图16所示的NCF形成方法，由于印刷方法的生产效率高，所以通过用印刷方法在晶片22之上形成NCF 10，能够在晶片22之上有效形成NCF 10。
另外，类似于上述，由于能够根据印刷掩模26的设计选择供应NCF 10的位置，所以也能提高材料的使用效率。
图17是示出该实施例的第四变形的半导体器件的结构的横截面图，图18是示出在装配图17所示的半导体器件中的NCF供给方法的横截面图，图19是示出在装配图17所示的半导体器件中的倒装芯片耦合状态的横截面图，图20是示出在图19所示的倒装芯片耦合时在耦合之前和耦合之后的结构的放大的部分横截面图。
图17所示的第四变形是一种BGA(半导体器件)32，其中通过倒装芯片耦合将硅芯片(半导体芯片)30安装在作为芯片支承衬底的印刷布线衬底29之上，并将用预制方法布置的NCF 10填充在印刷布线衬底29和硅芯片30之间。
另外，在印刷布线衬底29的上表面侧，通过作为柱状凸起电极的多个柱状Cu柱4倒装芯片耦合硅芯片30，而在下表面侧，布置多个BGA球8，其是BGA 32的外部耦合端子。
接下来，将说明BGA 32的装配。
另外，在BGA 32的装配中，将说明使用作为矩阵衬底的多个图案化衬底31装配的情况。
首先，等离子体清洗图18所示的多个图案化衬底31的表面。这里的等离子体清洗与实施例的图2的步骤S8所示的Ar等离子体清洗相同。换句话说，等离子体清洗将要在后面的步骤中布置NCF 10的多个图案化衬底31的表面。因此，能够移除多个图案化衬底31的表面(尤其是上表面)的杂质和污渍。
在等离子体清洗之后，如图18所示，在多个图案化衬底31的上表面的芯片安装部分之上布置NCF 10。另外，对于NCF 10的布置，重复用冲压机冲压NCF 10和安装NCF 10的运动的工作，直到相对于多个图案化衬底31的所有芯片安装部分完成NCF 10的布置。
在布置NCF之后，如图19所示，通过NCF 10从顶部安装硅芯片30。
此时，如图20的“安装之前”所示，将硅芯片30的Cu柱4和印刷布线衬底29的电极29a相互定位，然后将负荷施加于硅芯片30，并将硅芯片30推入到印刷布线衬底29侧中。
另外，使得形成在芯片侧的柱状Cu柱4和印刷布线衬底29侧的电极29a相互接触，如图20的“安装之后”所示，使形成在芯片侧的柱状Cu柱4的末端的焊料13变形。
这时，由于Au镀层14形成在电极29a的表面之上，所以通过使电极29a凹进焊料13中，焊料13和电极29a的表面的Au镀层14变成接触状态。
另外，当执行图20所示的芯片安装时，以低于焊料13的熔点的温度加热每个焊料13，其中焊料13涂覆在多个Cu柱4中的每个Cu柱的末端，并使得多个电极29a中的每个电极凹进到各个焊料13中(使焊料13变形)。
此外，作为多个图案化衬底31中的芯片安装的运动，在一个多图案化衬底31之上重复安装运动，并执行将芯片安装到多个图案化衬底31的预定位置(芯片安装部分)。
在芯片安装之后，通过在Au镀层14接触焊料13的状态下执行回流焊，使焊料13熔化，并使焊料13和Au镀层14相互电耦合。换句话说，使芯片侧的Cu柱4和衬底侧的电极29a相互电耦合，并完成倒装芯片耦合。
如上所述，同样在对印刷布线衬底29执行倒装芯片耦合的BGA 32的装配中，通过在将NCF 10附着到多个图案化衬底31(印刷布线衬底29)之前等离子体清洗多个图案化衬底31的表面，能够移除附着到多个图案化衬底31的表面(上表面)的杂质等。
因此，能够改善多个图案化衬底31(印刷布线衬底29)的表面和NCF 10之间的粘附性。
结果，使多个图案化衬底31(印刷布线衬底29)和NCF 10变得难以相互剥离，并能够改善BGA 32的质量和可靠性。
另外，由于BGA 32的其它装配方法和其它效果类似于实施例的BGA 5的装配方法和效果，所以将省略它的重复的说明。
虽然基于实施例在上面已经具体说明了本发明人实现的发明，但不用说，本发明并不限制于目前为止所描述的实施例，且在不偏离其目的的范围内各种替代是可能的。
例如，虽然在上述的第四变形中说明了使用多个图案化衬底(矩阵衬底)31装配BGA 32的情况，但可以执行不使用多个图案化衬底31而使用事先分片的单独衬底的装配。
另外，在上述的实施例中说明了内插器(第二衬底)是由Si(硅)形成的Si内插器的情况，但该内插器可以是例如用玻璃材料作为主要成分的玻璃内插器、用有机材料作为主要成分的有机内插器等。
玻璃内插器的核心材料是玻璃材料，由于玻璃材料具有高绝缘性能，所以能够获得甚至使高频率不衰减多少的效果。另外，玻璃内插器的成本低于Si内插器的成本，通过采用玻璃内插器能够降低衬底成本。
此外，有机内插器可以使布线的线/间隔为例如5μm/5μm或5μm/5μm以下，且与现有技术的印刷布线衬底相比能够增加布线密度。另外，该有机内插器的成本低于Si内插器和玻璃内插器的成本，通过采用有机内插器能够进一步降低衬底成本。

Claims (13)

1.一种制造半导体器件的方法，包括以下步骤：
在步骤(a)之前，烘烤芯片支承衬底；
(a)等离子体清洗所述芯片支承衬底的上表面，所述芯片支承衬底包括形成有多个电极的上表面和在所述上表面的相反侧的下表面；
(b)在步骤(a)之后，在所述芯片支承衬底的上表面之上布置绝缘粘合剂；
在步骤(b)和步骤(c)之间，烘烤所述绝缘粘合剂；
(c)在步骤(b)之后，通过所述绝缘粘合剂在所述芯片支承衬底的上表面上安装半导体芯片；以及
(d)在步骤(c)之后，通过回流焊加热安装有所述半导体芯片的所述芯片支承衬底和所述绝缘粘合剂，并且通过多个凸起电极将所述芯片支承衬底的每个所述电极和所述半导体芯片的多个电极垫中的每个所述电极垫相互电耦合，
其中，在步骤(d)中，在将所述绝缘粘合剂布置在每个所述凸起电极的周围的状态下，通过所述凸起电极将每个所述电极和每个所述电极垫相互电耦合，并且
其中，在烘烤所述绝缘粘合剂的步骤中，在低于在烘烤所述芯片支承衬底的步骤中的所述芯片支承衬底的烘烤温度的温度下，烘烤所述绝缘粘合剂。
2.根据权利要求1所述的制造半导体器件的方法，
其中，在烘烤所述绝缘粘合剂的步骤中，在短于在烘烤所述芯片支承衬底的步骤中的所述芯片支承衬底的烘烤时间的时间内，烘烤所述绝缘粘合剂。
3.根据权利要求1所述的制造半导体器件的方法，
其中，在步骤(c)中，通过识别形成在所述芯片支承衬底的上表面的所述绝缘粘合剂外面的标记，使所述半导体芯片和所述芯片支承衬底相互定位。
4.根据权利要求1所述的制造半导体器件的方法，
其中，在步骤(c)中，在将所述半导体芯片和所述芯片支承衬底相互定位之后，在低于焊料的熔点的温度下，涂覆在所述凸起电极的每个末端处的所述焊料被加热并且变形，并且使每个所述电极凹进到各自的所述焊料中。
5.根据权利要求4所述的制造半导体器件的方法，
其中，在所述芯片支承衬底的每个所述电极的表面之上形成Au镀层，并且使所述Au镀层和所述焊料相互耦合。
6.一种制造半导体器件的方法，包括以下步骤：
(a)在第一衬底之上安装第二衬底，所述第二衬底包括形成有多个电极的上表面和在所述上表面的相反侧的下表面；
(b)在步骤(a)之后，烘烤所述第一衬底；
(c)在步骤(b)之后，等离子体清洗所述第二衬底的上表面；
(d)在步骤(c)之后，在所述第二衬底的上表面之上布置绝缘粘合剂；
在步骤(d)和步骤(e)之间，烘烤所述绝缘粘合剂；
(e)在步骤(d)之后，通过所述绝缘粘合剂在所述第二衬底的上表面之上安装半导体芯片；以及
(f)在步骤(e)之后，通过回流焊加热安装有所述半导体芯片的所述第二衬底和所述绝缘粘合剂，并且通过多个凸起电极将所述第二衬底的每个所述电极和所述半导体芯片的多个电极垫中的每个所述电极垫相互电耦合，
其中，在步骤(f)中，在将所述绝缘粘合剂布置在每个所述凸起电极的周围的状态下，通过所述凸起电极将每个所述电极和每个所述电极垫相互电耦合，并且
其中，在烘烤所述绝缘粘合剂的步骤中，在低于在步骤(b)中的所述第一衬底的烘烤温度的温度下，烘烤所述绝缘粘合剂。
7.根据权利要求6所述的制造半导体器件的方法，
其中，在烘烤所述绝缘粘合剂的步骤中，在短于在步骤(b)中的所述第一衬底的烘烤时间的时间内，烘烤所述绝缘粘合剂。
8.根据权利要求6所述的制造半导体器件的方法，
其中，在步骤(e)中，通过识别形成在所述第二衬底的上表面的所述绝缘粘合剂外面的标记，使所述半导体芯片和所述第二衬底相互定位。
9.根据权利要求6所述的制造半导体器件的方法，
其中，在步骤(e)中，在将所述半导体芯片和所述第二衬底相互定位之后，在低于焊料的熔点的温度下，涂覆在所述凸起电极的每个末端处的所述焊料被加热并且变形，并且使每个所述电极凹进到各自的所述焊料中。
10.根据权利要求9所述的制造半导体器件的方法，
其中，在所述第二衬底的每个所述电极的表面之上形成Au镀层，并且使所述Au镀层和所述焊料相互耦合。
11.根据权利要求6所述的制造半导体器件的方法，
其中，在步骤(e)中，由倒装芯片焊接机的头部的吸引表面吸引并且保持所述半导体芯片，并且将所述半导体芯片安装在所述第二衬底的上表面上，并且
其中，所述头部的所述吸引表面的平面尺寸等于或小于所述半导体芯片的平面尺寸。
12.根据权利要求6所述的制造半导体器件的方法，
其中，所述第二衬底是由硅形成的衬底，并且
其中，每个所述凸起电极是由用Cu作为主要成分的合金形成的柱状电极。
13.根据权利要求6所述的制造半导体器件的方法，
其中，通过由氩气或氧气产生等离子体，来执行在步骤(c)中的所述等离子体清洗。
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